JP4659660B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法に関し、特に複数個積層可能な構成を具えている半導体チップが複数個積層されてなる半導体装置の製造方法に関する。

半導体装置の多機能化を図ることを目的として、複数個の半導体チップを積層した半導体チップ積層型パッケージが知られている。

このような半導体チップ積層型パッケージの一例として、スタック型マルチチップパッケージが存在する。スタック型マルチチップパッケージとは、複数個の半導体チップを重ね合わせて基板上に搭載した構成を有している。

このようなマルチチップパッケージ製造方法において、第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、この第１の電極取り出し用パッド上に、第１半導体ウエハの表面から露出する第１の導電ポストを形成することにより第１半導体ウエハを形成する工程と、第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、この第２の電極取り出し用パッド上に、第２半導体ウエハの表面から露出する第２の導電ポストを形成し、第２半導体ウエハの裏面に、第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、第１半導体ウエハ上にフェイスアップで第２半導体ウエハを配置し、第１の導電ポストをホール内に挿入し、第１の導電ポストを第２の電極取り出し用パッドに接続する工程とを具備する半導体装置の製造方法が知られている（例えば、特許文献１参照。）。
特開２００４−２９６８１２号公報

上述した特許文献１の半導体装置の製造方法といった従来公知の製造方法によれば、例えば半導体チップを積層する際に、半導体チップに反りが発生してしまったり、半導体チップ自体が破損してしまうおそれがある。結果として、半導体チップの反り及び破損に起因する半導体チップ同士の電気的接続の不良（いわゆるオープン不良）等が発生してしまうおそれがある。

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体装置の製造方法は、下記のような工程を有している。

すなわち、（ａ）第１主表面及び当該第１主表面と対向する第２主表面を有する半導体ウエハであって、第１主表面にマトリクス状に設定されている複数のチップ領域を有しており、第１主表面に開口する前駆スルーホール、前駆スルーホールを埋め込んで第１頂面が第１主表面に露出する埋込み電極、チップ領域内である第１主表面上に設けられていて、埋込み電極の第１頂面に電気的に接続されている第１配線層を有している複数の半導体ウエハを準備する。

（ｂ）表面及びこの表面に対向する裏面を有する複数の支持基板の表面に、複数の半導体ウエハの第１主表面を、それぞれ接着材により接着して搭載して、複数の前駆支持基板積層体を形成する。

（ｃ）前駆支持基板積層体が含む半導体ウエハの第２主表面側を研削して埋込み電極の第２頂面を露出させる。

（ｄ）第２主表面上に、埋込み電極の第２頂面に電気的に接続して設けられている第２配線層を形成する。

（ｅ）複数のチップ領域の境界線に沿って、半導体ウエハを切断し、かつ支持基板を非切断として研削して複数の半導体チップを含む複数の支持基板積層体を形成する。

（ｆ）２つの支持基板積層体の第２配線層同士を電気的に接続して積層し、支持基板積層体複合体を形成する。

（ｇ）支持基板積層体複合体の２つの支持基板のうち、いずれか一方の支持基板を剥離除去して第１配線層を露出させる。

（ｈ）支持基板積層体複合体の露出した第１配線層に、別の支持基板積層体の第２配線層を電気的に接続して搭載する。

（ｉ）支持基板積層体複合体の２つの支持基板のうち、いずれか一方の支持基板を剥離除去して第１配線層を露出させる。

（ｊ）表面及び表面と対向する裏面を有する前駆搭載基板であって、表面に開口する前駆搭載基板スルーホール、前駆搭載基板スルーホールを埋め込んで第１頂面が表面に露出する搭載基板埋込み電極を有している複数の前駆搭載基板を準備する。

（ｋ）支持基板積層体複合体の露出した第１配線層に、前駆搭載基板の搭載基板埋込み電極の第１頂面を電気的に接続して搭載する。

（ｌ）支持基板積層体複合体の支持基板を剥離除去する。

（ｍ）露出している第１配線層を露出させ、かつ複数の半導体チップ同士の間隙に、及び前記搭載基板の端縁側から樹脂を注入して第１封止部を形成する。

（ｎ）露出している第１配線層及び第１封止部を封止する第２封止部を形成する。

（ｏ）前駆搭載基板の裏面側を研削して搭載基板埋込み電極の第２頂面を露出させて搭載基板を形成する。

（ｐ）露出した搭載基板埋込み電極の第２頂面上に、外部端子を形成する。

（ｑ）第１封止部、第２封止部及び搭載基板を、複数のチップ領域の境界線に沿って、研削して個片化する。

この発明の半導体装置の製造方法によれば、半導体チップが複数形成されているウエハ又は個片化された半導体チップが支持基板により支持された状態で、研削工程、積層工程、封止工程を行うことができるので、かかる製造工程により半導体チップに従来生じていた反りの発生を防いで本来の平坦性を維持しつつ、ウエハ（半導体チップ）のさらなる薄型化を実現し、工程におけるウエハ又は半導体チップの破損等を効果的に防止することができる。

従って、電気的な接続をより良好なものとすることができる。また、製造される半導体装置の製造歩留まりをより向上させることができる。

加えて、この発明の半導体装置の製造方法によれば、ウエハの厚みを維持した状態で、積層工程、封止工程を行うことができるので製造中途の構造体の取り扱いが極めて容易である。また、既存設備を何ら改変することなく使用することができるため製造コストの削減が可能となる。

さらに個片化（ダイシング）工程において、いわゆるダイシングテープ及びダイシングリングを用いることなくダイシング工程を行うことができるので、さらなる製造コスト削減が可能となる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、本発明は何らこれらに限定されない。

なお、この発明の半導体チップ及び半導体チップを積層した半導体装置の製造工程は、原則として従来公知の材料を用いて、従来公知の製造工程により形成できる。従って、これらの詳細な説明はその旨指摘した上で省略する場合もある。

〈第１の実施の形態〉
１．半導体装置の構成
まず、この発明の第１の実施の形態の半導体装置の製造方法により製造される半導体装置の構成例について、図１を参照して説明する。

図１（Ａ）は、半導体装置１０を上面側から見た概略的な平面図である。図１（Ｂ）は、半導体装置１０を下面側から見た概略的な平面図である。図１（Ｃ）は、図１（Ａ）及び（Ｂ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。

半導体装置１０は、搭載基板１００を有している。この搭載基板１００は、例えばいわゆるインタポーザである。搭載基板１００は全体的に直方体の形状を有していて、表面１００ａと、この表面１００ａと対向する裏面１００ｂとを有している。

この表面１００ａ上には、例えばシリコン酸化膜、シリコン窒化膜、ポリイミド膜といった絶縁膜１０２が設けられている。

搭載基板１００は表面１００ａから裏面１００ｂに至り、絶縁膜１０２に開口する複数の搭載基板スルーホール１３０を有している。この搭載基板スルーホール３０は、外部端子の配置位置に合わせてこの例ではマトリクス状に３×３の配置として設けられている。

この搭載基板スルーホール１３０は、例えばアルミニウム、銅、タングステン、金、銀、ポリシリコンといった導電性材料により埋め込まれて搭載基板埋込み電極１４０とされている。搭載基板埋込み電極１４０の第１頂面１４０ａは絶縁膜１０２の表面から露出している。また、搭載基板埋込み電極１４０の第２頂面１４０ｂは裏面１００ｂから露出している。

絶縁膜１０２上には搭載基板第１配線層１４２が設けられている。搭載基板第１配線層１４２は、複数の配線を含んでいる。この配線は搭載基板埋込み電極１４０の第１頂面１４０ａに電気的に接続されている配線を含んでいる。この例では配線の一部分として、第１頂面１４０ａの直上に、Ｓｎ−Ａｇ、Ｓｎ−Ｐｂ、銅、アルミニウム、ニッケル等を材料とする搭載基板バンプが設けられている。

露出している第２頂面１４０ｂ上には、外部端子７０が搭載されている。外部端子７０としては、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ合金からなる半田ボールとするのがよい。

搭載基板１００の表面１００ａ側には複数の半導体チップ２０が搭載（積層）されている。この例では４つの半導体チップ２０（第１半導体チップ２０−１、第２半導体チップ２０−２、第３半導体チップ２０−３及び第４半導体チップ２０−４）が積層されている。以下、これら積層されている複第１半導体チップ数の半導体チップを総称してチップ積層体と称する場合もある。

半導体チップ２０は、搭載基板１００と同様に、全体的に直方体の形状を有していて、第１主表面２０ａと、この第１主表面２０ａと対向する第２主表面２０ｂとを有している。

半導体チップ２０は、第１主表面２０ａから第２主表面２０ｂに至る複数のスルーホール３０を有している。このスルーホール３０は、外部端子の配置位置、すなわち搭載基板１００の搭載基板バンプ（１４２）の配置位置に合わせてこの例ではマトリクス状に３×３の配置として設けられている。

このスルーホール３０は、例えばアルミニウム、銅、タングステン、金、銀、ポリシリコンといった導電性材料により埋め込まれて埋込み電極４０とされている。埋込み電極４０の第１頂面４０ａは第１主表面２０ａから露出している。また、埋込み電極４０の第２頂面４０ｂは第２主表面２０ｂから露出している。

半導体チップ２０の第１主表面２０ａ上には第１配線層４２が設けられている。第１配線層４２は、複数の配線を含んでいる。この配線は埋込み電極４０の第１頂面４０ａに電気的に接続されている配線を含んでいる。この例では配線の一部分として、第１頂面４０ａの直上に、Ｓｎ−Ａｇ、Ｓｎ−Ｐｂ、銅、アルミニウム、ニッケル等を材料とする第１バンプ４２ａが設けられている。

また、半導体チップ２０の第２主表面２０ｂ上には第２配線層４４が設けられている。第２配線層４４は、複数の配線を含んでいる。この配線は埋込み電極４０の第２頂面４０ｂに電気的に接続されている配線を含んでいる。この例では配線の一部分として、第２頂面４０ｂの直上に、Ｓｎ−Ａｇ、Ｓｎ−Ｐｂ、銅、アルミニウム、ニッケル等を材料とする第２バンプ４４ａが設けられている。

第１半導体チップ２０−１の第２バンプ４４ａには、第２半導体チップ２０−２の第２バンプ４４ａが電気的に接続されている。すなわち、これらのバンプが互いに接続されて、第２半導体チップ２０−２は第１半導体チップ２０−１に搭載されている。

第２半導体チップ２０−２の第１バンプ４２ａには、第３半導体チップ２０−３の第２バンプ４４ａが電気的に接続されている。すなわち、これらのバンプが互いに接続されて、第３半導体チップ２０−３は第１半導体チップ２０−１及び第２半導体チップ２０−２の積層体に搭載されている。

第３半導体チップ２０−３の第１バンプ４２ａには、第４半導体チップ２０−４の第２バンプ４４ａが電気的に接続されている。すなわち、これらのバンプが互いに接続されて、第４半導体チップ２０−４は第１半導体チップ２０−１、第２半導体チップ２０−２及び第３半導体チップ２０−３の積層体に搭載されている。

第４半導体チップ２０−４の第１バンプ４２ａは、搭載基板１００の搭載基板バンプ１４２に電気的に接続されている。このようにして第４半導体チップ２０−４、すなわちチップ積層体は、搭載基板１００に搭載されている。

なお、これら複数の半導体チップ２０は、いずれも同一の機能を有していてもよいし、それぞれが異なる機能を有していてもよい。

また、図示例では第１バンプ４２ａ及び第２バンプ４４ａは、いずれも貫通電極、すなわち埋込み電極４０の延在方向に沿って一直線状に配置する例を示したが、これに限定されず、接合及び導通が可能な範囲で第１及び第２の配線層４２及び４４を介して任意の位置に配置することができる。

第１半導体チップ２０−１と第２半導体チップ２０−２との間隙、第２半導体チップ２０−２と第３半導体チップ２０−３との間隙、第３半導体チップ２０−３と第４半導体チップ２０−４との間隙、及び第４半導体チップ２０−４と搭載基板１００との間隙は、第１封止部（アンダーフィル部）５０（単に封止部とも称する。）により充填されて封止されている。

この第１封止部５０は、例えばシリカ粒子をフィラーとして含有するか、又はより狭い間隙を封止することを考慮する場合にはフィラーを含有しないエポキシ系の熱硬化樹脂を用いるのが好適である。

チップ積層体の最上面、すなわち第１半導体チップ２０−１の第１主表面２０ａ及び第１主表面２０ａ上に設けられている第１バンプ４２ａ上には、モールド樹脂材料であるエポキシこれらを覆う第２封止部（モールド封止部）６０（単に封止部とも称する。）が設けられている。

２．半導体装置の製造方法
上述した構成を有するこの発明の半導体装置の製造方法につき、図２〜図６を参照して説明する。なお、各図は図１（Ａ）及び（Ｂ）と同様に埋込み電極を両断する位置で切断した切断面を示す概略図として示してある。

図２（Ａ）、（Ｂ）及び（Ｃ）は製造途中の構造体を切断した切断面を示す概略図である。

図３（Ａ）及び（Ｂ）は図２（Ｃ）に続く製造途中の構造体を切断した切断面を示す概略図である。

図４（Ａ）及び（Ｂ）は図３（Ｂ）に続く製造途中の構造体を切断した切断面を示す概略図である。

図５（Ａ）及び（Ｂ）は図４（Ｂ）に続く製造途中の構造体の上面（Ａ）及び下面（Ｂ）を側から平面的に見た概略図である。

図６は図５（Ａ）及び（Ｂ）のＩ−Ｉ’一点鎖線で示した位置で切断した切断面を示す概略図である。

図２（Ａ）に示すように、まず、いわゆるウェハプロセスが終了した複数の半導体ウエハ２０Ｘを準備する。半導体ウエハ２０Ｘは、第１主表面２０Ｘａ及びこの第１主表面２０Ｘａと対向する第２主表面２０Ｘｂとを有している。

半導体ウエハ２０Ｘは、第１主表面２０Ｘａ側にマトリクス状に設定されている複数のチップ領域２０Ｙを有していて、このチップ領域２０Ｙ内には、ウエハプロセスにより種々の機能素子が形成されて設けられている。

このチップ領域２０Ｙ内である第１主表面２０Ｘａには、前駆スルーホール３０Ｘが開口して設けられている。なお、この前駆スルーホール３０Ｘは、第２主表面２０Ｘｂには至っていない。

この前駆スルーホール３０Ｘは、既に説明した導電性材料が常法に従って埋め込まれて埋込み電極４０とされている。この埋込み電極４０の半導体ウエハ２０Ｘの厚み方向の高さは、例えば５０μｍから１００μｍの範囲である。

埋込み電極４０は、第１頂面４０ａが第１主表面２０Ｘａに露出されている。第２頂面４０ａは半導体ウエハ２０Ｘの厚み内に存在している。

チップ領域２０Ｙ内である第１主表面２０Ｘａ上には、第１配線層４２（第１バンプ４２ａ）に含まれる複数の配線が延在している。

これらの配線には、埋込み電極４０の第１頂面４０ａに電気的に接続されている配線が含まれる。

このような構成を有する半導体ウエハ２０Ｘを、支持基板３００上に搭載する。支持基板３００は表面３００ａ及びこの表面３００ａに対向する裏面３００ｂを有する平板状の板状体である。支持基板３００は、好ましくは例えば厚みが０．５ｍｍから１．０ｍｍ程度の範囲のガラス基板とするのがよい。

ガラス基板は、平坦性が高く、かつ熱にも強いため、後述するバンプ形成工程といった熱処理を要する工程を行っても半導体ウエハ又は半導体チップの反り又は破損を効果的に防止することができる。

支持基板３００の表面３００ａに、上述した半導体ウエハ２０Ｘの第１主表面２０Ｘａ及び第１配線層４２を対向させて、例えばＵＶ硬化型、熱硬化型といった従来公知の接着材２００を用いて接着して貼り合わせる。この接着材２００は、好ましくは例えば２０μｍから１００μｍの程度の範囲として設ければよい。

形成された積層構造体は前駆支持基板積層体３１０Ｘとも称される。このようにして、同様の構成を有する複数個の前駆支持基板積層体３１０Ｘを準備する。

なお、以下の工程は実際には複数個の前駆支持基板積層体３１０Ｘに対して行われるものとして説明する。

図２（Ｂ）に示すように、次いで、前駆支持基板積層体３１０Ｘが含む半導体ウエハ２０Ｘの第２主表面２０Ｘｂ側を研削する。この研削工程は、常法に従って、例えば従来公知の砥石等を用いた機械的研削工程又は化学的機械的研磨工程により実施することができる。

この研削工程により、埋込み電極４０の第２頂面４０ｂを、研削された第２主表面２０Ｘｂに露出させる。

次に、第２主表面２０Ｘｂ上に、第２配線層４４を例えばＷ−ＣＳＰの再配線層の形成工程と同様の従来公知の工程により形成する。加えて、第２バンプ４４ａは、例えば電気メッキ法により常法に従って形成すればよい。

この第２配線層４４が含む複数の配線の一部分は、埋込み電極４０の第２頂面４０ｂに電気的に接続して設ける。

図２（Ｃ）に示すように、従来公知のダイシング装置を用いて常法に従って、複数のチップ領域２０Ｙの境界線に沿って、前駆支持基板積層体３１０Ｘが含む半導体ウエハ２０Ｘを切断する。このダイシング工程におけるダイシングライン及びダイシング工程により形成される溝部を符号ｄ１で示してある。

このとき、接着材２００が露出する程度に、すなわち、支持基板３００を非切断としてダイシングブレードにより研削する。この発明の目的を損なわない範囲で、支持基板３００に若干の切れ込みが入ってしまってもよい。

この工程により半導体ウエハ２０Ｘは個片化されて複数の半導体チップ２０となり、かつ前駆支持基板積層体３１０Ｘは、複数の半導体チップ２０を含む支持基板積層体３１０となる。

このように半導体ウエハ２０Ｘの研削による薄型化及び個片化工程は支持基板３００に積層された状態で行われるので半導体チップの反り又は破損といった不具合を効果的に防止することができる。

図３（Ａ）に示すように、２つの支持基板積層体３１０、すなわち、第１支持基板積層体３１０Ａと第２支持基板積層体３１０Ｂとを互いに対向させ、第２配線層４４同士を電気的に接続して、すなわち第２バンプ４４ａ同士を常法に従って接合して電気的に接続して積層する。この状態を、支持基板積層体複合体３２０とも称する。

図３（Ｂ）に示すように、次に、支持基板積層体複合体３２０の２つの支持基板３００のうち、いずれか一方の支持基板３００、この例では第２支持基板積層体３１０Ｂを接着材２００を、選択された材料に応じた方法により剥離除去して、第１配線層４２（第１バンプ４２ａ）を露出させる。

なお、以下の説明において、支持基板３００が剥離除去された状態の支持基板積層体にも説明の便宜のため、例えば「第３支持基板積層体３１０Ｃ」というように符号を付して説明する。

次いで、露出した第１配線層４２（第１バンプ４２ａ）に、別の支持基板積層体（第３支持基板積層体３１０Ｃ）の第２配線層（４４）側を対向させて、第２配線層（第２バンプ）を接合して電気的に接続して積層する。

さらに、第３支持基板積層体３１０Ｃの支持基板（３００）を、接着している接着材２００を除去することにより剥離して、第１配線層４２（第１バンプ４２ａ）を露出させる。

図４（Ａ）に示すように、さらにまた、露出した第３支持基板積層体３１０Ｃの第１配線層４２（第１バンプ４２ａ）に、別の支持基板積層体（第４支持基板積層体３１０Ｄ）の第２配線層（４４）側を対向させて、第２配線層（第２バンプ）を接合して電気的に接続して積層する。

さらに、第４支持基板積層体３１０Ｄの支持基板（３００）を、接着している接着材２００を除去することにより剥離して、第１配線層４２（第１バンプ４２ａ）を露出させる。

このように、支持基板積層体３１０の第２バンプ４４ａを、支持基板積層体複合体３２０から支持基板３００を剥離除去することにより露出させた第１バンプ４２ａに接合して搭載する工程を１回又は２回以上の任意の回数繰り返すことにより所望の段数（個数）の半導体チップ２０がその厚み方向に、この例では半導体チップ２０の平面形状を画成する端縁を揃えた状態で積層することができる。このように複数の半導体チップが積層された構造体を積層構造体とも称する。

また、複数の半導体チップを、例えば、互いに半導体チップ２０の主表面方向にずらした状態で積層することもできる。

このように積層工程を行えば、半導体チップ２０を支持基板３００に搭載した状態で、順次に積層工程を行うことができるので、半導体チップ２０の反りの発生及び破損を効果的に防止することができる。また、支持基板３００に搭載された状態の半導体チップ２０は平坦性を維持しやすくなっているため、接合をより精度よく行うことができる。従って、製造歩留まりをより向上させることができる。

次に、図４（Ｂ）に示すように、第４支持基板積層体３１０Ｄの露出した第１配線層４２（第１バンプ４２ａ）に、前駆搭載基板１００Ｘを接合して搭載する。

前駆搭載基板１００Ｘは、全体的に直方体の形状を有していて、表面１００Ｘａと、この表面１００Ｘａと対向する裏面１００Ｘｂとを有している。

この表面１００Ｘａ上には、例えばシリコン酸化膜、シリコン窒化膜、ポリイミド膜といった絶縁膜１０２が設けられている。

前駆搭載基板１００Ｘには、前駆搭載基板スルーホール１３０Ｘが表面１００Ｘａに開口して設けられている。なお、この前駆搭載基板スルーホール１３０Ｘは、裏面１００Ｘｂには至っていない。

この前駆搭載基板スルーホール１３０Ｘは、例えばアルミニウム、銅、タングステン、金、銀、ポリシリコンといった既に説明した導電性材料により常法に従って埋め込まれて搭載基板埋込み電極１４０とされている。

搭載基板埋込み電極１４０は、第１頂面１４０ａが表面１００Ｘａに露出されている。第２頂面１４０ｂは前駆搭載基板１００Ｘの厚み内に存在している。

表面１００Ｘａ上には、絶縁膜１０２が設けられている。この絶縁膜１０２上には搭載基板第１配線層１４２（搭載基板バンプ１４２ａ）に含まれる複数の配線が延在している。

これらの配線には、搭載基板埋込み電極１４０の第１頂面１４０ａに電気的に接続されている配線が含まれる。この例では配線の一部分として、第１頂面１４０ａの直上に、Ｓｎ−Ａｇ、Ｓｎ−Ｐｂ、銅、アルミニウム、ニッケル等を材料とする搭載基板バンプ１４２ａが設けられている。

この工程により、第４支持基板積層体３１０Ｄの露出した第１配線層４２に、前駆搭載基板１００Ｘの搭載基板埋込み電極１４０、すなわち、搭載基板第１配線層１４２が電気的に接続される。

次に、第１支持基板積層体３１０Ａの支持基板３００を剥離除去して、第１配線層４２を露出させる。

図５及び図６（Ａ）及び（Ｂ）に示すように、第１封止部５０を既に説明した材料を適用して形成する。

この第１封止部５０の形成工程は、露出している第１配線層４２を露出させ、すなわち未封止とし、かつ複数の半導体チップ２０同士の間隙並びに半導体チップ２０及び前駆搭載基板１００Ｘの間隙を封止するように行われる。

この封止工程は、好ましくは、積層構造体を構成する半導体チップ２０の側方、すなわち搭載基板の端縁側から及びダイシングにより形成された溝部ｄ１に、既に説明したアンダーフィル樹脂材料を注入することにより行うのがよい。

このように複数箇所から注入すれば、より効率的かつ確実に封止工程を実行することができる。

また、第１封止部５０の形成工程は、支持基板積層体の順次の積層工程ごとに、樹脂材料の供給及び仮硬化を行い、積層工程及び各封止工程が終わった段階で樹脂材料を完全硬化するものとしてもよい。

次に、第２封止部６０を形成する。第２封止部６０は、露出している第１配線層４２及び第１封止部５０を封止するように形成する。

第２封止部６０は、金型を用いるいわゆるトランスファモールド工程により、常法に従って封止工程を実施すればよい。

次いで、前駆搭載基板１００Ｘの裏面１００Ｘｂ側を、例えば砥石等を用いて機械的に研削して、搭載基板埋込み電極１４０の第２頂面１４０ｂを露出させる。

このように、前駆搭載基板１００Ｘの研削による薄型化工程は、複数の半導体チップが積層され、かつ樹脂封止された状態で行われるため支持基板を準備することなく、前駆搭載基板１００Ｘの破損といった不具合を効果的に防止することができる。

さらに、露出した搭載基板埋込み電極１４０の第２頂面１４０ｂ上に、外部端子７０、例えば半田ボールを常法に従って搭載して形成する。外部端子７０の配置は、仕様等により任意好適な配置とすることができる。この例ではチップ領域内に３×３のマトリクス状に半田ボールが配列されたいわゆるＢＧＡ(Ball Grid Array)方式の外部端子を有している。

最後に、複数のチップ領域の境界線、すなわちダイシングラインｄ２に沿ってダイシングを行って、個片化を行う。この工程により複数個、この例では９個の半導体装置１０が完成する。

（第２の実施の形態）
上述した構成を有するこの発明の半導体装置の別の製造方法例につき、図７及び図８を参照して説明する。なお、各図は図１（Ａ）及び（Ｂ）と同様に埋込み電極を両断する位置で切断した切断面を示す概略図として示してある。

製造される半導体装置の構成については、第１の実施の形態で既に説明した構成例となんら変わるところがないため、その説明は省略する。

図７（Ａ）及び（Ｂ）は製造途中の構造体を切断した切断面を示す概略図である。

図８（Ａ）及び（Ｂ）は図７（Ｂ）に続く製造途中の構造体を切断した切断面を示す概略図である。

この例の半導体装置の製造方法は、特に図７（Ｂ）に示すように、第１の実施の形態において既に説明した前駆支持基板積層体３１０Ｘと、これとは別に支持基板積層体３１０Ｘをダイシングライン（溝部）ｄ３により分割した複数の分割基板積層体３３０を用いることを特徴としている。

これ以外の工程については、第１の実施で説明した製造工程と何ら変わるところがないため、同一の構成については同一番号を付し、また特に断らない限り、同一の工程についてもその詳細な説明は省略する。

まず、既に説明した第１の実施の形態と同様に、複数の支持基板積層体３１０を準備する。

次に、図７（Ｂ）に示すように、これら複数の前駆支持基板積層体３１０Ｘのうち、一部を分割して、複数の分割基板積層体３３０とする。

この分割工程は、従来公知のダイシング装置を用いて、チップ領域２０Ｙの境界に沿って設定されているダイシングラインｄ３に沿って、行う。

このダイシングは、半導体ウエハ２０Ｘ、接着材２００及び支持基板３００を切断して行われる。

この分割基板積層体３３０は、半導体チップ２０を１つのみ含むものとしてもよいし、複数の半導体チップ２０が互いに非切断の状態で連なった状態のものとしてもよい。具体的には、例えば図５に示したように、マトリクス状、すなわち２方向に設定されているチップ領域２０Ｙの境界線（ダイシングライン）のうち、一方向のみを切断して、３つの半導体チップ（２０）が連なった状態の積層体としてもよい。この場合には第１の実施形態と同様のタイミングで、再度ダイシング工程を行って、半導体チップ２０を個片化すればよい。

次いで、図８（Ａ）に示すように、支持基板積層体３１０に、複数の分割基板積層体３３０を搭載する。

以下の工程は、第１の実施の形態とほぼ同様であるので要点のみ説明する。

前駆支持基板積層体３１０Ｘと、複数の分割基板積層体３３０それぞれとを互いに対向させ、第２配線層４４同士を電気的に接続して、すなわち第２バンプ４４ａ同士を常法に従って接合して電気的に接続しつつ積層して、支持基板積層体複合体３４０を形成する。

次に、分割基板積層体３３０の分割された支持基板３００を、剥離除去して、第１配線層４２（第１バンプ４２ａ）を露出させる。

次いで、露出した第１配線層４２（第１バンプ４２ａ）に、さらに複数の分割基板積層体３３０の第２配線層（４４）側を対向させて、第２配線層（第２バンプ）を接合して電気的に接続して積層する。

さらに、分割基板積層体３３０の分割された支持基板３００を、剥離除去して、第１配線層４２（第１バンプ４２ａ）を露出させる。

さらにまた、露出した第１配線層４２（第１バンプ４２ａ）に、別の分割支持基板積層体３３０の第２配線層（４４）側を対向させて、第２配線層（第２バンプ）を接合して電気的に接続して積層する。

さらに、支持基板３００を、接着している接着材２００を除去することにより剥離して、第１配線層４２（第１バンプ４２ａ）を露出させる。

このように、分割基板積層体３３０の第２バンプ４４ａを、支持基板積層体複合体３４０から支持基板３００を剥離除去することにより露出させた第１バンプ４２ａに接合して搭載する工程を１回又は２回以上の任意の回数繰り返すことにより所望の段数（個数）の半導体チップ２０がその厚み方向に、この例では半導体チップ２０の平面形状を画成する端縁を揃えた状態で積層することができる。

このように、分割基板積層体３３０を用いて、積層工程を行えば、第１の実施の形態で既に説明した効果に加えて、半導体チップ２０が完成しているため、例えば、予め分割基板積層体３３０が含む半導体チップ２０の電気的特性試験等を行うことができる。従って、例えば電気的不良の発生した半導体チップ２０を含む分割基板積層体３３０を分別して予め除去しておくことができるため、半導体装置の歩留まりをより向上させることができる。

以後の工程は、ダイシングラインがｄ３となることを除き、図４（Ｂ）から図６までを参照して説明した第１の実施の形態の各工程と何ら変わるところがないため、図示及びその詳細な説明は省略する。

（Ａ）は、半導体装置１０を上面側から見た概略的な平面図である。（Ｂ）は、半導体装置１０を下面側から見た概略的な平面図である。（Ｃ）は、（Ａ）及び（Ｂ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。 （Ａ）、（Ｂ）及び（Ｃ）は製造途中の構造体を切断した切断面を示す概略図である。 （Ａ）及び（Ｂ）は図２（Ｃ）に続く製造途中の構造体を切断した切断面を示す概略図である。 （Ａ）及び（Ｂ）は図３（Ｂ）に続く製造途中の構造体を切断した切断面を示す概略図である。 （Ａ）及び（Ｂ）は図４（Ｂ）に続く製造途中の構造体の上面（Ａ）及び下面（Ｂ）を側から平面的に見た概略図である。 図５（Ａ）及び（Ｂ）のＩ−Ｉ’一点鎖線で示した位置で切断した切断面を示す概略図である。 （Ａ）及び（Ｂ）は製造途中の構造体を切断した切断面を示す概略図である。 （Ａ）及び（Ｂ）は図７（Ｂ）に続く製造途中の構造体を切断した切断面を示す概略図である。

符号の説明

１０：半導体装置
２０：半導体チップ
２０Ｘ：半導体ウエハ
２０Ｙ：チップ領域
２０ａ、２０Ｘａ：第１主表面
２０ｂ、２０Ｘｂ：第２主表面
３０：スルーホール
３０Ｘ：前駆スルーホール
４０：埋込み電極
４０ａ、１４０ａ：第１頂面
４０ｂ、１４０ｂ：第２頂面
４２：第１配線層
４２ａ：第１バンプ
４４：第２配線層
４４ａ：第２バンプ
５０：第１封止部（封止部）
６０：第２封止部（封止部）
７０：外部端子（半田ボール）
１００：搭載基板
１００Ｘ：前駆搭載基板
１０２：絶縁膜
１１０：搭載基板積層体
１００ａ、３００ａ：表面
１００ｂ、３００ｂ：裏面
１３０：搭載基板スルーホール
１３０Ｘ：前駆搭載基板スルーホール
１４０：搭載基板埋込み電極
１４２：搭載基板第１配線層（搭載基板バンプ）
２００：接着材
３００：支持基板
３１０（Ａ）：（第１）支持基板積層体
３１０Ｂ：第２支持基板積層体
３１０Ｃ：第３支持基板積層体
３１０Ｄ：第４支持基板積層体
３１０Ｘ：前駆支持基板積層体
３２０，３４０：支持基板積層体複合体
３３０：分割基板積層体

Claims (11)

1. （ａ）第１主表面及び当該第１主表面と対向する第２主表面を有する半導体ウエハであって、前記第１主表面にマトリクス状に設定されている複数のチップ領域を有しており、前記第１主表面に開口する前駆スルーホール、当該前駆スルーホールを埋め込んで第１頂面が前記第１主表面に露出する埋込み電極、当該チップ領域内である前記第１主表面上に設けられていて、前記埋込み電極の第１頂面に電気的に接続されている第１配線層を有している複数の前記半導体ウエハを準備する工程と、
   （ｂ）表面及び当該表面に対向する裏面を有する複数の支持基板の前記表面に、複数の前記半導体ウエハの前記第１主表面を、それぞれ接着材により接着して搭載して、複数の前駆支持基板積層体を形成する工程と、
   （ｃ）前記前駆支持基板積層体が含む前記半導体ウエハの前記第２主表面側を研削して前記埋込み電極の第２頂面を露出させる工程と、
   （ｄ）前記第２主表面上に、前記埋込み電極の第２頂面に電気的に接続して設けられている第２配線層を形成する工程と、
   （ｅ）複数の前記チップ領域の境界線に沿って、前記半導体ウエハを切断し、かつ前記支持基板を非切断として研削して複数の半導体チップを含む複数の支持基板積層体を形成する工程と、
   （ｆ）２つの前記支持基板積層体の前記第２配線層同士を電気的に接続して積層し、支持基板積層体複合体を形成する工程と、
   （ｇ）前記支持基板積層体複合体の２つの前記支持基板のうち、いずれか一方の前記支持基板を剥離除去して前記第１配線層を露出させる工程と、
   （ｈ）前記支持基板積層体複合体の露出した前記第１配線層に、別の前記支持基板積層体の第２配線層を電気的に接続して搭載する工程と、
   （ｉ）前記支持基板積層体複合体の２つの前記支持基板のうち、いずれか一方の前記支持基板を剥離除去して前記第１配線層を露出させる工程と、
   （ｊ）表面及び当該表面と対向する裏面を有する前駆搭載基板であって、前記表面に開口する前駆搭載基板スルーホール、当該前駆搭載基板スルーホールを埋め込んで第１頂面が前記表面に露出する搭載基板埋込み電極を有している複数の前記前駆搭載基板を準備する工程と、
   （ｋ）前記支持基板積層体複合体の露出した前記第１配線層に、前記前駆搭載基板の前記搭載基板埋込み電極の前記第１頂面を電気的に接続して搭載する工程と、
   （ｌ）前記支持基板積層体複合体の支持基板を剥離除去する工程と、
   （ｍ）露出している前記第１配線層を露出させ、かつ複数の前記半導体チップ同士の間隙に、及び前記搭載基板の端縁側から樹脂を注入して第１封止部を形成する工程と、
   （ｎ）露出している前記第１配線層及び前記第１封止部を封止する第２封止部を形成する工程と、
   （ｏ）前記前駆搭載基板の裏面側を研削して前記搭載基板埋込み電極の第２頂面を露出させて搭載基板を形成する工程と、
   （ｐ）露出した前記搭載基板埋込み電極の前記第２頂面上に、外部端子を形成する工程と
   （ｑ）前記第１封止部、前記第２封止部及び前記搭載基板を、前記複数のチップ領域の境界線に沿って、研削して個片化する工程と
   を含むことを特徴とする半導体装置の製造方法。
2. （ａ）第１主表面及び当該第１主表面と対向する第２主表面を有する半導体ウエハであって、前記第１主表面にマトリクス状に設定されている複数のチップ領域を有しており、前記第１主表面に開口する前駆スルーホール、当該前駆スルーホールを埋め込んで第１頂面が前記第１主表面に露出する埋込み電極、当該チップ領域内である前記第１主表面上に設けられていて、前記埋込み電極の第１頂面に電気的に接続されている第１配線層を有している複数の前記半導体ウエハを準備する工程と、
   （ｂ）表面及び当該表面に対向する裏面を有する複数の支持基板の前記表面に、複数の前記半導体ウエハの前記第１主表面を、それぞれ接着材により接着して搭載して、複数の前駆支持基板積層体を形成する工程と、
   （ｃ）前記前駆支持基板積層体が含む前記半導体ウエハの前記第２主表面側を研削して前記埋込み電極の第２頂面を露出させる工程と、
   （ｄ）前記第２主表面上に、前記埋込み電極の第２頂面に電気的に接続して設けられている第２配線層を形成する工程と、
   （ｅ）前記複数のチップ領域の境界線に沿って、前記半導体ウエハを切断し、かつ前記支持基板を非切断として研削して複数の半導体チップを含む複数の第１支持基板積層体を形成し、並びに前記複数のチップ領域の境界線に沿って、前記半導体ウエハ及び前記支持基板を切断して研削して単一の半導体チップを含む複数の第２支持基板積層体を形成する工程と、
   （ｆ）前記第１支持基板積層体の前記第２配線層及び前記第２支持基板積層体の前記第２配線層を電気的に接続して支持基板積層体複合体を形成する工程と、
   （ｇ）前記支持基板積層体複合体の前記第２支持基板積層体の前記支持基板を剥離除去して前記第１配線層を露出させる工程と、
   （ｈ）前記支持基板積層体複合体の露出した前記第１配線層に、別の前記第２支持基板積層体の第２配線層を電気的に接続して搭載する工程と、
   （ｉ）前記支持基板積層体複合体の第２支持基板積層体の前記支持基板を剥離除去して前記第１配線層を露出させる工程と、
   （ｊ）表面及び当該表面と対向する裏面を有する前駆搭載基板であって、前記表面に開口する前駆搭載基板スルーホール、当該前駆搭載基板スルーホールを埋め込んで第１頂面が前記表面に露出する搭載基板埋込み電極を有している複数の前記前駆搭載基板を準備する工程と、
   （ｋ）前記支持基板積層体複合体の第２支持基板積層体の露出した前記第１配線層に、前記前駆搭載基板の前記搭載基板埋込み電極の前記第１頂面を電気的に接続して搭載する工程と、
   （ｌ）前記支持基板積層体複合体の第１支持基板積層体の支持基板を剥離除去する工程と、
   （ｍ）前記支持基板積層体複合体の支持基板積層体の露出している前記第１配線層を露出させ、かつ複数の前記半導体チップ同士の間隙に、及び前記搭載基板の端縁側から樹脂を注入して第１封止部を形成する工程と、
   （ｎ）露出している前記第１配線層及び前記第１封止部を封止する第２封止部を形成する工程と、
   （ｏ）前記前駆搭載基板の裏面側を研削して前記搭載基板埋込み電極の第２頂面を露出させて搭載基板を形成する工程と、
   （ｐ）露出した前記搭載基板埋込み電極の前記第２頂面上に、外部端子を形成する工程と、
   （ｑ）前記第１封止部、前記第２封止部及び前記搭載基板を、前記複数のチップ領域の境界線に沿って、研削して個片化する工程と
   を含むことを特徴とする半導体装置の製造方法。
3. 前記（ｇ）工程後に、前記（ｈ）工程及び前記（ｉ）工程をさらに１回又は２回以上繰り返して行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記前駆搭載基板を、前記搭載基板埋込み電極の前記前駆搭載基板の厚み方向の高さが５０μｍ〜２００μｍの範囲であるインタポーザとして前記工程を行うことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記支持基板を耐熱性のガラス基板として前記工程を行うことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 複数の半導体チップが積層され、かつ封止されている半導体装置を製造するにあたり、
   第１主表面及び当該第１主表面と対向する第２主表面を有する半導体ウエハであって、前記第１主表面にマトリクス状に設定されている複数のチップ領域を有しており、前記第１主表面に開口する前駆スルーホール、当該前駆スルーホールを埋め込んで第１頂面が前記第１主表面に露出する埋込み電極、当該チップ領域内である前記第１主表面上に設けられていて、前記埋込み電極の第１頂面に電気的に接続されている第１配線層を有している複数の前記半導体ウエハを準備する工程と、
   表面及び当該表面に対向する裏面を有する複数の支持基板の前記表面に、複数の前記半導体ウエハの第１主表面を、それぞれ接着材により接着して搭載して、複数の前駆支持基板積層体を形成する工程と、
   前記前駆支持基板積層体が含む前記半導体ウエハの前記第２主表面側を研削して前記埋込み電極の第２頂面を露出させる工程と、
   前記第２主表面上に、前記埋込み電極の第２頂面に電気的に接続して設けられている第２配線層を形成する工程と、
   複数の前記チップ領域の境界線に沿って、前記半導体ウエハを切断し、かつ前記支持基板を非切断として研削して複数の半導体チップを含む複数の支持基板積層体を形成する工程と、
   ２つの前記支持基板積層体の前記第２配線層同士を電気的に接続して積層し、支持基板積層体複合体を形成する工程と、
   前記支持基板積層体複合体の２つの前記支持基板のうち、いずれか一方の前記支持基板を剥離除去して前記第１配線層を露出させる工程と
   を含むことを特徴とする半導体装置の製造方法。
7. 複数の半導体チップが電気的に接続されて積層され、かつ封止されている半導体装置を製造するにあたり、
   表面及び当該表面と対向する裏面、並びに第１頂面が前記表面に露出する搭載基板埋込み電極を有しており、複数の半導体チップが積層されている複数の積層構造体が搭載されている搭載基板を準備する工程と、
   複数の前記半導体チップの前記積層構造体同士の間隙に、及び前記搭載基板の端縁側から樹脂を注入する工程と
   を含むことを特徴とする半導体装置の製造方法。
8. 複数の半導体チップが電気的に接続されて積層され、かつ封止されている半導体装置を製造するにあたり、
   表面及び当該表面と対向する裏面を有する前駆搭載基板であって、前記表面に開口する前駆搭載基板スルーホール、当該前駆搭載基板スルーホールを埋め込んで第１頂面が前記表面に露出する搭載基板埋込み電極を有しており、複数の半導体チップが積層されている複数の積層体が搭載されている前駆搭載基板を準備する工程と、
   複数の前記半導体チップの前記積層体同士の間隙に、及び前記搭載基板の端縁側から樹脂を注入して封止部を形成する工程と、
   前記前駆搭載基板の裏面側を研削して前記搭載基板埋込み電極の第２頂面を露出させて搭載基板を形成する工程と、
   前記封止部及び前記搭載基板を、研削して個片化する工程と
   を含むことを特徴とする半導体装置の製造方法。
9. 前記前駆搭載基板を、前記搭載基板埋込み電極の前記前駆搭載基板の厚み方向の高さが５０μｍ〜２００μｍの範囲であるインタポーザとして前記工程を行うことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 複数の半導体チップが電気的に接続されて積層され、かつ封止されている半導体装置を製造するにあたり、
    第１主表面及び当該第１主表面と対向する第２主表面を有する半導体ウエハであって、前記第１主表面にマトリクス状に設定されている複数のチップ領域を有しており、前記第１主表面に開口する前駆スルーホール、当該前駆スルーホールを埋め込んで第１頂面が前記第１主表面に露出する埋込み電極、当該チップ領域内である前記第１主表面上に設けられていて、前記埋込み電極の第１頂面に電気的に接続されている第１配線層を有している複数の前記半導体ウエハの前記第１主表面を、表面及び当該表面に対向する裏面を有する複数の支持基板の前記表面に、それぞれ接着材により接着して搭載して、複数の前駆支持基板積層体を形成する工程と、
    前記前駆支持基板積層体が含む前記半導体ウエハの前記第２主表面側を研削して前記埋込み電極の第２頂面を露出させる工程と、
    前記第２主表面上に、前記埋込み電極の第２頂面に電気的に接続して設けられている第２配線層を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
11. 前記支持基板を耐熱性のガラス基板として前記工程を行うことを特徴とする請求項１０に記載の半導体装置の製造方法。

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