JP4677311B2 - Ｍｏｓ型固体撮像装置及びその製造方法 - Google Patents

Description

本発明はＭＯＳ型固体撮像装置及びその製造方法に係り、特に、高品質の画像を撮像できるＭＯＳ型固体撮像装置及びその製造方法に関する。

図６（ａ）は、複数のフォトダイオード（光電変換素子）が半導体基板表面の受光面（Image Area）上に正方格子配列されたＣＭＯＳイメージセンサの表面模式図であり、図６（ｂ）は、その回路図である。図示するＣＭＯＳイメージセンサ１は、受光面２上に多数の単位画素３が配列形成されており、受光面２の脇に制御パルス生成回路４と垂直走査回路５が、受光面２の下辺部に雑音抑制回路６と水平走査回路７が形成されている。

図６（ａ）の各単位画素３の上に付したＲ，Ｇ，Ｂは、単位画素を構成するフォトダイオード上に積層された赤色フィルタ（Ｒ），緑色フィルタ（Ｇ），青色フィルタ（Ｂ）を示している。

フォトダイオード３ａ（図６（ｂ）参照）と、このフォトダイオード３ａによって検出された信号を読み出す信号読出回路（図６（ｂ）には、公知の４トランジスタ構成の信号読出回路を図示しているが、３トランジスタ構成のものもある。）とにより、単位画素３が構成される。

ＣＭＯＳイメージセンサ１の受光面２には、Ｘ方向（水平方向）に延びる配線１０と、Ｙ方向（垂直方向）に延びる配線１１とが敷設され、配線１０が制御パルス生成回路４及び垂直走査回路５に、配線１１が雑音制御回路６及び水平走査回路７と図示しない電源に接続される。

これらの、受光面２上にＸ方向またはＹ方向に渡って敷設された配線１０，１１を、例えば信号読出回路の内部配線や、制御パルス生成回路４，垂直走査回路５，雑音抑制回路６，水平走査回路７内の内部配線と区別するため、「グローバル配線」と呼ぶことにする。グローバル配線としては、行選択線，行リセット線，電源線，出力信号線があり、アルミや銅等の金属で形成されるのが一般的である。

斯かる従来のＣＭＯＳイメージセンサ１は、専用の製造プロセスを使用するＣＣＤイメージセンサと異なり、汎用のＣＭＯＳプロセス（ＤＲＡＭプロセス等）を使用して製造できるため、ＣＣＤイメージセンサに比較して製造コストが安価になると言われている。

これは、ＣＭＯＳイメージセンサ１が、他のＣＭＯＳ−ＬＳＩと同様にして製造されるＭＯＳトランジスタの一部（ＰＮ接合）をフォトダイオード３ａとして用い、このフォトダイオード３ａから信号を読み出す信号読出回路も、複数のＭＯＳトランジスタの組み合わせの構造になるためである。

また、各フォトダイオード３ａの中から信号読出対象とするフォトダイオードを選択する必要があるが、この選択は、ＤＲＡＭなどのメモリ素子の選択と同様に、各フォトダイオードの信号読出回路に接続されるグローバル配線１０によって可能となる。

図７（ａ）は、ＣＭＯＳイメージセンサの１単位画素分の概略斜視図であり、図７（ｂ）は、その断面模式図である。各単位画素毎に、外部から可視光線１５が画素対応のマイクロレンズ（トップレンズ）１６，カラーフィルタ層１７等を通して入射し、その光がフォトダイオード３ａに到達する。

このとき、Ｘ方向に延びるグローバル配線１０とＹ方向に延びるグローバル配線１１が入射光の一部を妨げ、グローバル配線１０，１１間あるいはフォトダイオード３ａ以外の信号読出回路１８（図７（ａ）参照）等を遮光するための金属薄膜（遮光膜：通常はアルミ薄膜）１９との間において入射光の一部が多重反射し、この多重反射光２０が隣接するフォトダイオード３ａに漏れ込むと、撮像画像の画質を劣化させてしまうという問題が生じる。

半導体基板上に形成されたフォトダイオード３ａは、素子分離領域２１によって、信号選択，信号増幅を行う信号読出回路を構成するＭＯＳトランジスタと分離される。ＣＭＯＳプロセスでは、ＭＯＳトランジスタを構成するゲート電極２２が素子分離領域２１間に形成され、その上に平坦化保護膜２３が形成され、その後に最初の配線層がアルミなどの金属膜で形成される。

この最初の配線層が、仮にＸ方向のグローバル配線１０とすると、Ｙ方向のグローバル配線１１がグローバル配線１０と交差しかつ電気的に互いにショートしないように、Ｘ方向のグローバル配線１０の上に更に平坦化した絶縁膜を形成し、その上にＹ方向のグローバル配線１１を形成する必要がある。

通常、さらにその上に平坦化膜を形成して遮光膜１９を積層し、更にその上に平坦化膜を積層してカラーフィルタ層１７を積層する。この様に、ＣＭＯＳプロセスにおいては、グローバル配線は、一般的に多層構造で形成される。

グローバル配線に使用する材料として、通常、集積回路（ＩＣ）の高速動作を保証するために、Ａｌ（アルミニウム）などの低抵抗金属材料が使用されるが、アルミニウムは表面反射率が高く、上述の多重反射の問題を回避することが困難である。

尚、ＣＭＯＳイメージセンサに関する従来技術として、例えば下記の特許文献１記載のものがある。

特開２００１―２９８１７６号公報

ＭＯＳイメージセンサ（ＭＯＳ型固体撮像装置）は、フォトダイオードや信号読出回路が形成された半導体基板の上に多重構造の配線層が形成され、その上にカラーフィルタやマイクロレンズ等の光学層が積層される構造になっている。近年の微細加工技術の進展により、イメージセンサの多画素化（高画素化）が進み、１画素の開口寸法は小さくなり隣接画素との距離も短くなる一方であるが、高さ方向の微細化は進まず、各画素において入射光がマイクロレンズに入射してフォトダイオードに至るまでの光路は細長い隘路になってきている。このため、イメージセンサの多画素化と共に、多重反射の影響が無視できなくなってきている。

本発明の目的は、グローバル配線による入射光の多重反射を抑制し高品質画像を撮像することが可能なＭＯＳ型固体撮像装置及びその製造方法を提供することにある。

本発明のＭＯＳ型固体撮像装置は、受光面に複数の光電変換素子がアレイ状に形成された半導体基板の上に該受光面に渡る複数層の配線が絶縁層を介して積層されるＭＯＳ型固体撮像装置において、上層の前記配線に比べて下層の前記配線の線幅を広く且つ厚さを薄くしたことを特徴とする。

本発明のＭＯＳ型固体撮像装置は、更に、前記上層の配線を長手方向に対して直角方向に切断した断面形状を、前記半導体基板の上方向を縦方向としたとき縦長形状に形成したことを特徴とする。

本発明のＭＯＳ型固体撮像装置は、前記光電変換素子毎に付設形成された信号読出回路に接続される前記配線のうち該信号読出回路を構成するＭＯＳトランジスタのゲートに接続される配線を前記下層の配線とし、前記ＭＯＳトランジスタのソースまたはドレインに接続される配線を前記上層の配線としたことを特徴とする。

本発明のＭＯＳ型固体撮像装置は、前記上層の配線の単位長さ当たりの比抵抗が、前記下層の配線の単位長さ当たりの比抵抗よりも低いことを特徴とする。

本発明のＭＯＳ型固体撮像装置は、前記上層の配線の材料がＡｌ又はＡｌを含む化合物であることを特徴とする。

本発明のＭＯＳ型固体撮像装置は、前記下層の配線の材料がＣｕ又はＣｕを含む化合物であることを特徴とする。

本発明のＭＯＳ型固体撮像装置は、上記のいずれかに記載のＭＯＳ型固体撮像装置の製造方法において、前記下層の配線を形成した後にＣＭＰ法によって該下層の配線の表面を平坦化しその後に前記上層の配線を形成することを特徴とする。

本発明によれば、半導体基板表面上に積層する部分の厚さを薄くでき、マイクロレンズ（トップレンズ）と受光部との距離を短くできるので、入射光のうち迷光の多重反射を抑制することができ、高画質の画像の撮像が可能となる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の一実施形態に係るデジタルカメラに搭載するＭＯＳ型固体撮像装置３０の表面模式図であり、複数の単位画素３３が半導体基板３１表面の受光面（Image Area）３２上にアレイ状、この例では正方格子状に配列されており、受光面３２の脇に制御パルス生成回路３４及び垂直走査回路３５が、受光面３２の下辺部に雑音抑制回路３６及び水平走査回路３７が形成されている。

このＭＯＳ型固体撮像装置３０の受光面３２には、Ｘ方向（水平方向）に延びるグローバル配線４１と、Ｙ方向（垂直方向）に延びるグローバル配線４２とが受光面３２に渡って敷設され、グローバル配線４１が制御パルス生成回路３４及び垂直走査回路３５に、グローバル配線４２が雑音制御回路３６及び水平走査回路３７と図示しない電源とに接続される。

図２は各単位画素３３毎に設けられる信号読出回路の回路図であり、図２（ａ）は公知の３トランジスタ構成の信号読出回路図、図２（ｂ）は公知の４トランジスタ構成の信号読出回路図である。

３トランジスタ構成の場合には、電源Ｖｃｃを供給する電源端子４４ａと、リセットトランジスタ４５のゲートにリセット信号を印加するリセット端子４５ａと、出力トランジスタ４６からの信号出力を行う出力端子４６ａと、行選択トランジスタ４７のゲートにローセレクト信号を印加する行選択端子４７ａとがある。４トランジスタ構成の場合には、３トランジスタ構成の各端子４４ａ，４５ａ，４６ａ，４７ａの他に、行読出トランジスタ４８のゲートに行読出信号を印加する行読出端子４８ａがある。

これらの各端子４４ａ，４５ａ，４６ａ，４７ａ，４８ａを電源や水平走査回路３７，垂直走査回路３５等に接続するために、半導体基板の受光面３２上に、グローバル配線４１，４２を敷設することになる。

従って、図１では、隣接単位画素３３間に敷設する水平方向のグローバル配線４１と垂直方向のグローバル配線４２とを各単位画素３３間に１本づつ図示したが、実際には、隣接単位画素３３間に、２本，３本のグローバル配線を敷設する必要がある。

グローバル配線のうち、電源端子４４ａに接続する電源線は、信号読出回路に安定な電源Ｖｃｃを供給する関係で、低抵抗配線を用いるのが好ましい。また、出力端子４６ａに接続される出力信号線も、アナログの出力信号が通るため低抵抗配線を用いるのが好ましい。

これに対し、各信号読出回路を構成するＭＯＳトランジスタのゲート電極に接続される制御用信号線であって、リセット端子４５ａに接続されるリセット線や、行選択端子４７ａに接続される行選択線（ＲＯＷ ＳＥＬＥＣＴ）、行読出端子４８ａに接続される行読出制御線は、単にオンオフ信号（０，１信号）のみが印加され該当トランジスタがオンオフすれば済むため、要求を満たすトランジスタのスイッチング速度が得られる範囲内においてグローバル配線の電気抵抗を設定することができる。

例えば、ＤＲＡＭなどでは、メモリ素子からの読出速度がｎｓのオーダのため高抵抗配線は用いられないが、イメージセンサの場合には読出速度がμｓのオーダのため、リセット線や行選択線、行読出制御線の様な制御用信号線は、上記ＤＲＡＭの場合に比べ、許容される単位長当たりの比抵抗値のマージンが広い。

図３は、図１に示す点線矩形枠III内のグローバル配線４１，４２の概略を示す平面模式図である。縦横に敷設されるグローバル配線４１，４２によって格子状に画成される各位置に、図１に示す単位画素３３が配置され、各単位画素を構成するフォトダイオードの上部に、遮光膜の開口５１ａが設けられている。

本実施形態のＭＯＳ型固体撮像装置３０では、信号読出回路を４トランジスタ構成としているため、必要となるグローバル配線は、
電源端子４４ａに接続する電源線
出力端子４６ａに接続する出力信号線
リセット端子４５ａに接続するリセット制御線
行選択端子４７ａに接続する行選択制御線
行読出端子４８ａに接続する行読出制御線
の計５本が必要となる。

図３に図示する実施形態では、Ｘ方向（水平方向）に敷設するグローバル配線４１を、リセット制御線４１ａ，行選択制御線４１ｂ，行読出制御線４１ｃの３本の配線で構成し、Ｙ方向（垂直方向）に敷設するグローバル配線４２を、出力信号線４２ａ，電源線４２ｂの２本の配線で構成している。

図４は、図３に示すIV―IV線位置におけるＭＯＳ型固体撮像装置の断面模式図であり、図５は、図３に示すV―V線位置における断面模式図である。図４及び図５において、Ｐ型半導体基板３１の表面部の所要位置（遮光膜５１の開口５１ａの下部位置）には、Ｐ型半導体基板３１との間でＰＮ接合（フォトダイオード）３３ａを構成するＮ^＋型領域３３ｂが形成されており、Ｐ型半導体基板３１の表面部の遮光膜５１によって遮光される位置には、信号読出回路を構成するＭＯＳトランジスタのソース，ドレインを構成するＮ^＋領域５２が形成される。

各Ｎ^＋領域３３ｂの夫々の表面には、撮像画面上に現れるいわゆる白キズを低減するのに有効な表面Ｐ^＋層５３が形成され、最表面に酸化膜５４が形成される。信号読出回路とＮ^＋領域３３ｂとを区分けする部分の酸化膜５４は厚く形成され、この部分が素子分離領域５４ａとなる。

酸化膜５４上のソース，ドレイン５２間にはゲート電極膜５５が設けられ、その上に平坦化膜５６が積層されてゲート電極膜５５が平坦化膜５６によって埋められる。平坦化膜５６の上に、Ｘ方向のグローバル配線４１（リセット制御線４１ａ，行選択線４１ｂ，行読出制御線４１ｃ）が敷設される。下層のグローバル配線４１と、対応のＭＯＳトランジスタのゲート電極膜５５とは、図示しないコンタクトビアによって電気的に接続される。

グローバル配線４１の上には平坦化膜５７が積層されてグローバル配線４１が平坦化膜５７によって埋められ、平坦化膜５７の上に、Ｙ方向のグローバル配線４２（出力信号線４２ａ，電源線４２ｂ）が敷設される。グローバル配線４２の上には平坦化膜５８が積層されてグローバル配線４２が平坦化膜５８によって埋められ、平坦化膜５８の上に、遮光膜５１が積層される。上層のグローバル配線４２と、対応のＭＯＳトランジスタのソースまたはドレイン５２とは、図示しないコンタクトビアによって電気的に接続される。

遮光膜５１には、フォトダイオードを構成する各Ｎ^＋領域３３ｂに整列する各位置に矩形開口５１ａが設けられており、グローバル配線４１，４２及び信号読出回路への光入射を遮断する。

遮光膜５１の上には平坦化膜５９が積層されて遮光膜５１が平坦化膜５９によって埋められ、平坦化膜５９の上に、各画素（フォトダイオード）毎にＲ（赤色），Ｇ（緑色），Ｂ（青色）のいずれかのカラーフィルタ層６０が積層され、その上に、各画素（フォトダイオード）毎のマイクロレンズ（トップレンズ）６１が積層される。

上層のグローバル配線４２と下層のグローバル配線４１とによって各画素５０は図３に示される様に格子状に区画され、各画素５０への入射光は、マイクロレンズ６１によって集光される。グローバル配線４１，４２は、マイクロレンズ６１の焦点位置よりマイクロレンズ６１側に在るため、マイクロレンズ６１で集光される光束は、各グローバル配線位置では１点に狭まってはいない。

上層のグローバル配線４２は、入射光を遮らないように、フォトダイオード３３ａ上（Ｎ^＋領域３３ｂ上）において十分に隣接配線４２との間の間隔を空けておく必要がある。

他方、下層のグローバル配線４１は、入射光がマイクロレンズ６１によって十分に集光されている位置にあるので、配線幅に対する制約が、上層グローバル配線４２に比べて緩いという特徴がある。

画素の微細化により、マイクロレンズ６１の焦点位置が前方（前ピン）になり、結像位置がフォトダイオードの上方にくるという問題がある、この前ピンを改善するには、配線層や層間絶縁膜（平坦化膜）を薄くすることが有効である。

そこで、本実施形態では、下層のグローバル配線４１の線幅を広くとり、逆に、下層グローバル配線４１の厚さｔ（図４参照）を薄くしている。このため、本実施形態のＭＯＳ型固体撮像装置では、マイクロレンズ６１によるフォトダイオード上への集光が容易に実現される。

一般的に、下層グローバル配線４１の厚さｔを薄くすると、単位長さ当たりの比抵抗が上昇する。しかし、回路動作上問題のない範囲内であれば、薄膜化することは可能である。

他方、上層のグローバル配線４２は、入射光経路の障害にならないようにするため、その線幅をできるだけ狭くする必要がある。線幅を狭くすると、配線抵抗が上昇するので、抵抗を下げる目的で逆に厚さＴ（図４参照）を厚くすることが有効である。上層のグローバル配線４２の膜厚Ｔを厚くすると、隣接画素への光の漏れ込みを抑止できる効果も期待できる。

次に問題になるのが、どの信号線を上層に配置し、どの信号線を下層に配置するのが良いかである。信号線を大別すると、デジタル的な信号を伝送する信号線と、アナログ的な信号を伝送する信号線とに分けられる。

ＭＯＳトランジスタのゲート入力に対して制御信号を供給する制御信号線は、０（Ｌｏｗ）または１（Ｈｉｇｈ）の様なデジタル信号を制御信号としており、この制御信号は、光信号の検出時（電荷蓄積時）でもレベル変化はしない。

これに対し、電源線または出力信号線は、ＭＯＳトランジスタのソースあるいはドレインに接続され、安定な電源電圧供給と、ノイズの影響を受けにくい微小アナログ信号を読み出せる信号線であることが求められる。

そこで、本実施形態では、これらの異なる性格を有する信号線を分け、異なる層すなわち上層および下層のグローバル配線４１，４２に割り当てることにしている。即ち、制御信号線（リセット制御線４１ａ，行選択制御線４１ｂ，行読出制御線４１ｃ）を下層に割り当て、出力信号線４２ａ，電源線４２ｂを上層に割り当てている。

これにより、本実施形態のＭＯＳ型固体撮像装置では、固体撮像素子の光学的特性が改善され、且つノイズに強い出力信号を得ることが可能となる。

上層のグローバル配線４２は、例えばＡｌ（アルミ）系の電極材料で形成され、下層のグローバル配線４１は、Ｃｕ（銅）系の電極材料で形成される。Ｃｕ配線層の形成には、いわゆるＣｕダマシン技術と呼ばれるＣＭＰを用いた電極形成・平坦化技術が、電極厚の薄膜化と表面平坦化に好適である。

上層のグローバル配線４２の線幅を下層グローバル配線４１よりも狭くし、且つ、上層のグローバル配線４２の厚さを下層グローバル配線４１より厚くするのが良い。この結果、上層グローバル配線４２の断面形状は、図４に示す様に、縦長の形状を呈する。

上層グローバル配線４２の材料としてＡｌを用いる理由は、Ａｌの比抵抗が、半導体プロセスで使用できる電極材料の中で最も低いからである。これにより、グローバル配線４２の電気抵抗を低くでき、かっ基板からのノイズの影響を受け難いという利点を奏する。

他方、下層グローバル配線４１は、汎用のロジック回路（ＣＰＵはＧＨｚレベル）と異なり、高速動作は高々５０ＭＨｚ以下であるため、グローバル配線４１の抵抗成分の上昇（例えばＣｕ電極の薄膜化）によるディレイについては、動作（撮像，読み出し）上問題にならないレベルまで許容することができる。

以上述べた実施形態によるＭＯＳ型固体撮像装置によれば、下記の効果を得ることができる。

（１）グローバル配線を制御信号線群と信号，電源線群とに分け、制御信号線群を下層に、信号，電源線群を上層に割り当てたので、グローバル配線の単位長さ当たりの比抵抗設定の自由度が広がり、フォトダイオード上の集光光学系の設計が容易になる。

（２）マイクロレンズをフォトダイオード部に近づけることができるので、光路が短縮し、光吸収ロスや多重反射が改善され、感度がアップする。また、画素を微細化してもマイクロレンズによる結像位置が前ピンにならない。

（３）下層のグルーバル配線が平坦化されているので、その上に積層する信号線、カラーフィルタ、マイクロレンズ等のパターニング精度が向上し、歩留まりが向上し、微細化が容易になる。

本発明に係るＭＯＳ型固体撮像装置は、入射光がグローバル配線に反射して生じる画質劣化を抑制でき、高画質の画像を撮像するデジタルカメラに搭載するＭＯＳ型固体撮像装置として有用である。

本発明の一実施形態に係るＭＯＳ型固体撮像装置の表面模式図である。 図１に示すフォトダイオードの近傍に設けられる信号読出回路の回路図であり、（ａ）は公知の３トランジスタ構成の信号読出回路図、（ｂ）は公知の４トランジスタ構成の信号読出回路図である。 図１の点線矩形枠III内におけるグローバル配線の拡大模式図である。 図３のIV―IV線位置におけるＭＯＳ型固体撮像装置の断面模式図である。 図３のV―V線位置におけるＭＯＳ型固体撮像装置の断面模式図である。 （ａ）は従来の正方格子配列のＭＯＳ型固体撮像装置の表面模式図であり、（ｂ）はその回路図である。 （ａ）は図６に示す１画素の要部斜視図であり、（ｂ）はその断面模式図である。

符号の説明

３０ ＭＯＳ型固体撮像装置
３１ 半導体基板
３２ 受光面
３３ 単位画素
３３ａ フォトダイオード
３３ｂ Ｎ^＋領域
４１ 水平方向（Ｘ方向）のグローバル配線
４１ａ リセット制御線
４１ｂ 行選択制御線
４１ｃ 行読出制御線
４２ 垂直方向（Ｙ方向）のグローバル配線
４２ａ 出力信号線
４２ｂ 電源線
５０ 単位画素
５１ 遮光膜
５１ａ 矩形
５２ ソース，ドレイン
５４ 酸化膜
５４ａ 素子分離領域
６０ カラーフィルタ層
６１ マイクロレンズ

Claims (7)

1. 受光面に複数の光電変換素子がアレイ状に形成された半導体基板の上に該受光面に渡る複数層の配線が絶縁層を介して積層されるＭＯＳ型固体撮像装置において、上層の前記配線に比べて下層の前記配線の線幅を広く且つ厚さを薄くしたことを特徴とするＭＯＳ型固体撮像装置。
2. 前記上層の配線を長手方向に対して直角方向に切断した断面形状を、前記半導体基板の上方向を縦方向としたとき縦長形状に形成したことを特徴とする請求項１に記載のＭＯＳ型固体撮像装置。
3. 前記各光電変換素子に付設形成された信号読出回路に接続される前記配線のうち該信号読出回路を構成するＭＯＳトランジスタのゲートに接続される配線を前記下層の配線とし、前記ＭＯＳトランジスタのソースまたはドレインに接続される配線を前記上層の配線としたことを特徴とする請求項１または請求項２に記載のＭＯＳ型固体撮像装置。
4. 前記上層の配線の単位長さ当たりの比抵抗が、前記下層の配線の単位長さ当たりの比抵抗よりも低いことを特徴とする請求項１乃至請求項３のいずれかに記載のＭＯＳ型固体撮像装置。
5. 前記上層の配線の材料がＡｌ又はＡｌを含む化合物であることを特徴とする請求項１乃至請求項４のいずれかに記載のＭＯＳ型固体撮像装置。
6. 前記下層の配線の材料がＣｕ又はＣｕを含む化合物であることを特徴とする請求項１乃至請求項５のいずれかに記載のＭＯＳ型固体撮像装置。
7. 請求項１乃至請求項６のいずれかに記載のＭＯＳ型固体撮像装置の製造方法において、前記下層の配線を形成した後にＣＭＰ法によって該下層の配線の表面を平坦化しその後に前記上層の配線を形成することを特徴とするＭＯＳ型固体撮像装置の製造方法。

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