JP4713246B2

JP4713246B2 - 液晶表示素子

Info

Publication number: JP4713246B2
Application number: JP2005190892A
Authority: JP
Inventors: 容豪張; 彬金; 秀煥文; 南旭趙; 洙榮尹
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2004-12-31
Filing date: 2005-06-30
Publication date: 2011-06-29
Anticipated expiration: 2025-06-30
Also published as: CN1797155A; US20060145991A1; JP2006189767A; KR101166580B1; US8049704B2; KR20060078492A; TWI313444B; CN100401175C; TW200622970A

Description

本発明は、液晶表示素子に関し、特に、ゲートラインに供給される走査信号を設定されたパルス幅より延長することにより、信号のパルス立ち上がりの遅延による不良を防止できる液晶表示素子に関する。

液晶表示装置（以下、「ＬＣＤ」という。）は、透過型フラットパネルディスプレイであって、携帯電話、ＰＤＡ、ノートブックコンピュータのような各種電子機器に広く適用されている。近年、このようなＬＣＤは、軽薄短小化が可能であり、高画質を実現できるという点で、他のフラットパネルディスプレイに比べて実用化が急速に進んでいる。さらに、デジタルテレビ、高画質テレビ、壁掛けテレビに対する要求が増加するにつれて、テレビに適用できる大面積のＬＣＤに対する研究がさらに活発に行われている。

一般に、ＬＣＤは、液晶分子を動作させる方法によっていくつかの方式に分けられるが、現在は、反応速度が速く残像が少ないという点で、主にアクティブマトリックス薄膜トランジスタＬＣＤが使用されている。

図７に前記薄膜トランジスタＬＣＤの液晶パネル１の構造を示す。図７に示したように、液晶パネル１には、縦横に配列されて複数の画素を定義する複数のゲートライン３と複数のデータライン５とが形成されている。各画素内には、スイッチング素子である薄膜トランジスタが配置され、ゲートライン３を通して走査信号が入力された際にスイッチングされて、データライン５を通して入力される画像信号を液晶層９に供給する。図７において、符号１１は蓄積キャパシタであり、入力されるデータ信号を次の走査信号が供給されるまで維持する役割を果たす。

走査信号は、ゲート駆動部２０からゲートライン３に供給され、画像信号は、データ駆動部３４からデータライン５に供給される。通常、ゲート駆動部２０とデータ駆動部３４は、駆動ＩＣ（driver Integrated Circuit）からなり、液晶パネル１の外部に配置されていたが、図７に示したように、近年、ゲート駆動部２０が液晶パネル１に一体に形成された構造の液晶表示素子に関する研究が活発に行われている。このように、ゲート駆動部２０を液晶パネル１と一体に形成することにより、液晶表示素子の体積を減少させると共に、製造コストを削減することができる。

一方、データ駆動部３４は、液晶パネル１とプリント基板（ＰＣＢ）３６とを接続させるフレキシブルプリント基板（ＦＰＣＢ）３０上に装着され、データライン５を通して液晶層９に画像信号を供給する。このとき、プリント基板３６には、タイミング制御部のような部品と配線が形成される。

図８は、ゲート駆動部２０の構造を示す概略図である。図８に示したように、ゲート駆動部２０は、複数のシフトレジスタ２２を備えており、シフトレジスタ２２から信号が順次出力されてゲートラインＧ１〜Ｇｎに供給される。シフトレジスタ２２には、クロック発生部２４が接続されて、クロック発生部２４から発生したクロック信号が供給される。また、シフトレジスタ２２には、スタート信号が入力されるが、第１段以後のシフトレジスタ２２には、直前段の出力信号がスタート信号として入力される。

図９は、前述したような構造のシフトレジスタ２２に入力されるスタート信号Ｓとクロック信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、及びシフトレジスタ２２から出力される出力電圧Ｖｏｕｔ１〜Ｖｏｕｔｎを示す波形図である。各段にスタート信号Ｃ１、Ｃ２、Ｃ３、Ｃ４とクロック信号Ｓが入力されることによって、各段のシフトレジスタ２２では、出力電圧Ｖｏｕｔ１〜Ｖｏｕｔｎを出力してゲートラインに順次供給する。

一方、ゲート駆動部は、液晶パネル部と一体に形成される。即ち、シフトレジスタ２２が液晶パネル部と一体に基板上に形成される。従って、シフトレジスタ２２を構成するトランジスタなどは、液晶パネル部の画素領域に形成されるスイッチング素子である薄膜トランジスタと同様に、フォトエッチング工程により形成される。従って、このトランジスタは、通常、非晶質シリコンで形成するが、このように非晶質シリコンで形成されたトランジスタが備えられたシフトレジスタが採用されたゲート駆動部には、次のような問題が発生する。

一般に、シフトレジスタ２２から出力された出力電圧が、走査信号としてゲートラインを通して画素領域の薄膜トランジスタに供給されることによって、薄膜トランジスタがターンオンすると共に、データ駆動部から供給される画像信号がターンオンした薄膜トランジスタのチャネルを通して蓄積キャパシタに充電される。即ち、図９に示す矩形波状の出力電圧の１周期（１Ｈ、即ち、液晶パネルの薄膜トランジスタがターンオンするオンタイム、又は画素に信号が供給される信号供給時間）に液晶層に信号が供給されると共に、蓄積キャパシタに信号が充電される。

一方、非晶質シリコンは、電界効果移動度が低いことが知られている。このような低い電界効果移動度は、画素領域の薄膜トランジスタに供給される走査信号（即ち、シフトレジスタの出力電圧）が完全な矩形波になることを妨害する。即ち、図１０に示すように、信号の上昇時間と下降時間が遅延して理想的な矩形波に達しないテールエリア（tail area）が形成される。このような波形は、薄膜トランジスタのオンタイムを減少させるため、液晶パネルに画像信号の有効充電時間を減少させ、その結果、液晶表示素子の画質を低下させる主な原因となる。

特に、近年、液晶表示素子の解像度が増加するにつれて、画像信号の充電時間は次第に減少する傾向にある。例えば、ＱＶＧＡ級液晶表示素子の場合、１つの画素における充電時間が約６０μｓｅｃであるのに対し、高解像度であるＸＧＡ級液晶表示素子の場合は、１つの画素における充電時間が約２０μｓｅｃである。

このように、充電時間の減少によって、低い電界効果移動度による走査信号におけるパルス立ち上がりの遅延は、相対的にさらに大きな有効充電時間の減少を誘発するため、高解像度になるにつれて液晶表示素子の画質がさらに低下するという問題があった。

低い電界効果移動度による問題を解決するためには、薄膜トランジスタを非常に大きく（例えば、数千μｍ程度）製作しなければならないが、この場合、ゲート駆動部を形成するための領域が大幅に増加するため、薄膜トランジスタを大きく形成する場合の問題を解決することは実質的に不可能であった。

本発明は、このような問題を解決するためになされたもので、ゲートラインを通して画素領域内の薄膜トランジスタに供給される走査信号のパルス幅を薄膜トランジスタのオンタイムより長くすることにより、信号のパルス立ち上がりの遅延による不良を防止できる液晶表示素子を提供することを目的とする。

本発明の他の目的は、隣接するゲートラインに重なる走査信号を供給することにより、サイズやコストを増大・増加させることなく、信号のパルス立ち上がりの遅延による不良を効率的に防止できる液晶表示素子を提供することにある。

このような目的を達成するために、本発明による液晶表示素子は、複数のゲートラインと複数のデータラインとにより定義される複数の画素を備え、各画素に薄膜トランジスタを備える画素領域を含む液晶パネルと、この液晶パネルに形成され、画素領域の薄膜トランジスタのオンタイムより長いパルス幅を有する走査信号をゲートラインに入力するゲート駆動部と、データラインと接続されてデータラインに画像信号を入力するデータ駆動部とを含む。

上記ゲート駆動部が、奇数番目のゲートラインに走査信号を供給する第１のゲート駆動部と、偶数番目のゲートラインに走査信号を供給する第２のゲート駆動部とからなり、第１のゲート駆動部及び／又は第２のゲート駆動部がそれぞれ同期化された信号を順次出力すると共に、第１のゲート駆動部と第２のゲート駆動部とから出力されて隣接するゲートラインに供給される走査信号は、パルス幅が重なる。

また、第１のゲート駆動部及び第２のゲート駆動部がそれぞれ、クロック信号を出力するクロック発生部と、このクロック発生部から入力されたクロック信号によって出力電圧を出力する複数のシフトレジスタとを含む。シフトレジスタは、出力部分に形成された第１及び第２のトランジスタと、第１及び第２のトランジスタのゲートに接続されたフリップフロップと、クロック信号及びスタート信号が入力されてフリップフロップに信号を供給する論理ゲートとからなる。

本発明によれば、ゲートラインに供給される走査信号のパルス幅を画素領域の薄膜トランジスタのオンタイムより長く延長することにより、走査信号にパルス立ち上がりの遅延がある場合でも、薄膜トランジスタが設定された時間の間ターンオン状態を維持する。従って、ゲート駆動部に形成される薄膜トランジスタのサイズを増大させること、又は高価な多結晶シリコンを使用することをしなくても、信号のパルス立ち上がりの遅延による不良を効率的に防止することができる。

画素領域に形成された薄膜トランジスタに供給される走査信号の歪み（即ち、信号のパルス立ち上がりの遅延により出力波形が延びる現象）を防止するために、次のような方法があり得る。第１に、前述したように、トランジスタのサイズを増大させて低い電界効果移動度による影響を最小化する方法があり、第２に、トランジスタを非晶質シリコンに代えて多結晶シリコンで形成することにより電界効果移動度を向上させる方法がある。第１の方法は、前述したように、トランジスタのサイズの増大によって、液晶パネルに一体に形成されるゲート駆動部のサイズが増大するため、実質的に不可能な方法である。第２の方法は、実質的に可能な方法であるが、製造コストが増加し、製造工程が複雑になるという点で効果的でないという欠点がある。

本発明においては、最も簡単な方法により、ゲートラインに供給される走査信号の歪みを防止する。言い換えれば、本発明は、多結晶シリコンを使用したり、ゲート駆動部のサイズを増大させたりすることなく、走査信号の歪みを実質的に防止するものである。

走査信号の歪みは、画素領域内のスイッチング素子である薄膜トランジスタのオンタイムを減少させ、これにより、薄膜トランジスタのオンタイムに画素内に画像信号が充電される充電時間が短くなる。従って、トランジスタのオンタイムを設定された時間になるように確保することができれば、半導体層の結晶化やトランジスタのサイズの増大は必要なくなる。

本発明は、次のような観点で提案されたものである。本発明は、トランジスタのオンタイム、即ち、画素領域のスイッチング素子である薄膜トランジスタに供給される走査信号のパルス幅を調整して、設定された時間の間、薄膜トランジスタを完全にターンオンにすることにより不良を防止するものである。

図１に本発明のシフトレジスタから出力されてゲートラインを通して画素領域の薄膜トランジスタに供給される出力電圧（即ち、走査信号）Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏｕｔ４を示す。それぞれの出力電圧は、それぞれのゲートラインに入力されて該当するゲートラインに接続された薄膜トランジスタを駆動させる。図１に示したように、本発明においては、隣接するゲートラインに入力されるパルスと重なるように、特定ゲートラインに入力される出力電圧のパルス幅を延長するこよによって、非晶質半導体の低い電界効果移動度による信号のパルス立ち上がりの遅延がある場合でも、該当するゲートラインに接続された薄膜トランジスタを設定された時間の間、完全にターンオンにすることができる。このとき、クロック発生部から発生してシフトレジスタに入力されるクロック信号も、設定されたパルス幅より延長して前後のパルスが重なる。

図２は、液晶パネルのデータラインに供給されるソースデータ、及びゲートラインに供給される従来の走査信号と本発明の走査信号を示す波形図である。画素にソース信号を完全に充電するためには、図２に示したように、ソース信号のパルス幅Ｈの間、薄膜トランジスタがターンオンしていなければならない。しかしながら、従来の場合、パルスが延びて、ｔ１期間にパルスの立ち上がりが遅延した走査信号がゲートラインを通して画素領域の薄膜トランジスタに供給される。従って、薄膜トランジスタは、Ｈ１期間には完全にターンオンするが、ｔ１期間には部分的にターンオンするため（閾値電圧以上の信号のみでターンオンするため）、薄膜トランジスタを通して供給されるソースデータの一部分のみが画素に入力される。

本発明においては、図２に示したように、ゲートラインに供給される走査信号のパルス幅をｔ２期間だけ延長する。ｔ２は信号のパルスの立ち上がりが遅延した期間であり、従来の波形の立ち上がりが遅延した期間ｔ１と実質的に同じであるため（即ち、ｔ１＝ｔ２）、パルス幅Ｈの間には完全な矩形波のパルスが入力されて、パルス幅Ｈの間に画素領域の薄膜トランジスタがターンオンする。従って、画素には完全なソース信号が充電される。

このように、本発明においては、非晶質半導体を使用する場合、低い電界効果移動度による信号のパルス立ち上がりの遅延を考慮して、立ち上がりが遅延する信号の幅だけパルス幅を長くすることにより、画素領域の薄膜トランジスタが所望の時間ターンオンになって、ソース信号が完全に画素に充電されるようにする。このような信号の供給により、それぞれのゲートラインに供給される信号は、図１に示すように、隣接するゲートラインに供給される信号と重なって供給される。

図３は、このような信号波形が採択された本発明による液晶表示素子の構造を示す図である。図３に示す本発明による液晶表示素子は、図７に示す構造の液晶表示素子とゲート駆動部１２０ａ、１２０ｂを除いては実質的に同様であるので、その詳細な説明を省略し、ゲート駆動部１２０ａ、１２０ｂを中心に説明する。

図３に示したように、液晶パネル１０１の外郭領域、即ち、画素領域の外部には、第１及び第２のゲート駆動部１２０ａ、１２０ｂが形成されている。第１及び第２のゲート駆動部１２０ａ、１２０ｂは、画素領域の薄膜トランジスタと同様の工程により一体に形成されたもので、その内部には、非晶質半導体からなる薄膜トランジスタが形成される。ここで、第１のゲート駆動部１２０ａは、画素領域に形成されるゲートライン１０３のうち、奇数番目のゲートライン１０３に接続され、第２のゲート駆動部１２０ｂは、偶数番目のゲートライン１０３に接続される。言い換えれば、ゲートライン１０３は、第１のゲート駆動部１２０ａと第２のゲート駆動部１２０ｂとに交互に接続され、第１及び第２のゲート駆動部１２０ａ、１２０ｂから走査信号が供給される。

ここで、第１のゲート駆動部１２０ａと第２のゲート駆動部１２０ｂとからは、それぞれ順次的な出力電圧（即ち、走査信号）が出力されるが、第１のゲート駆動部１２０ａと第２のゲート駆動部１２０ｂとから出力される出力信号は互いに重なって、隣接するゲートライン１０３には重なる走査信号が供給される。

前述したように、本発明においては、ゲートライン１０３に走査信号を供給する第１のゲート駆動部１２０ａと第２のゲート駆動部１２０ｂを液晶パネルの両側面に配置してゲートライン１０３に信号を供給するが、第１及び第２のゲート駆動部１２０ａ、１２０ｂの構造や位置が特別に重要なものではない。言い換えれば、延長したパルス幅を有する信号を出力して、画素領域の薄膜トランジスタを設定された時間の間、完全にターンオンにすることができれば、ゲート駆動部は、１つとして形成することもでき、２つに分離して形成することもできる。また、その形成位置も、別個の順次的な信号を出力して結果的に重なる信号をゲートラインに供給することができれば、いかなる位置に形成してもよい。

このように構成されたゲート駆動部１２０ａ、１２０ｂの詳細な構造について図４を参照して説明する。

図４は、ゲート駆動部１２０ａ、１２０ｂに形成されて信号を画素領域のゲートラインに出力するシフトレジスタを示す図である。

図示のように、第１のゲート駆動部１２０ａ及び第２のゲート駆動部１２０ｂは、それぞれ複数の第１のシフトレジスタ１２２ａ及び複数の第２のシフトレジスタ１２２ｂを備え、第１のシフトレジスタ１２２ａ及び第２のシフトレジスタ１２２ｂからは信号が順次出力されて、それぞれ奇数番目のゲートラインＧ１〜Ｇ（２ｎ−１）及び偶数番目のゲートラインＧ２〜Ｇ２ｎに供給される。

第１のシフトレジスタ１２２ａ及び第２のシフトレジスタ１２２ｂは、それぞれ第１のクロック発生部１２４ａ及び第２のクロック発生部１２４ｂと接続されて、第１のクロック発生部１２４ａ及び第２のクロック発生部１２４ｂから発生したクロック信号が第１のシフトレジスタ１２２ａ及び第２のシフトレジスタ１２２ｂに供給される。また、第１のシフトレジスタ１２２ａ及び第２のシフトレジスタ１２２ｂには、それぞれスタート信号Ｓ１、Ｓ２が入力され、第１段以後の第１のシフトレジスタ１２２ａ及び第２のシフトレジスタ１２２ｂには、直前段の出力信号がスタート信号として入力される。

このとき、第１のシフトレジスタ１２２ａ及び第２のシフトレジスタ１２２ｂから出力されてゲートラインＧ１〜Ｇ２ｎに供給される走査信号は、そのパルスが画素領域の薄膜トランジスタのオンタイムだけ延長して、前後の信号と一部が重なった波形を有する。

以下、前述したような信号を出力するゲート駆動部のシフトレジスタの詳細な回路について波形図を参照して説明する。

図５は、本発明の図４に示す第１及び第２のゲート駆動部１２０ａ、１２０ｂのシフトレジスタを詳細に示す回路図である。図５にはフリップフロップを示しているが、これは、シフトレジスタの機能を説明するために概念的に示すものである。従って、フリップフロップは、特定の電気素子を示すものではなく、シフトレジスタを機能的に表現するための一例として示すものである。従って、以下に記載されたフリップフロップという用語の代わりに、機能を表現する適切な用語を使用することもできる。

図５に示すように、第１のゲート駆動部１２０ａの第１段のシフトレジスタの出力部分には、第１のトランジスタ１１２ａ及び第２のトランジスタ１１２ｂが接続されており、第２のゲート駆動部１２０ｂの第１段のシフトレジスタの出力部分には、第３のトランジスタ１１３ａ及び第４のトランジスタ１１３ｂが接続されている。第１及び第２のトランジスタ１１２ａ、１１２ｂと第３及び第４のトランジスタ１１３ａ、１１３ｂのゲートは、それぞれ第１のフリップフロップ１１４ａと第２のフリップフロップ１１４ｂのＱ端子、Ｑｂ端子にそれぞれ接続されている。また、第１のフリップフロップ１１４ａのＳ、Ｒ入力端子には、第１の論理ゲート１１６ａと第２の論理ゲート１１６ｂが接続されており、第２のフリップフロップ１１４ｂのＳ、Ｒ入力端子には、第３の論理ゲート１１７ａと第４の論理ゲート１１７ｂが接続されている。

第１のトランジスタ１１２ａ及び第３のトランジスタ１１３ａのソースは、それぞれクロック発生部（図示せず）に接続されてクロック信号Ｃ１、Ｃ２が入力され、第１のトランジスタ１１２ａ及び第３のトランジスタ１１３ａのドレインと、第２のトランジスタ１１２ｂ及び第４のトランジスタ１１３ｂのソースには、出力端が接続される。また、第２のトランジスタ１１２ｂ及び第４のトランジスタ１１３ｂのドレインは、接地に接続される。第１のフリップフロップ１１４ａ及び第２のフリップフロップ１１４ｂのＳ、Ｒ入力端子にそれぞれ接続された論理ゲート１１６ａ、１１６ｂ、１１７ａ、１１７ｂには、それぞれクロック信号Ｃ１Ｂ、Ｃ２Ｂとスタート信号Ｓ１が入力される。

図６は、このような構造を有する第１及び第２のゲート駆動部１２０ａ、１２０ｂのスタート信号Ｓ１とクロック信号Ｃ１、Ｃ１Ｂ、Ｃ２、Ｃ２Ｂ、及び出力端を通して出力されてゲートラインに供給される出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏｕｔ４を示す波形図である。図６においては、波形を第１のゲート駆動部と第２のゲート駆動部とに分けて示す。

図６に示したように、第１のクロック発生部（図示せず）から出力されるクロック信号Ｃ１、Ｃ１Ｂは、従来のクロック信号に比べて２倍に延長した信号であり、同期化されて第１のゲート駆動部１２０ａのシフトレジスタに順次供給され、第２のクロック発生部（図示せず）から出力されるクロック信号Ｃ２、Ｃ２Ｂも、従来のクロック信号に比べて２倍に延長した信号であり、同期化されて第２のゲート駆動部１２０ｂのシフトレジスタに順次供給される。ここで、第１のゲート駆動部１２０ａ及び第２のゲート駆動部１２０ｂの第１段のシフトレジスタからそれぞれ出力される信号（即ち、Ｃ１及びＣ２、Ｃ１Ｂ及びＣ２Ｂ）は、ハイ状態のパルス幅に対して半周期が重なる信号である（もちろん、この重なる程度は半周期に限定されない）。

以下、このようなスタート信号Ｓ１とクロック信号Ｃ１、Ｃ１Ｂ、Ｃ２、Ｃ２Ｂによるシフトレジスタの動作とその出力波形を詳細に説明する。

まず、図５に示すように、第１のゲート駆動部１２０ａの第１段のシフトレジスタにロー状態のスタート信号Ｓ１が入力されると共に、ロー状態のクロック信号Ｃ１、Ｃ１Ｂが入力されると、第１のフリップフロップ１１４ａのＳ、Ｒ入力端子にはそれぞれロー状態の信号が供給されるため、第１のフリップフロップ１１４ａは以前の状態を維持して、Ｑ端子からはハイ状態の信号を出力し、Ｑｂ端子からはロー状態の信号を出力する。従って、第１のトランジスタ１１２ａはターンオンし、第２のトランジスタ１１２ｂはオフ状態を維持するため、クロック信号Ｃ１が出力電圧Ｖｏｕｔ１に出力されるので出力電圧Ｖｏｕｔ１はロー状態となる。

次に、ハイ状態のスタート信号Ｓ１とロー状態のクロック信号Ｃ１、Ｃ１Ｂが入力されると、第１のフリップフロップ１１４ａのＳ、Ｒ入力端子にはそれぞれロー状態の信号が供給されるため、第１のフリップフロップ１１４ａは以前の状態を維持して、Ｑ端子からはハイ状態の信号を出力し、Ｑｂ端子からはロー状態の信号を出力する。従って、第１のトランジスタ１１２ａはターンオン状態を維持し、第２のトランジスタ１１２ｂはオフ状態を維持するため、クロック信号Ｃ１が出力電圧Ｖｏｕｔ１に出力されるので出力電圧Ｖｏｕｔ１はロー状態となる。

その後、スタート信号Ｓ１がハイ状態を維持する状態でクロック信号Ｃ１がハイ状態となると、ハイ状態のクロック信号Ｃ１がターンオンになった第１のトランジスタ１１２ａを通して出力されるため、出力電圧Ｖｏｕｔ１はハイ状態となる。このようなハイ状態の出力電圧Ｖｏｕｔ１は、クロック信号Ｃ１Ｂがハイ状態になるまで維持される。即ち、クロック信号Ｃ１Ｂがハイ状態になると（このとき、スタート信号Ｓ１はロー状態）、第１のフリップフロップ１１４ａのＳ、Ｒ端子にはそれぞれロー状態の信号、ハイ状態の信号が入力されるため、第１のフリップフロップ１１４ａはリセットになり、Ｑ、Ｑｂ出力端子にはそれぞれロー状態の信号、ハイ状態の信号が出力されて、第１のトランジスタ１１２ａはターンオフになり、第２のトランジスタ１１２ｂはターンオンになる。従って、出力電圧Ｖｏｕｔ１はロー状態となる。

その後、ロー状態のスタート信号Ｓ１が入力され、ハイ状態のクロック信号Ｃ１とロー状態のクロック信号Ｃ１Ｂが入力されると、第１のフリップフロップ１１４ａのＳ、Ｒ入力端子にはそれぞれロー状態の信号が供給されるため、第１のフリップフロップ１１４ａは以前の状態を維持して、Ｑ端子、Ｑｂ端子にはそれぞれロー状態の信号、ハイ状態の信号が出力される。従って、第１のトランジスタ１１２ａ、第２のトランジスタ１１２ｂは、それぞれターンオン状態、ターンオフ状態を維持して、出力電圧Ｖｏｕｔ１はロー状態となる。このような出力電圧Ｖｏｕｔ１のロー状態は以後継続する。

このように、スタート信号Ｓ１が第１のシフトレジスタの第１段に入力されることによって、第１段のシフトレジスタの出力端に出力電圧Ｖｏｕｔ１が出力されると、この電圧が液晶表示素子の第１のゲートラインに供給される。

第１のゲート駆動部１２０ａの第１段のシフトレジスタから出力された出力電圧Ｖｏｕｔ１は、次段のスタート信号として入力され、次段のシフトレジスタをイネーブルにする。次段のシフトレジスタでは、第１段のシフトレジスタと同様の動作を繰り返して第１の出力電圧Ｖｏｕｔ１と同期し、順次的な第３の出力電圧Ｖｏｕｔ３を出力して第３のゲートラインに供給する。このような動作が繰り返されて、奇数番目のゲートラインには順次的な出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ（２ｎ-１）が供給される。

一方、第２のゲート駆動部１２０ｂの第１段のシフトレジスタには、第１のゲート駆動部１２０ａの第１段のシフトレジスタに入力されるクロック信号Ｃ１、Ｃ１Ｂと半周期が重なったクロック信号Ｃ２、Ｃ２Ｂが入力される。このようなクロック信号Ｃ２、Ｃ２Ｂとスタート信号Ｓ１の入力により、第１の出力電圧Ｖｏｕｔ１と半周期が重なる第２の出力電圧Ｖｏｕｔ２が出力されて第２のゲートラインに供給される。また、第２の出力電圧Ｖｏｕｔ２が次段のシフトレジスタにスタート信号として入力されて、第２の出力電圧Ｖｏｕｔ２と順次的な第４の出力電圧Ｖｏｕｔ４が出力されて第４のゲートラインに入力され、このような過程が繰り返されて、第２のゲート駆動部１２０ｂのシフトレジスタには、第１のゲート駆動部１２０ａのシフトレジスタから出力される出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ（２ｎ-１）と半周期が重なった出力電圧Ｖｏｕｔ２〜Ｖｏｕｔ２ｎが偶数のゲートラインに供給される。

前述したように、本発明による液晶表示素子においては、出力電圧を順次出力する複数のシフトレジスタを備える第１及び第２のゲート駆動部が液晶パネルに個別に備えられて、第１及び第２のゲート駆動部がそれぞれ奇数番目及び偶数番目のゲートラインに別途に出力電圧を供給する。このとき、上記奇数番目及び偶数番目のゲートラインに交互に走査信号を供給する第１及び第２のゲート駆動部のシフトレジスタから出力される出力電圧（即ち、走査信号）は、画素領域のスイッチング素子である薄膜トランジスタのオンタイムより長いパルス幅を有するため、互いに所定のパルス幅（例えば、半周期）が重なる。従って、シフトレジスタに形成される薄膜トランジスタが非晶質半導体からなり、低い電界効果移動度による走査信号のパルス立ち上がりの遅延がある場合でも、液晶パネル内の画素領域の薄膜トランジスタに供給される信号は薄膜トランジスタを完全にターンオンにすることができるため、薄膜トランジスタのオンタイムの減少による不良を防止することができる。

前述したような点を勘案すると、第１のゲート駆動部と第２のゲート駆動部とのシフトレジスタからそれぞれ出力される走査信号のパルス延長幅（言い換えれば、隣接する信号との重なり幅）は、半周期のみに限定される必要はない。即ち、非晶質半導体の低い電界効果移動度による走査信号のパルス立ち上がりの遅延の程度から、そのパルス延長幅の程度を決定し、画素内の薄膜トランジスタを完全にターンオンにすることができるので、パルス延長幅の程度は必要に応じて調節することができる。

本発明による液晶表示素子のゲート駆動部の波形図である。従来のゲート駆動部から出力される走査信号のパルスと、本発明によるゲート駆動部から出力される走査信号のパルスを示す波形図である。本発明による液晶表示素子を示す図である。本発明による液晶表示素子のゲート駆動部の構造を示すブロック図である。本発明による液晶表示素子のゲート駆動部の回路図である。図５に示すゲート駆動部の波形図である。一般的な液晶表示素子の平面図である。従来の液晶表示素子のゲート駆動部の構造を示すブロック図である。図８に示すゲート駆動部の波形図である。従来のゲート駆動部から出力される出力電圧のパルスを示す波形図である。

符号の説明

１０１液晶パネル
１１２ａ、１１２ｂ、１１３ａ、１１３ｂトランジスタ
１１４ａ、１１４ｂフリップフロップ
１１６ａ、１１６ｂ、１１７ａ、１１７ｂ論理ゲート
１２０ａ、１２０ｂゲート駆動部
１２２ａ、１２２ｂシフトレジスタ
１２４ａ、１２４ｂクロック発生部

Claims

複数のゲートラインと複数のデータラインとにより定義される複数の画素を備え、前記各画素に薄膜トランジスタを備える画素領域を含む液晶パネルと、
非晶質半導体からなり前記液晶パネル内に形成されたゲート駆動部であって、前記ゲート駆動部は、前記画素領域内における非晶質半導体からなる薄膜トランジスタの液晶表示素子の有効充電時間（Ｈ）より、非晶質半導体の電界効果移動度による走査信号のパルスの立ち上がりの遅延分（ｔ１＝ｔ２）だけ長いパルス幅を有する走査信号を、前記ゲートラインを介して前記薄膜トランジスタのゲート電極に入力する、ゲート駆動部と、
前記データラインと接続されて、画像信号を前記データラインを介して前記薄膜トランジスタのソース電極にソース信号として入力するデータ駆動部とを含み、
前記走査信号のターンオン区間は、前記遅延分（ｔ２）と前記有効充電時間（Ｈ）とからなり、前記遅延分は、前記非晶質半導体の電界効果移動度により決定されることを特徴とする液晶表示素子。
前記ゲート駆動部が、
奇数番目のゲートラインに走査信号を供給する第１のゲート駆動部と、
偶数番目のゲートラインに走査信号を供給する第２のゲート駆動部と、
からなることを特徴とする請求項１に記載の液晶表示素子。
前記第１のゲート駆動部及び／又は前記第２のゲート駆動部がそれぞれ同期化された信号を順次出力することを特徴とする請求項２に記載の液晶表示素子。
前記第１のゲート駆動部と前記第２のゲート駆動部とから出力されて隣接するゲートラインに供給される走査信号は、パルス幅が重なることを特徴とする請求項２に記載の液晶表示素子。
前記隣接するゲートラインに供給される走査信号は、パルス幅が半周期重なることを特徴とする請求項４に記載の液晶表示素子。
前記第１のゲート駆動部及び前記第２のゲート駆動部がそれぞれ、
クロック信号を出力するクロック発生部と、
前記クロック発生部から入力されたクロック信号によって出力電圧を出力する複数のシフトレジスタと、
を含むことを特徴とする請求項２に記載の液晶表示素子。
前記シフトレジスタに、スタート信号が入力されることを特徴とする請求項６に記載の液晶表示素子。
第２段以後のシフトレジスタのスタート信号が、直前段の出力電圧であることを特徴とする請求項７に記載の液晶表示素子。
前記第１のゲート駆動部と前記第２のゲート駆動部とから出力されるクロック信号は、一部のパルスが重なることを特徴とする請求項６に記載の液晶表示素子。
前記第１のゲート駆動部と前記第２のゲート駆動部とが、前記液晶パネルの左右両側面に配置され、前記奇数番目のゲートラインと前記偶数番目のゲートラインとに両方向から信号を供給することを特徴とする請求項２に記載の液晶表示素子。
前記ゲート駆動部が、隣接するゲートラインに、パルス周期の一部がそれぞれのゲートライン間で互いに重なる前記走査信号を供給することを特徴とする請求項１記載の液晶表示装素子。
前記隣接するゲートラインに供給される走査信号は、パルス幅が半周期重なることを特徴とする請求項１１に記載の液晶表示素子。
前記ゲート駆動部が、
奇数番目のゲートラインに走査信号を供給する第１のゲート駆動部と、
偶数番目のゲートラインに走査信号を供給する第２のゲート駆動部と、
からなることを特徴とする請求項１１に記載の液晶表示素子。
前記第１のゲート駆動部及び前記第２のゲート駆動部がそれぞれ、
クロック信号を出力するクロック発生部と、
前記クロック発生部から入力されたクロック信号によって出力電圧を出力する複数のシフトレジスタと、
を含むことを特徴とする請求項１３に記載の液晶表示素子。
前記第１のゲート駆動部と前記第２のゲート駆動部とが、前記液晶パネルの左右両側面に配置され、前記奇数番目のゲートラインと前記偶数番目のゲートラインとに両方向から信号を供給することを特徴とする請求項１４に記載の液晶表示素子。