JP4714904B2 - 電気光学装置およびこれを備える電子機器 - Google Patents

Description

本発明は、電気光学装置、およびこれを備える電子機器に関し、特に、薄膜ポリシリコン形成技術を用いて基板上に形成される回路や該回路を用いた液晶表示装置、該液晶表示装置を備えた電子機器に関する。

近年、表示装置上（主に液晶表示装置上）にタッチキーセンサーを装着し、ディスプレイ上に表示されたアイコン・ボタンなどを指やスタイラスなどでタッチすることで入力するタッチキー内蔵表示装置はその優れた操作性から普及を続けている。

一般的にタッチキーセンサーとしては抵抗膜方式、赤外線遮光方式、超音波表面弾性波方式、電磁誘電方式、静電容量式などがあり、それぞれ量産化されている。しかしながら、各方式ともにそれぞれ短所を有している。例えば抵抗膜方式は使用していると消耗するため寿命が短く、また表示装置の品位を低下させる。赤外線遮光方式は小型化が難しく、超音波表面弾性波方式は厚みが厚くなる。電磁誘導方式は専用ペンが必要である。静電容量方式は指以外での入力が難しく、薄型化も困難である。このように（１）専用ペンが不要、（２）表示品位を低下させない、（３）小型・薄型化が可能という要件を同時に満たすタッチキー方式はまだ量産化に至っていない。

そこで、特許文献１のように液晶表示装置を構成するアクティブマトリクス基板上にフォトセンサーを内蔵し、指あるいはスタイラスによって外光が遮光される、あるいは指の反射によってバックライト光が反射されることを検知してタッチキーセンサーとする、フォトセンサー式タッチキーが提唱されている。しかしながら、従来提案されてきた構成方式では内蔵する回路面積が大きく、透過率の低下が避けられないという課題を有する。

特開２００６−７９５８９号公報

本発明は従来の課題点に鑑み、より簡易な構成でタッチキーを構成し、これによって透過率に優れた表示品位の低下の無いタッチキー内蔵表示装置を実現するものである。

本発明は、基板（アクティブマトリクス基板１０１）と、該基板上に形成された薄膜回路よりなる電気光学装置（液晶表示装置９１０）であって、前記薄膜回路は、複数の走査線（２０１−ｎ）と、前記複数の走査線に概略直交する複数のデータ線（２０２−ｍ）と、前記複数の走査線と前記複数のデータ線との交点に形成されてなる複数の画素スイッチング素子（４０１−ｎ−ｍ）と、前記複数の画素スイッチング素子に接続されてなる複数の画素電極（４０２−ｎ−ｍ）と、前記複数の走査線に並行して配置された行センス線（２０４−ｎ）と、前記複数のデータ線に並行して配置された列センス線（２０５−ｍ）と、前記行センス線と前記列センス線との交点に形成されてなる光センサー素子（フォトダイオード４１０−ｎ−ｍ）と、前記行センス線に接続され、前記光センサー素子の検出出力を出力する行センス線端子（６０４−ｎ）と、前記列センス線に接続され、前記光センサー素子の検出出力を出力する列センス線端子（６０５−ｍ）とを備えることを特徴する。

このような構成によれば、画素スイッチング素子と同一基板上に光センサー素子が配置されるため、表示品位が低下しにくく、小型・薄型化が容易である。また、外光の遮光あるいは反射を検知することで専用ペンも不要である。また、列方向の光センサー素子を同一の列センス線で、行方向の光センサー素子を同一の行センス線でそれぞれ接続しているため、個々の光センサー素子からの出力が微弱であっても行センス線・列センス線全体での信号は十分な強度となり、従来のようにアンプ等を表示エリア内に組み込む必要が無く、透過率の低下が少ないという優れた効果を奏する。

また、本発明の電気光学装置は更に、前記行センス線端子及び列センス線端子に接続され、前記光センサー素子の検出出力に基づいて、前記基板面上に隣接して位置する遮光体（指９９０、影９９１）もしくは発光体の位置を検出する位置検出回路（外部駆動ＩＣ９２９、座標検出処理回路（７８５）を備え、前記位置検出回路は、前記行センス線に流れる電流から行方向の位置を、また前記列センス線に流れる電流から列方向の位置を計算して、前記遮光体もしくは発光体の位置を検出することを特徴する。

上記構成によれば、更に、液晶表示装置などの電気光学装置に採用することで、タッチセンサー内蔵型液晶表示装置を安価に提供することができる。

また、本発明の電気光学装置は更に、前記行センス線端子に接続された行センス回路（６２１）と、前記列センス線端子に接続された列センス回路（６２２）を具備し、前記行センス回路は前記行センス線を流れる電流をデジタル値に変換する第１のＡ／Ｄ変換回路（Ａ／Ｄ変換回路５０１−ｎ）を備え、前記列センス回路は前記列センス線を流れる電流をデジタル値に変換する第２のＡ／Ｄ変換回路（Ａ／Ｄ変換回路５０４−ｎ）を備え、前記行センス回路及び前記列センス回路は、前記複数の画素スイッチング素子と同一基板上に形成された能動素子により構成されたことを特徴する。

上記構成によればＡ／Ｄ変換回路が光センサーと同一基板上に存在するため、雑音が入りにくく、余分な負荷抵抗・負荷容量がつかないため微弱な信号でも検出可能であり、特に低照度でのセンシングに優れる。

また、本発明の電気光学装置は更に、前記複数の走査線に接続された走査線駆動回路（３０１）と、前記複数のデータ線に接続されたデータ線駆動回路（３０２）を備え、前記走査線駆動回路及び前記データ線駆動回路の少なくとも一方は前記行センス回路及び前記列センス回路を構成する能動素子と同一基板上に形成された能動素子により構成されてなり、前記走査線駆動回路と前記行センス線回路もしくは前記データ線駆動回路と前記列センス回路は互いに前記複数の画素スイッチング素子及び前記複数の画素電極が配置される表示領域を隔てて両端側（図１の構成）に存在することを特徴とする。

上記構成によれば、走査線駆動回路と列センス回路もしくはデータ線駆動回路と行センス回路の一方もしくは両方を逆側に配置することで狭額縁を可能にするとともに、駆動回路によるノイズをセンス回路が影響を受けにくくできるため、センス感度が向上する。

また、本発明の電気光学装置は更に、前記行センス回路もしくは前記列センス回路は、前記第１（Ａ／Ｄ変換回路５０１−ｎ）または第２のＡ／Ｄ変換回路（Ａ／Ｄ変換回路５０４−ｎ）から出力された信号をシリアル変換して出力するためのシリアル変換回路（行センス回路６２１、列センス回路６２２）を有してなることを特徴とする。

上記構成によれば、複数のＡ／Ｄ変換回路から出力された結果をシリアルデジタルデータに変換することで、外部との実装端子を低減できるため、コストの削減および狭額縁化に対応できる。

また、本発明の電気光学装置は更に、前記複数の走査線の本数よりも少ない本数の行センス線を備え（図１２、図１６、図１７、図１８の構成）、前記画素電極の前記走査線に垂直方向の幅は、前記行センス線と重なる画素電極と、前記行センス線と重ならない画素電極とで、互いに異なっている（ＧＹ２＞ＧＹ１）ことを特徴とする。

上記構成によれば、一般的にタッチキーとしての座標解像度は表示装置としての解像度より低くても差し支えない。従って、行センス線を走査線より少なく間引くことで行センス線による遮光面積を小さくし、液晶表示装置の輝度を向上できる。また、行センス線と重なる画素とそうでない画素で画素電極幅を変えることで画素ごとの開口率をおおむね一致させることができ、ムラとなることを防止できる。

また、本発明の電気光学装置は更に、前記複数のデータ線の本数よりも少ない本数の列センス線を備え（図１２、図１６、図１７、図１８の構成）、前記画素電極の前記走査線に垂直方向の幅は、前記列センス線と重なる画素電極と、前記列センス線と重ならない画素電極とで、互いに異なっている（ＧＸ２＞ＧＸ１）ことを特徴とする。

また、本発明の電気光学装置は更に、前記走査線に垂直な方向もしくはデータ線に垂直な方向の幅が異なる画素電極の透過開口率が互いに概略等しいことを特徴とする。

上記構成によれば、一般的にタッチキーとしての座標解像度は表示装置としての解像度より低くても差し支えない。従って、列センス線をデータ線より少なく間引くことで列センス線による遮光面積を小さくし、液晶表示装置の輝度を向上でき、かつまた行センス線や列センス線と重なるが画素とそうでない画素で画素電極幅を変えることで画素ごとの開口率をおおむね一致させることができ、ムラとなることを防止できる。

また、本発明の電気光学装置は更に、前記列センス線と重なる画素電極は青色の表示に対応した画素電極であることを特徴する。

上記構成によれば、前記列センス線と重なる前記複数の画素電極の一部は青色の表示に対応した画素電極であることが好ましい。青色は緑色・赤色に比べ、人間の視覚感度が低いため、列センス線によるムラ等が見えにくいためである。

また、本発明の電気光学装置は更に、前記行センス線の本数は前記走査線の本数の概略１／２（図１２、図１６、図１７、図１８の構成）であって、前記走査線のうち、奇数番目の走査線に繋がる前記画素スイッチング素子と、偶数番目の走査線に繋がる前記画素スイッチング素子とは互いに走査線方向に対して線対称であって、前記行センス線は前記奇数番目の走査線に繋がる画素電極と前記偶数番目の走査線に繋がる画素電極との間に配置されてなることを特徴とする。

上記構成によれば、画素を奇数・偶数で反転レイアウトし、画素電極の間の非表示エリアに１本置きにセンス線を通すことで、行センス線による開口率低下を最低限度に抑えることが可能である。

また、本発明の電気光学装置は更に、前記列センス線の本数は前記データ線の本数の概略１／６（図１２、図１６、図１７、図１８の構成）であって、前記データ線のうち、奇数番目のデータ線に繋がる前記画素スイッチング素子と、偶数番目のデータ線に繋がる前記画素スイッチング素子とは互いにデータ線方向に対して線対称であって、前記列センス線は奇数番目のデータ線に繋がる画素電極と偶数番目のデータ線に繋がる画素電極との間に配置されてなることを特徴とする。

上記構成によれば、画素を奇数・偶数で反転レイアウトし、画素電極の間の非表示エリアに１本置きにセンス線を通すことで、行センス線による開口率低下を最低限度に抑えることが可能である。

また、本発明の電気光学装置は更に、前記光センサー素子は、複数の画素に分割して配置され、互いに並列に接続されたサブ光センサー素子からなり、前記サブ光センサーは互いに薄膜ポリシリコンよりなる枝配線で接続され、前記枝配線は前記行センス線又は前記列センス線と接続されたことを特徴とする。

また、本発明の電気光学装置は更に、前記行センス線又は前記列センス線は薄膜ポリシリコンよりなることを特徴とする。

上記構成によれば、光センサーを複数の画素に分割して並列配置することで各画素間のムラ等が視認しにくくなり、信号強度を落とさずに表示品位を向上できる。また、薄膜ポリシリコンにアクセプターあるいはドナーとなる不純物を高濃度ドープした配線を用いて複数のサブ光センサーを繋ぐと、コンタクトホール数を低減できる。また、薄膜ポリシリコンは光を透過するため、メタルで配線するより光透過量の低下が少なく済む。設計上、抵抗値が許容範囲内であれば行センス線あるいは列センス線全体を薄膜ポリシリコンで形成すればなお良い効果を奏することが可能である。

また、本発明の電気光学装置は更に、前記光センサーは薄膜ポリシリコンを能動層としたＰＩＮ接合ダイオードもしくはＰＮ接合ダイオードからなるフォトダイオードであることを特徴とする。

上記構成によれば、画素スイッチング素子と能動層を同一製造工程で製造できるため、製造コストの上昇が無く、性能の良いフォトダイオードを基板上に製造できる。

また、本発明の電気光学装置は更に、前記複数の画素スイッチング素子の能動層と同一の材料にイオンを注入することで構成されたｎ＋型もしくはｐ＋型半導体抵抗体よりなる画素補助電極を有し、前記画素補助電極は前記画素電極と電気的に接続され、前記走査線又は前記走査線と同一材料により構成された補助容量線と前記画素補助電極が重なることで補助容量を形成し、前記行センス線と前記走査線は同一の材料より構成され、前記画素補助電極がｎ＋型半導体抵抗体である場合は前記行センス線は前記フォトダイオードのカソード電極と接続され、前記画素補助電極がｐ＋型半導体抵抗体である場合は前記行センス線は前記フォトダイオードのアノード電極と接続されてなることを特徴とする。

上記構成によれば、画素の補助容量を形成する薄膜シリコンとフォトダイオードの行センス線に繋がる薄膜シリコンが同一のイオン注入工程で、行センス線と走査線あるいは補助容量線が同一の配線形成工程で製造可能である。このため、製造コストの上昇が無いという優れた効果を奏することができる。

また、本発明は、さらに上述の電気光学装置を用いた電子機器である。これにより、専用ペンが不要で表示品位を低下させない、小型・薄型化が可能な低コストのタッチキー内蔵型電気光学装置を提供することができる。この電子機器を用いることで表示品位を保ちつつ、薄型化・小型化が可能で、指など専用ペンでなくてもオペレーションできる優れた産業上の利用価値の高い電子機器を実現可能である。

以下、本発明に係る液晶表示装置の実施例について図面を参照して説明する。

図１は本発明の第１の実施例を実現するためのアクティブマトリクス基板（１０１）のの構成図である。アクティブマトリクス基板（１０１）上には ４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の補助容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行に配置されている。補助容量線（２０３―１〜４８０）は相互に短絡されてコモン電位入力端子（６０３）に接続される。対向導通部（３０４）もまた、コモン電位入力端子（６０３）に接続される。走査線（２０１−１〜４８０）は走査線駆動回路（３０１）に接続されて駆動信号を与えられる。また、データ線（２０２−１〜１９２０）はデータ線駆動回路（３０２）に接続されて映像信号を与えられる。走査線駆動回路（３０１）およびデータ線駆動回路（３０２）は信号入力端子（６０１）に接続され、必要な各種信号および電源電位を与えられる。走査線駆動回路（３０１）、データ線駆動回路（３０２）はアクティブマトリクス基板上にポリシリコン薄膜トランジスターを集積することで形成されており、画素スイッチング素子（４０１−ｎ−ｍ）と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。

さらに本実施例では走査線（２０１−１〜４８０）の配線方向と平行する方向に並行して行センス線（２０４−１〜４８０）が配置され、データ線の配線方向と平行する方向に並行して列センス線（２０５−１〜１９２０）が配置されている。また、行センス線（２０４−１〜４８０）は行センス線端子（６０４−１〜４８０）に接続され、列センス線（２０５−１〜１９２０）は列センス線端子（６０５−１〜１９２０）に接続される。

図２は図１の点線（３１０）部で示す画素表示領域中のｍ番目のデータ線（２０２−ｍ）とｎ番目の走査線（２０１−ｎ）の交差部付近の回路図である。走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）及び同一電位に短絡される電極は補助容量線（２０３−ｎ）と補助容量コンデンサー（４０３−ｎ−ｍ）を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対抗基板電極（コモン電極、図中ＣＯＭと表記）とやはりコンデンサーを形成する。さらにデータ線（２０２−ｍ）の配線方向と平行する方向に並行して配置した列センス線（２０５−ｍ）と走査線（２０１−ｎ）の配線方向と平行する方向に並行して配置した行センス線（２０４−ｎ）の交点にはラテラル型ＰＩＮ（p-intrinsic-n）接合ダイオードであるフォトダイオード（４１０−ｎ−ｍ）が形成されてなる。ここでラテラル型ＰＩＮ接合ダイオードであるフォトダイオード（４１０−ｎ−ｍ）は画素スイッチング素子（４０１−ｎ−ｍ）の能動層であるポリシリコン薄膜と同一の膜厚であって、同じ製造工程で製造されるので製造コストの上昇がない。

図３（Ａ）は図２で示した回路図の実際の構成を示す平面図である。図３の凡例に示す通り、各網掛けの異なる部位はそれぞれ異なる材料配線であることを示し、同じ網掛けで示した部位は同じ材料配線であることを示す。クロム薄膜（Cr）、ポリシリコン薄膜（Poly-Si）、モリブデン薄膜（Mo）、アルミ・ネオジウム合金薄膜（AlNd）、インディウム・錫合金薄膜（ITO）の４層薄膜より構成されてなり、それぞれの層間には酸化シリコン、窒化シリコン、有機絶縁膜のいずれかあるいはそれらを積層した層間絶縁膜が形成されており、互いにコンタクトホールを介して接続される。なお、本実施例ではクロム薄膜（Cr）は膜厚１００ｎｍ、ポリシリコン薄膜（Poly-Si）は膜厚５０ｎｍ、モリブデン薄膜は膜厚２００ｎｍ、アルミ・ネオジウム合金薄膜は膜厚５００ｎｍ、インディウム・錫合金薄膜は膜厚１００ｎｍとする。図３（Ａ）で示すように、データ線（２０２−ｍ）はアルミ・ネオジウム合金薄膜（ＡｌＮｄ）により形成され、コンタクトホールを介して画素スイッチング素子（４０１−ｎ−ｍ）に接続される。走査線（２０１−ｎ）はモリブデン薄膜（Ｍｏ）で構成され、画素スイッチング素子（４０１−ｎ−ｍ）のゲート電極を兼用する。補助容量線（２０３−ｎ）は走査線（２０１−ｎ）と同じ配線材料から構成され、画素電極（４０２−ｎ−ｍ）はインディウム・錫合金薄膜よりなり、画素スイッチング素子（４０１−ｎ−ｍ）のドレイン電極にコンタクトホールを通じて接続される。また、画素スイッチング素子（４０１−ｎ−ｍ）のドレイン電極はリンを高濃度ドープされたｎ＋型ポリシリコン薄膜（Poly-Si）にも接続され、補助容量線（２０３−ｎ）と平面的に重なって補助容量コンデンサー（４０３−ｎ−ｍ）を構成する。

図３（Ｂ）は図３（Ａ）のＡ−Ａ'線部におけるラテラル型ＰＩＮ接合ダイオードであるフォトダイオード（４１０−ｎ−ｍ）の断面構造を示す図である。なお、図を見やすくするために縮尺は一定でない。アクティブマトリクス基板（１０１）は無アルカリガラスよりなる絶縁基板であって、その上に絶縁膜を介してクロム薄膜（Cr）よりなる遮光膜（５０１）が配置される。この遮光膜（５０１）は後述する図４のバックライトユニット（９２６）からの光を遮光するために設けられている。さらにその上に絶縁膜を介してポリシリコン薄膜よりなるシリコンアイランド（５０２）が配置され、シリコンアイランド（５０２）はボロンイオンが高濃度にドープされたｐ＋領域（５０２Ｐ）、リンイオンが高濃度にドープされたｎ＋領域（５０２Ｎ）、ｐ＋領域（５０２Ｐ）とｎ＋領域（５０２Ｎ）に挟まれたボロンイオン・リンイオンが全く、あるいはごく低濃度しかドープされていない真性半導体領域（５０２Ｉ）によってなる。ｐ＋領域（５０２Ｐ）はアノード電極（５０４）に、ｎ＋領域（５０２Ｎ）はカソード電極（５０３）にそれぞれコンタクトホールを介して接続される。なお、アノード電極（５０４）及びカソード電極（５０３）はアルミ・ネオジウム合金薄膜（ＡｌＮｄ）により形成される。このような構成のラテラル型ＰＩＮ接合ダイオードにおいては、カソード電極に＋、アノード電極に−の電位を印加する逆バイアス状態において、外光（図３（Ｂ）の上方からの光）に応じてアノード電極（５０４）−カソード電極（５０３）間に流れる光リーク量が変化する一方で、バックライトからの光（図３（Ｂ）の下方からの光）は遮光膜（５０１）によって遮断されるため影響が無い。

さらにこれらの上に絶縁膜を介して画素電極（４０２−ｎ−ｍ）が存在する。ここでフォトダイオード（４１０−ｎ−ｍ）を画素電極（４０２−ｎ−ｍ）の下に配置するのはアノード電極（５０４）あるいはカソード電極（５０４）によるＤＣ電界成分によって液晶素子の信頼性に悪影響を及ぼすことを防ぐためである。

図４は図１のアクティブマトリクス基板を用いた第１の実施例におけるタッチキー内蔵透過型ＶＧＡ解像度液晶表示装置の斜視構成図（一部断面図）である。液晶表示装置（９１０）は、アクティブマトリクス基板（１０１）（第１の基板）と対向基板（９１２）（第２の基板）とをシール材（９２３）一定の間隔で貼り合わせ、ネマティック相液晶材料（９２２）を挟持してなる。アクティブマトリクス基板（１０１）上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板（９１２）は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、コモン電位が供給されるＩＴＯ膜でなる対向電極（９１２）が形成され、ネマティック相液晶材料（９２２）と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板（１０１）の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。

さらに対向基板（９１２）の外側には、上偏向板（９２４）を、アクティブマトリクス基板（１０１）の外側には、下偏向板（９２５）を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏向板（９２５）下には、面光源を成すバックライトユニット（９２６）が配置される。バックライトユニット（９２６）は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏向板（９２４）のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。

また、アクティブマトリクス基板（１０１）は、対向基板（９１２）から張り出す張り出し部（９２７）が設けられ、その張り出し部（９２７）にある信号入力端子（６０１）、コモン電位入力端子（対極電位端子）（６０３）、行センス線端子（６０４−１〜４８０）、列センス線端子（６０５−１〜１９２０）（いずれも図示なし）には、ＦＰＣ（可撓性基板）（９２８）及び外部駆動ＩＣ（９２９）が実装され電気的に接続されている。図４では、外部駆動ＩＣ（９２９）は２個のＩＣで構成されているが、１個もしくは３個以上でもよい。ＦＰＣ（可撓性基板）（９２８）は、電源ＩＣ、信号制御ＩＣ、コンデンサー、抵抗、ＲＯＭ、バックライト制御ユニットなどを有する制御基板（９２１）に接続され、基準電位、制御信号、映像データをアクティブマトリクス基板（１０１）へ供給する。

図５はフォトダイオード（４１０−ｎ−ｍ）の特性を示すグラフであって、横軸Ｖｄはアノード電極−カソード電極間に印加される電圧を示し、縦軸Ｉｄはその時にアノード電極−カソード電極間に流れる電流を示す。実線（Ａ）はフォトダイオード（４１０−ｎ−ｍ）に１０００ｌｘの光が照射された時のデータであって、実線（Ｂ）はフォトダイオード４１０−ｎ−ｍに１００ｌｘの光が照射された時のデータである。Ｖｄ＞０・Ｉｄ＞０、すなわち順バイアス条件の領域においてはＩｄは光照射量に関係なくＶｄに対しほぼ一定の値を示すが、Ｖｄ＜０・Ｉｄ＜０かつＶｄ＞−Ｖｚ（ここでＶｚは降伏電圧もしくは跳ね上がり電圧を示す）、すなわち一定の比較的低い逆バイアス条件において、｜Ｉｄ｜は光照射量にほぼ比例して増大し、Ｖｄにもほとんど依存しない。すなわち、この領域においてフォトダイオード（４１０−ｎ−ｍ）に流れる電流は次の（式１）で表される定電流源となる。

ここでＬはフォトダイオード（４１０−ｎ−ｍ）に照射される光量であって、Ｔはフォトダイオード（４１０−ｎ−ｍ）の温度であって、Ｉｐｈｏｔｏは定数であって、Ｉｌｅａｋ（Ｔ）は熱リークを表す温度Ｔの関数である。

本実施例においては上記の（式１）が成り立つように行センス線端子（６０４−１〜４８０）および列センス線端子（６０５−１〜１９２０）に適当な電圧を印加するものとする。例えば行センス線端子（６０４−１〜４８０）に５Ｖを、列センス線端子（６０５−１〜１９２０）に０Ｖ（ＧＮＤ）をそれぞれ一律に印加する。すると、各フォトダイオード（４１０−ｎ−ｍ）にはＶｄ＝−５Ｖの電圧が印加される。なお、本実施例におけるフォトダイオード（４１０−ｎ−ｍ）の降伏電圧もしくは跳ね上がり電圧Ｖｚ＝１０Ｖである。

アクティブマトリクス基板（１０１）の温度を一律にＴとし、バックライトユニット（９２６）によってフォトダイオード（４１０−ｎ−ｍ）に照射される光量が一律にＬＢ（単位：ルクス）であって、フォトダイオード（４１０−ｎ−ｍ）に照射される外光からの光量がＬＡ（ｎ，ｍ）で表されるとすると、行センス線端子（６０４−ｎ）に流れる電流ＩＲ（ｎ）は以下の（式２）で表される。

同様に列センス線端子（６０５−ｍ）に流れる電流ＩＣ（ｍ）は以下の（式３）で表される。

まず、比較的外光の強い状況、すなわち屋外や照明下で液晶表示装置（９１０）を使う場合を考える。ここで液晶表示装置（９１０）上に遮光物がなく、均一に外光があたっていれば全てのＬＡ（ｎ、ｍ）は同じ照度であるから、当然全てのＩＲ（ｎ）及びＩＣ（ｍ）は同じ値を示す。しかし、液晶表示装置（９１０）上に指やスタイラスなどの遮蔽物があれば、液晶表示装置（９１０）上に影が出来ることになる。するとその部分に対応するフォトダイオード（４１０−ｎ−ｍ）の照度ＬＡ（ｎ，ｍ）はそれ以外の遮蔽物のない部分に比べて低い値になる。

例えば図６のように指（９９０）によって外光が遮られ、液晶表示装置（液晶モジュール）（９１０）上に影（９９１）が出来た時を例にとって説明する。図６の上側が液晶表示装置（９１０）を側面から見た時に指（９９０）が近づいている様子であり、図６の下側が液晶表示装置（９１０）を俯瞰してみた時の指が作った影（９９１）を示す図である。ここで影（９９１）は列センス線ｎ１〜ｎ２、行センス線ｍ１〜ｍ２に対応する領域にある。すなわち指（９９０）によって影（９９１）の出来ている部分のフォトダイオード４１０−ｎ−ｍ（ｎ１≦ｎ≦ｎ２、ｍ１≦ｍ≦ｍ２）の照度ＬＡ（ｎ，ｍ）はそれ以外の遮蔽物のない部分に比べて低い値になる。また、影（９９１）の長さ、すなわち照度ＬＡ（ｎ，ｍ）が低い値になっている部位の長さは行センス線方向にはｍ＝ｍｃ、列センス線方向にはｎ＝ｎｃで最も長くなっている。ここで影（９９１）の下の照度ＬＡ（ｎ，ｍ）は一様とすると、行センス線端子（６０４−ｎ）を流れる電流ＩＲ（ｎ）を測定すれば図７のようにｎ＝ｎｃで極小を描くグラフが出来よう。また、列センス線端子（６０５−ｍ）を流れる電流ＩＣ（ｍ）を測定すれば図８のようにｍ＝ｍｃで極小を描くグラフが出来よう。

すなわち、行センス線端子（６０４−ｎ）を流れる電流ＩＲ（ｎ）及び列センス線端子（６０５−ｍ）を流れる電流ＩＣ（ｍ）を測定し、ＩＲ（ｎ）、ＩＣ（ｍ）が極小となっている点（ｎ＝ｎｃ，ｍ＝ｍｃ）を求めれば指（９９０）の作る影の中心座標に対応する行センス線と列センス線の組を得ることが出来るのである。

なお、上記の説明では指が影を作る場合を説明したが、指がバックライト光を反射している場合は指（９９０）によってフォトダイオード（４１０−ｎ−ｍ）（ｎ１≦ｎ≦ｎ２、ｍ１≦ｍ≦ｍ２）の照度ＬＡ（ｎ，ｍ）はそれ以外の指（９９０）のない部分に比べて高い値になるので、ＩＲ（ｍ）・ＩＣ（ｎ）の極大点を求めれば同様に指（９９０）の中心座標を得ることができるのである。

なお、本実施例においてはバックライトユニット（９２６）は遮光膜（５０１）によって遮光されているから、ＬＢ＜＜ＬＡ（ｎ，ｍ）であってＬＢの項は無視できるが、遮光膜（５０１）が無くとも、外光の強い状況ではやはりＬＢ＜＜ＬＡ（ｎ，ｍ）であって同様に検出できるが、外光が弱い状況ではＬＢ＞＞ＬＡ（ｎ，ｍ）となって十分なＳ／Ｎ比が取れない場合が生じるので好ましくない。

具体的な構成を図９を用いて説明する。図９は本実施例での電子機器の具体的な構成を示すブロック図である。液晶表示装置（９１０）は図４で説明したタッチキー内蔵透過型ＶＧＡ解像度液晶表示装置であって、行センス線端子（６０４−１〜４８０）、列センス端子（６０５−１〜１９２０）と接続された外部駆動ＩＣ（９２９）を実装されてなるのも図４で説明したとおりである。外部駆動ＩＣ（９２９）は行センス線端子（６０４−１〜４８０）に流れる電流ＩＲ（１〜４８０）及び列センス端子（６０５−１〜１９２０）に流れる電流ＩＣ（１〜１９２０）をデジタル信号に変換するＡ／Ｄ変換回路を有し、電流ＩＲ（１〜４８０）および電流ＩＣ（１〜１９２０）を一定間隔でサンプリングしながらデジタル数値化し、結果を座標検出処理回路（７８５）に転送する。

座標検出処理回路（７８５）は受け取ったデジタル数値をもとに行センス線端子（６０４−ｎ）を流れる電流ＩＲ（ｎ＝１〜４８０）および電流ＩＣ（ｍ＝１〜１９２０）が極小もしくは極大になる点を計算し、指の中心座標（ｎｃ，ｍｃ）を算出する。また、一定期間指の中心座標（ｎｃ，ｍｃ）が移動しなかった場合はタッチされたものと判定し、その座標（ｎｃ，ｍｃ）を外部Ｉ／Ｆ回路（７８２）に転送する。外部Ｉ／Ｆ回路（７８２）では入出力機器（７８３）からの入力データもあわせ、中央演算回路（７８１）へ転送を行う。中央演算回路（７８１）では外部Ｉ／Ｆ回路（７８２）からのデータをもとに各種演算処理を行い、結果をコマンドとして表示情報処理回路（７８０）あるいは外部Ｉ／ＦＩＣ（７８２）へ転送する。表示情報処理回路（７８０）は中央演算回路（７８１）からのコマンドに基づき映像信号を変更し、外部駆動回路（９２９）へ定められた信号で駆動信号を出力することで、液晶表示装置（９１０）の表示映像が変化する。また、外部Ｉ／Ｆ回路（７８２）も中央演算回路（７８１）からのコマンドに基づき入出力機器（７８３）への制御信号を変化させ、これによって入出力機器（７８３）の出力状態が変化する。ここで入出力機器（７８３）とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。

本実施例では電流ＩＲ（ｎ＝１〜４８０）および電流ＩＣ（ｍ＝１〜１９２０）が極小もしくは極大になる点を計算することで指の中心座標（ｎｃ，ｍｃ）を算出し、座標（ｎｃ，ｍｃ）が一定時間動かなかった場合にタッチされたものと判定したが、例えば電流値ＩＲ（ｎ）、ＩＣ（ｍ）が低下し始める座標ｎ１、ｎ２、ｍ１、ｍ２を求め、｜ｎ２−ｎ１｜、｜ｍ２−ｍ１｜が時間的に最大になった場合をタッチされたと判定し、（（ｎ２＋ｎ１）÷２，（ｍ２＋ｍ１）÷２）を指の座標として転送してもよい。また、電流値ＩＲ（ｎ）のｎに対する差分、ＩＣ（ｍ）のｍに対する差分があるスレッシュを超えた場合（すなわち照度変化が急峻になった場合）にタッチされたと判定しても良い。また、指による入力のみならず、スタイラスによる入力でも良いし、ライトペンを用いても良い。後者の場合は常にライトペンのある位置で照度が高くなる。

以上のように、アクティブマトリクス基板上にフォトダイオードをマトリクス状に配置し、行方向に並んだフォトダイオードのアノード（又はカソード）を同じ電極（＝行センス線）に接続し、列方向に並んだフォトダイオードのカソード（又はアノード）を同じ電極（＝列センス線）に接続し、行センス線・列センス線に適切なバイアスを印加し、行センス線及び列センス線に流れる電流値を比較することでタッチキーとして機能するのである。本構成によれば、個々のフォトダイオードの電流量が十分でなくとも、行センス線あるいは列センス線全体でみると大きな電流が流れるため、Ｓ／Ｎ比に優れている。従って、トランジスターの能動層と同じ構成のシリコン薄膜を用いてフォトダイオードを形成したような場合でも十分な感度を有するのである。これにより、通常のタッチキー非内蔵型液晶表示装置を構成するのと同じ製造工程でタッチキー内蔵型液晶表示装置を構成できるので、抵抗膜方式などに比べタッチキー内蔵型液晶表示装置を極めて安価なコストで製造できるというメリットを有する。

図１０は本発明の第２の実施例を実現するためのアクティブマトリクス基板（１０１）の構成図である。アクティブマトリクス基板（１０１）上には ４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の補助容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行に配置されている。補助容量線（２０３―１〜４８０）は相互に短絡されてコモン電位入力端子（６０３）に接続される。対向導通部（３０４）もまた、コモン電位入力端子（６０３）に接続される。走査線（２０１−１〜４８０）は走査線駆動回路（３０１）に接続されて駆動信号を与えられる。また、データ線（２０２−１〜１９２０）はデータ線駆動回路（３０２）に接続されて映像信号を与えられる。走査線駆動回路（３０１）およびデータ線駆動回路（３０２）は信号入力端子（６０１）に接続され、必要な各種信号および電源電位を与えられる。走査線駆動回路（３０１）、データ線駆動回路（３０２）、はアクティブマトリクス基板上にポリシリコン薄膜トランジスターを集積することで形成されており、画素スイッチング素子（４０１−ｎ−ｍ）と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。

さらに本実施例では走査線（２０１−１〜４８０）の配線方向と平行する方向に並行して、かつ走査線２本に１本の割合で行センス線（２０４−１〜２４０）が配置される。すなわち、ｎ番目の行センス線（２０４−ｎ）はｎ＊２番目（２０１−ｎ＊２）の走査線の隣に配置されてなる。また、データ線の配線方向と平行する方向に並行して、かつデータ線６本に１本の割合で列センス線（２０５−１〜３２０）が配置されている。すなわち、ｎ番目の行センス線（２０５−ｎ）はｎ＊６番目（２０２−ｎ＊６）のデータ線の隣に配置されてなる。また、行センス線（２０４−１〜２４０）は行センス回路（６２１）に、列センス線（２０５−３２０）は列センス回路（６２２）にそれぞれ接続される。また、行センス回路（６２１）は複数の行センス回路入出力端子（６０４）に接続され、外部より必要な電位・信号を与えられるとともに行センス回路によりセンスされた結果が出力される。同様に列センス回路（６２２）は複数の列センス回路入出力端子（６０５）に接続され、外部より必要な電位・信号を与えられるとともに列センス回路によりセンスされた結果が出力される。なお、行センス回路（６２１）は走査線駆動回路（３０１）と表示領域（３１０）をはさんで逆側に配置し、列センス回路（６２２）はデータ線駆動回路（３０２）と同様に表示領域（３１０）をはさんで逆側に配置しており、走査線駆動回路（３０１），データ線駆動回路（３０２）のノイズの影響を行センス回路（６２１）列センス回路（６２２）が受けにくくするとともに、狭額縁化を実現している。

図１１は図１０の点線３１０部で示す画素表示領域中のｍ番目の列センス線（２０５−ｍ）とｎ番目行センス線（２０４−ｎ）の交差部付近の回路図である。第１の実施例と異なり、列センス線（２０５−ｍ）はデータ線（２０２−１〜１９２０）６本につき１本配置され、行センス線（２０４−ｎ）は走査線（２０１−１〜４８０）２本につき１本配置される。列センス線（２０５−ｍ）と行センス線（２０４−ｎ）の交点にはラテラル型ＰＩＮ接合ダイオードフォトダイオード（４１０−ｎ−ｍ）が配置される。フォトダイオード（４１０−ｎ−ｍ）は走査線方向には６画素に一つ、データ線方向には２画素に一つ配置されることになる。ここでラテラル型ＰＩＮ接合ダイオードであるフォトダイオード（４１０−１〜２４０−１〜３２０）は画素スイッチング素子（４０１−ｎ−ｍ）の能動層であるポリシリコン薄膜と同一の膜厚であって、同じ製造工程で製造されるので製造コストの上昇がない。
その他の点については第１の実施例における図２と同じであるので説明は省略する。

図１２は図１１で示した回路図の実際の構成を示す平面図である。図１２の凡例に示す網掛けで表した各配線の構成と膜厚は第１の実施例と同じであるので省略する。また、Ａ−Ａ'線部におけるラテラル型ＰＩＮ接合ダイオードであるフォトダイオード（４１０−ｎ−ｍ）の断面構造は第１の実施例の図３（Ｂ）と全く同様であるので省略する。

図１２で示したように、本実施例では行センス線（２０４−ｎ）が通る画素（ここでｎ＝１〜２４０）、すなわち画素電極（４０２−ｎ＊２−１〜１９２０）に対応する画素と、それ以外の画素とでデータ線方向のピッチが異なる。すなわち、走査線２０１−ｎ＊２と走査線（２０１−ｎ＊２＋１）の間隔（図６のＹ２で示す）と走査線２０１−ｎ＊２＋１と走査線（２０１−ｎ＊２＋２）の間隔（図６のＹ１で示す）は互いに異なり、Ｙ２＞Ｙ１である。それに対応して画素電極（４０２−ｎ＊２−１〜１９２０）の幅（ＧＹ２）と画素電極（４０２−ｎ＊２＋１−１〜１９２０）の幅（ＧＹ１）も異なる（ＧＹ２＞ＧＹ１）。このようにレイアウトすることで行センス線（２０４−ｍ）によって画素ごとに開口率がことなってしまうことを防ぐのである。

また同様に、本実施例では列センス線（２０５−ｍ）が通る画素（ここでｍ＝１〜３２０）、すなわち画素電極（４０２−１〜４８０−ｍ＊６）に対応する画素と、それ以外の画素とで走査線方向のピッチが異なる。すなわち、データ線（２０２−ｍ＊６）とデータ線（２０２−ｍ＊６＋１）の間隔（図６のＸ２で示す）とそれ以外のデータ線（２０２）の間隔（図６のＸ１で示す）は互いに異なり、Ｘ２＞Ｘ１である。それに対応して画素電極（４０２−１〜４８０−ｍ＊６）の幅（ＧＸ２）とそれ以外の画素電極（４０２−１〜４８０−ｍ＊６＋１、４０２−１〜４８０−ｍ＊６＋２、…、４０２−１〜４８０−ｍ＊６＋５）の走査線方向の幅（ＧＸ１）も異なる（ＧＸ２＞ＧＸ１）。このようにレイアウトすることで列センス線（２０５−ｍ）によって画素ごとに開口率がことなってしまうことを防ぐのである。

このように、第１の実施例と比較して本実施例はフォトダイオード（４１０）を全ての画素にではなく、一定数の画素（本実施例であれば６×２画素）に一つ配置することで列センス線（２０５）、行センス線（２０４）の本数を削減し、パネルの透過率をあげることで液晶表示装置（９１０）の輝度を向上させている。さらに列センス線（２０５）、行センス線（２０４）が通る画素部とそれ以外の画素で画素ピッチを変えることで、それぞれの画素の間で開口率が変化しないようにすることで、規則的な縦・横ムラが生じて表示品位を損ねることがない。

また、本実施例では列センス線（２０５−ｍ）が通る画素電極（４０２−１〜４８０−ｍ＊６）は対応する表示色が青色になるように対向電極（９１２）上の色材を配置する。人間の視覚は色の三原色の中で最も青色に対して鈍感であるので、列センス線（２０５）やフォトダイオード（４１０）による反射光などの要因で表示品位が低下することを抑えることが出来るのである。また、フォトダイオード（４１０）はより短波長側に良好な光感度を有するので、緑や赤の色材下に配置するよりもセンス感度が向上する。

なお、本実施例では列センス線は６画素毎、行センス線は２画素毎に配置したが、これらの数値はフォトダイオードの感度や必要とされる座標解像度などから自由に設定してもよい。列センス線（２０５）や行センス線（２０４）の数を少なくするほど液晶表示装置（９１０）の輝度は向上するが、一方でタッチキーセンサーとしての位置解像度は低下し、また、列センス線（２０５）や行センス線（２０４）に流れる電流量も低下するため、検出は難しくなるため、この点を考慮して、設定すればよい。

図１３（Ａ）は行センス回路（６２１）の回路ブロック図であり、図１３（Ｂ）は列センス回路（６２２）の回路ブロック図である。行センス回路（６２１）が２４０段構成、列センス回路（６２２）が３２０段構成と段数が異なるほかは全く同一の回路構成である。以下、図１３（Ａ）の行センス回路（６２１）について動作を説明する。行センス線（２０４−ｎ）はＡ／Ｄ変換回路（５０１―ｎ）に接続され、デジタル二値に変換された後、ＤＦＦ回路（５０２−ｎ）の入力段（Ｄ）に出力される。ここでＡ／Ｄ変換回路（５０１−ｎ）はサンプリングタイミング信号ＷＲＴがＨＩＧＨの時のみ、Ａ／Ｄ変換を行って結果を出力され、このとき伝送ゲート（５０３−ｎ）は閉じており前段のＤＦＦ回路（５０２−［ｎ−１］）からの出力は次段のＤＦＦ回路（５０２−ｎ）に入力されない。こうやって書き込みが終わった後、ＤＦＦ回路（５０２−ｎ）は各段に書き込まれた信号をＣＬＫ信号及びＸＣＬＫ信号によって順次転送する。なお、転送中はサンプリングタイミング信号ＷＲＴ信号はＬＯＷ、逆極性サンプリングタイミング信号（ＸＷＲ）はＨＩＧＨであって伝送ゲート（５０３−ｎ）は開いている。すなわち、サンプリング（ＷＲＴ＝ＨＩＧＨ、ＸＷＲＴ＝ＬＯＷ）の期間の後、サンプリング結果の転送（ＷＲＴ＝ＬＯＷ、ＸＷＲＴ＝ＨＩＧＨ）の期間が続き、サンプリング結果をシリアル変換してＯＵＴ端子より外部へ出力する構成となっている。

図１３（Ｂ）の列センス回路（６２２）については行センス線（２０４−ｎ）が列センス線（２０５−ｎ）、Ａ／Ｄ変換回路（５０１―ｎ）がＡ／Ｄ変換回路（５０４―ｎ）、ＤＦＦ回路（５０２−ｎ）がＤＦＦ回路（５０５−ｎ）、伝送ゲート（５０３−ｎ）が伝送ゲート（５０６−ｎ）にそれぞれ置き換えられ、段数が２４０から３２０に増えているだけであって動作は同じであるので説明を省略する。

図１３（Ａ）のＡ／Ｄ変換回路（５０１−ｎ）および図１３（Ｂ）のＡ／Ｄ変換回路（５０４−ｎ）の具体例を図１４（Ａ）、図１４（Ｂ）、図１４（Ｃ）にそれぞれ示す。図１４（Ａ）及び図１４（Ｂ）はリセット信号ＲＳＴによってコンデンサー（５１０）を初期電位にリセットし、その後、ＩＮ端子（行センス線（２０４−ｎ）又は列センス線（２０５−ｎ）に接続される）から流れこむ電流によってコンデンサー（５１０）の電位が変動する。この変動をコンパレータ−回路（５１１）によって検出してニ値デジタル化してＯＵＴ端子より出力するする構成になっており、行センス線（２０４−ｎ）又は列センス線（２０５−ｎ）よりＩＮ端子へ流れる電流をＩ、コンパレータ−回路（５１１）の動作点（反転電位）をＶ１、コンデンサー（５１０）にリセット信号ＲＳＴで充電される初期電位をＶ０、コンデンサー（５１０）の容量をＣとするとコンパレータ−回路（５１１）からの出力が反転するまでの時間をｔは以下の（式４）で表される。

なお、図１４（Ａ）の構成ではＶ０及びＶ１が自己整合的に決定され、Ｖ１−Ｖ０がプロセス変動に依存しにくいがその差を大きくしにくく、図１４（Ｂ）の構成では分割抵抗（５１２）によってＶ１を決定するため、Ｖ１−Ｖ０が大きくとりやすいがプロセス変動に依存しやすい。どちらの構成をとるかはＩ、Ｃの値及びプロセスの変動安定性などを勘案して定めればよい。図１４（Ｃ）の構成はドレインとゲートを短絡したトランジスター（５１３）の飽和特性を用いてＩ−Ｖ変換を行う。ＭＯＳトランジスターの飽和領域電流式から、ノード（５１４）の電位Ｖはトランジスター（５１３）を流れる電流の平方根の一次式で表される。このノード（５１４）の電位をコンパレータ−（５１１）に入力すれば参照電位より上であるか下であるかが出力されるので、そこから電流に変換可能である。なお、本構成ではリセット信号ＲＳＴは不要となる。本構成ではコンパレータ−（５１１）からの出力が時間的に連続的であるため、サンプリング時間の制限がないというメリットを有する一方、トランジスター（５１３）の閾値ばらつきにより誤差が大きく、またトランジスター（５１３）の性能によってダイナミックレンジが制限されるというデメリットがある。

また、図１３（Ａ）のＤＦＦ回路（５０２−ｎ）および図１３（Ｂ）のＤＦＦ回路（５０５−ｎ）の具体例を図１５に示す。通常のＣＭＯＳクロックド・インバーターを用いた一般的なＤＦＦ回路となっている。

なお、ここで行センス回路（６２１）および列センス回路（６２２）を構成する各トランジスターはアクティブマトリクス基板（１０１）上にポリシリコン薄膜トランジスターを集積することで形成されており、走査線駆動回路（３０１）、データ線駆動回路（３０２）を構成する各トランジスターおよび画素スイッチング素子（４０１−ｎ−ｍ）と同一工程で製造されており、製造コストは従来と同等におさえられる。

このように構成された行センス回路（６２１）および列センス回路（６２２）はサンプリングタイミング（サンプリング信号ＷＲＴがＨＩＧＨのタイミング）でのＡ／Ｄ変換回路（５０１−１〜２４０）およびＡ／Ｄ変換回路（５０４−１〜３２０）の出力結果をシリアル変換し、デジタル信号として行センス端子（６０４−ｎ）あるいは列センス端子（６０５−ｍ）より外部駆動ＩＣ（９２９）へ出力する。これによって、外部駆動ＩＣ（９２９）はサンプリングタイミングでの行センス線（２０４−ｎ）に流れる電流ＩＲ（ｎ）及び列センス線（２０５−ｍ）に流れる電流ＩＣ（ｍ）をデジタル演算可能である。この演算結果を外部駆動ＩＣ（９２９）は座標検出処理回路（７８５）にデジタルデータとして適宜出力する。

本実施例のアクティブマトリクス基板を用いた液晶表示装置（９１０）の構成およびそれを応用した電子機器の構成、タッチキーの動作原理や座標検出方法は第１の実施例と同様であるので説明は省略する。

本実施例では外部駆動ＩＣ（９２９）は行センス回路（６２１）および列センス回路（６２２）から出力されたシリアルデジタルデータを入力されるため、第１の実施例の構成と比較して外部駆動ＩＣ（９２９）上にＡ／Ｄ変換回路を入れ込む必要がなく、外部駆動ＩＣ（９２９）のコストが安くなる上に実装端子数が劇的に減少するため、実装コストが大幅に安くなる。また、フォトダイオード（４１０）からＡ／Ｄ変換部までの距離が短くなるため、精度が向上できる。特にフォトダイオード（４１０）からの出力電流が低い、すなわち照度が低い場合の変換精度に大きく寄与する。

なお、本実施例ではＡ／Ｄ変換回路を１Ｂｉｔのデジタル出力としたが、これを多Ｂｉｔのデジタル出力としても良い。この場合、例えば図１４（Ｂ）の構成で、コンパレータ−回路５１１を複数並列に配置し、分割抵抗（５１２）から複数の電位を取り出してそれぞれに接続し、複数のコンパレータ−回路（５１１）の出力をエンコードしてバイナリデータ化して多ＢｉｔのＡ／Ｄ変換データを出力、Ｄ−ＦＦによる転送回路も複数系統設けてＢｉｔ数分のシリアル出力を行えばよい。また、１Ｂｉｔ構成のままでコンパレータ−回路（５１１）に入力する基準電位を時間的に変動させ、それぞれのタイミングのデータをラッチしてエンコードしてもよい。

図１６は本発明の第３の実施例を実現するためのアクティブマトリクス基板（１０１）の画素表示領域における拡大平面図である。凡例は図１２と同じであるので説明を省略する。

本実施例は第２の実施例と異なり、フォトダイオード（４１０−ｎ−ｍ）を特定の画素電極（４０２−[ｎ＊２]−[ｍ＊６]）下のみならず、６画素（４０２−[ｎ＊２]−[ｍ＊６−５〜０]）に分散させて配置し、互いのカソードをリンイオンを高濃度注入したｎ＋薄膜ポリシリコン抵抗体カソード枝配線（４５２−ｎ−ｍ）で接続し、互いのアノードをボロンイオンを高濃度注入したｐ＋薄膜ポリシリコン抵抗体よりなるアノード枝配線（４５１−ｎ−ｍ）で接続している。カソード枝配線（４５２−ｎ−ｍ）は行センス線（２０４−ｎ）と、アノード枝配線（４５１−ｎ−ｍ）は列センス線（２０５−ｍ）と、それぞれ画素電極（４０２−[ｎ＊２]−[ｍ＊６]）でのみ１箇所でコンタクトホールを通じて導通している。列センス線（２０５）、行センス線（２０４）が通る画素部とそれ以外の画素で走査線（２０１），データ線（２０２）のピッチを変えるのは第２の実施例と同じであり（Ｘ１＜Ｘ２、Ｙ１＜Ｙ２）、これに対応して画素電極（４０２）の幅も互いにそのサイズは異なる（ＧＸ１＜ＧＸ２、ＧＹ１＜ＧＹ２）。これによって各画素の開口率はほぼ同じになるように調整される。本実施例ではカソード枝配線（４５２−ｎ−ｍ）、アノード枝配線（４５１−ｎ−ｍ）はそれぞれ、薄膜ポリシリコンで形成されており、光を透過するため、金属配線で形成する場合に比べ、パネルの透過率を大きく低下させることがない。一般的にｎ＋/ｐ＋薄膜ポリシリコンは金属薄膜に対し比抵抗が数百〜数千倍程度高いが、もともとフォトダイオード（４１０−ｎ−ｍ）に流れる光電流は大きくなく、かつカソード枝配線（４５２−ｎ−ｍ）、アノード枝配線（４５１−ｎ−ｍ）の長さはせいぜい数１００μｍ程度であって抵抗値が光電流を頭打ちさせることもない。また、フォトダイオード（４１０−ｎ−ｍ）を各画素に分散配置するため、同じサイズのフォトダイオードを作っても第２の実施例に比べ視認しづらく、パネルの表示品位が向上する。

また、本発明では偶数の走査線（２１０−２，４，…４８０）に対応する画素スイッチング素子（画素トランジスター）（４０１―２，４，…４８０−１〜１９２０）と奇数の走査線（２１０−１，３，…４７９）に対応する画素スイッチング素子（画素トランジスター）（４０１―１，３，…４７９−１〜１９２０）とでは互いにレイアウトがデータ線方向に対して線対照であるようにレイアウトされており、偶数の走査線（２０１−ｎ＊２）と奇数の走査線（２０１−ｎ＊２＋１）の間に行センス線（２０４−ｎ）が配置され、行センス線（２０４−ｎ）上で画素電極（４０２−ｎ＊２−１〜１９２０）と画素電極（４０２−ｎ＊２＋１―１〜１９２０）とが分離されているようにレイアウトしている。画素電極間のギャップはもともと開口率（透過率）に寄与せず、対向電極（９１２）上のブラックマトリクスによって遮光されるから、このようなレイアウトによって行センス線（２０４−ｎ）による開口率低下はほとんど無くなる。

なお、本実施例は画素表示領域を除いたアクティブマトリクス基板（１０１）の構成、液晶表示装置（９１０）の構成およびそれを応用した電子機器の構成、座標検出の方法等は第２の実施例と何ら変わらないので説明を省略する。

また、図１７は図１６にかわる第３の別の実施例を示すアクティブマトリクス基板（１０１）の画素表示領域における拡大平面図である。本例では走査線（２０１−ｎ）と垂直な方向の画素電極（４０２−ｎ＊２−１〜１９２０）の幅（ＧＹ２）と画素電極（４０２−ｎ＊２＋１−１〜１９２０）の幅（ＧＹ１）は同じ（ＧＹ１＝ＧＹ２）とし、偶数走査線（２０１−２，４，６，…，４８０）と奇数走査線（２０１−１，３，５，…，４７９）に繋がる画素を線対称なレイアウトとしている。また、行センス線（２０４−ｎ）を金属配線でなく、ｎ＋薄膜ポリシリコン抵抗体で構成し、直接フォトダイオード（４１０−ｎ−ｍ）と接続することでカソード枝配線（４５２−ｎ−ｍ）は存在しない。このレイアウトによると、走査線方向の画素は互いに対象であるから、ムラ等がますます見えにくくなる。また、ｎ＋薄膜ポリシリコン抵抗体を行センス線（２０４−ｎ）に用いることでコンタクトホールを削減し、パネル透過率を高めている。なお、ｎ＋薄膜ポリシリコン抵抗体は一般に金属配線の数百〜数千倍の抵抗率であるため、液晶表示装置が大型化するに従い、配線負荷抵抗によって行センス線（２０４−ｎ）に流れる電流が制限されてしまい、高照度でのセンスに支障が生じる。このような場合は第２の実施例のように行センス線（２０４−ｎ）を金属配線に置き換えるか、ｎ＋薄膜ポリシリコン抵抗体と金属配線の二重配線にすれば良い。

本実施例では走査線方向にレイアウトを対称配置したが、データ線方向にレイアウトを対称配置しても差し支えないし、示すように走査線方向・データ線方向ともに対称配置しても良い。また、行センス線（２０４−ｎ）のみならず、列センスを薄膜ポリシリコン膜抵抗体で構成してもよい。このようなさらなる別の実施例を図１８に示す。本実施例では走査線方向・データ線方向ともに対称配置し、画素電極（４０２）間にｎ＋型薄膜ポリシリコンよりなる行センス線（２０４−ｎ）、ｐ＋型薄膜ポリシリコンよりなる列センス線（２０５−ｍ）を配置している。なお、行センス線（２０４−ｎ）と列センス線（２０５−ｍ）の交点では短絡しないように列センス線（２０５−ｍ）をＡｌＮｄ薄膜にコンタクトホールを介して乗り換えている。先の実施例と同様、列センス線（２０５−ｍ）の抵抗が問題になる場合は列センス線（２０５−ｍ）を金属配線に置き換えるか、ｐ＋薄膜ポリシリコン抵抗体と金属配線の二重配線にすれば良い。

また、本実施例では行センス線をカソード電極、列センス線をアノード電極と接続したが、逆でも差し支えない。但し、この場合は補助容量線（２０３−ｎ）と重なって補助容量（４０３）を形成する部位の薄膜ポリシリコン膜はカソード電極と同じプロセスで製造可能な、すなわちｐ＋型の薄膜ポリシリコン膜であることが好ましい。アノード電極が走査線と同じ薄膜で構成された行センス線（２０４−ｎ）と平面的に重なっても、おなじく走査線と同じ薄膜で構成された補助容量線（２０３−ｎ）と重なった薄膜ポリシリコンに高濃度ドープするプロセスを共有可能であって、製造コストを低減できるためである。

本実施例では画素スイッチング素子（４０１−ｎ−ｍ）及びフォトダイオード（４１０−ｎ−ｍ）の構成にポリシリコン薄膜を用いたが、アモルファスシリコン薄膜を用いても構わない。また、液晶表示モードとしてＴＮモードを例にとって説明したが、ＶＡモード、ＦＦＳモードあるいはＩＰＳモードなど他モードに応用しても全く差し支えないし、半透過・全反射液晶表示装置に応用してもよい。また、液晶表示装置でなく有機ＥＬ表示装置等に応用しても差し支えない。

また、Ａ／Ｄ変換回路、ＤＦＦ回路などは本実施例中で示した回路のみならず、既知のどのような回路構成と組み合わせても差し支えない。

また、本実施例では座標検出処理回路（７８５）を液晶表示装置（９１０）外に配置したが、液晶表示装置（９１０）内に配置しても良いし、行センス回路・列センス回路と同様にアクティブマトリクス基板上に薄膜ポリシリコンを用いて形成してもよい。

本発明の第１の実施例による液晶表示装置を構成するアクティブマトリクス基板１０１構成図。 本発明の第１の実施例による液晶表示装置を構成するアクティブマトリクス基板１０１の画素回路図。 本発明の第１の実施例による画素の実際の構成を示す平面図及び断面図。 本発明の実施例におけるタッチキー内蔵透過型ＶＧＡ解像度液晶表示装置（９１０）の斜視構成図（一部断面図）。 本発明の実施例におけるフォトダイオード（４１０）の特性を示すグラフ。 本発明の座標検出方法を説明するための側面図及び俯瞰図。 本発明の座標検出方法を説明するための行センス線（２０４）の電流値分布を示すグラフ。 本発明の座標検出方法を説明するための列センス線（２０５）の電流値分布を示すグラフ。 本実施例での電子機器の具体的な構成を示すブロック図。 本発明の第２の実施例による液晶表示装置を構成するアクティブマトリクス１０１基板構成図。 本発明の第１の実施例による液晶表示装置を構成するアクティブマトリクス基板１０１の画素回路図。 本発明の第２の実施例による画素の実際の構成を示す平面図。 本発明の第２の実施例による行センス回路（６２１）および列センス回路（６２２）のブロック図。 本発明の第２の実施例によるＡ／Ｄ変換回路（５０１−ｎ，５０４−ｎ）の回路図。 本発明の第２の実施例によるＤＦＦ回路（５０２−ｎ，５０５−ｎ）の回路図。 本発明の第３の実施例による画素の実際の構成を示す平面図。 本発明の第３の別実施例による画素の実際の構成を示す平面図。 本発明の第３の更なる別実施例による画素の実際の構成を示す平面図。

符号の説明

１０１…アクティブマトリクス基板、２０１−ｎ…走査線、２０２−ｍ…データ線、２０３−ｎ…補助容量線、２０４−ｎ…行センス線、２０５−ｍ…列センス線、３０１…走査線駆動回路、３０２…データ線駆動回路、３０４…対向導通部、４０１−ｎ−ｍ…画素スイッチング素子、４０２−ｎ−ｍ…画素電極、４０３…補助容量コンデンサー、４１０−ｎ−ｍ…フォトダイオード、４５１−ｎ−ｍ…アノード枝配線、４５２−ｎ−ｍ…カソード枝配線、５０１−ｎ，５０４−ｎ…Ａ／Ｄ変換回路、５０２−ｎ，５０５−ｎ…ＤＦＦ回路、５０３−ｎ…伝送ゲート、５０１…遮光膜、５０２…シリコンアイランド、５０２Ｐ…Ｐ＋領域、５０２Ｎ…Ｎ＋領域、５０２Ｉ…申請半導体領域、５０３…カソード電極、５０４…アノード電極、５１０…コンデンサー、５１１…コンパレーター回路、５１２…分割抵抗、５１３…トランジスター、５１４…ノード、６０１…信号入力端子、６０３…コモン電位入力端子、６０４−ｎ…行センス線端子、６０５−ｍ…列センス線端子、６０４…行センス回路入出力端子、６０５…列センス回路入出力端子、６２１…行センス回路、６２２…列センス回路、７８１…中央演算回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８５…座標検出処理回路、９１０…液晶表示装置、９１２…対向電極、９２１…制御基板、９２２…ネマティック相液晶材料、９２３…シール材、９２４…上偏向板、９２５…下偏向板、９２６…バックライトユニット、９２７…張り出し部、９２８…ＦＰＣ、９９０…指、９９１…影、９２９…外部駆動ＩＣ。

Claims (5)

1. 基板と、該基板上に形成された薄膜回路よりなる電気光学装置であって、
   前記薄膜回路は、
   複数の走査線と、
   前記複数の走査線に概略直交する複数のデータ線と、
   前記複数の走査線と前記複数のデータ線との交点に形成されてなる複数の画素スイッチング素子と、
   前記複数の画素スイッチング素子に接続されてなる複数の画素電極と、
   前記複数の走査線に並行して配置された行センス線と、
   前記複数のデータ線に並行して配置された列センス線と、
   前記行センス線と前記列センス線との交点に形成されてなる光センサー素子と、
   前記行センス線に接続され、前記光センサー素子の検出出力を出力する行センス線端子と、
   前記列センス線に接続され、前記光センサー素子の検出出力を出力する列センス線端子とを備え、
   前記行センス線は、複数の走査線の本数よりも少なく、
   前記画素電極の前記走査線に垂直方向の幅は、前記行センス線と重なる画素電極と、前記行センス線と重ならない画素電極とで、互いに異なっていることを特徴とする電気光学装置。
2. 基板と、該基板上に形成された薄膜回路よりなる電気光学装置であって、
   前記薄膜回路は、
   複数の走査線と、
   前記複数の走査線に概略直交する複数のデータ線と、
   前記複数の走査線と前記複数のデータ線との交点に形成されてなる複数の画素スイッチング素子と、
   前記複数の画素スイッチング素子に接続されてなる複数の画素電極と、
   前記複数の走査線に並行して配置された行センス線と、
   前記複数のデータ線に並行して配置された列センス線と、
   前記行センス線と前記列センス線との交点に形成されてなる光センサー素子と、
   前記行センス線に接続され、前記光センサー素子の検出出力を出力する行センス線端子と、
   前記列センス線に接続され、前記光センサー素子の検出出力を出力する列センス線端子とを備え、
   前記列センス線は、前記複数のデータ線の本数よりも少なく、
   前記画素電極の前記走査線に垂直方向の幅は、前記列センス線と重なる画素電極と、前記列センス線と重ならない画素電極とで、互いに異なっていることを特徴とする電気光学装置。
3. 前記列センス線と重なる画素電極は青色の表示に対応した画素電極であることを特徴とする請求項２に記載の電気光学装置。
4. 前記走査線に垂直な方向もしくはデータ線に垂直な方向の幅が異なる画素電極の透過開口率が互いに概略等しいことを特徴とする請求項１乃至請求項３のいずれか一項に記載の電気光学装置。
5. 請求項１乃至請求項４のいずれか一項に記載の電気光学装置を用いた電子機器。