JP4715065B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＴＡＴ・ＤＲＡＭセルを有する半導体装置及びその製造方法に関し、更に詳細には、ゲート電極と拡散層取り出し電極との絶縁耐圧が大きく、かつゲート電極の抵抗が低い構成のＴＡＴ・ＤＲＡＭセルを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
大量の情報を高速処理する半導体装置として、大容量のＤＲＡＭと高速ロジック集積回路を１チップに埋め込んだＥｍｂ（Embeded ）ＤＲＡＭが実用化されている。
しかし、年々、加速される半導体装置の微細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げるような様々な問題が顕在化してきている。
【０００３】
（１）ＤＲＡＭメモリセルの縮小に抗してトランジスタの高性能を維持するために、半導体装置を形成する半導体基板の基板濃度が益々高くなってきており、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻になって来ている。
このため、接合部に印加される電界は、益々強くなっており、メガビット級のＤＲＡＭでは、接合部のリークをｐｐｍオーダーに抑制することが難しくなっている。その結果、従来、マージンを持って制御可能であったＤＲＡＭのデータ保持特性（一般にTail特性と言う）を従来同様に維持することは、困難になっている。
そして、このままでは、世代ごとにキャパシタ容量を増大させてゆく以外に、有効な対策が見当たらない状況になっている。
【０００４】
（２）ＤＲＡＭセルの縮小化に伴い、拡散層の取り出しコンタクト（取り出し電極）と拡散層との接触面積が狭くなり、世代ごとに約２倍の勢いでコンタクト抵抗が大きくなっている。０．１μｍ以降の世代では、コンタクト抵抗が、数キロオームにもなることが予想され、メモリセル・トランジスタのオン抵抗に匹敵した抵抗値になると予想される。
コンタクト抵抗が大きくなると、コンタクト抵抗のばらつきが、メモリセル・トランジスタのみならず、ＤＲＡＭの動作、特に高速動作に大きく影響するので、ＤＲＡＭの製造過程で、コンタクトと拡散層との一層高い位置決め精度が要求される。特に、高速動作が要求されるＤＲＡＭでは、その性能確保上で位置決め精度の向上が問題となっている。
【０００５】
（３）また、ＤＲＡＭセルの縮小化に伴い、ワード線と、ワード線脇に形成する拡散層取り出しコンタクトとの層間絶縁距離が、年々、縮小している。例えば、ワード線と拡散層取り出しコンタクトとの間で絶縁耐圧を確保するためには、メガビット級のＤＲＡＭでは、ワード線と拡散層取り出しコンタクトとの層間絶縁距離は、２０〜３０ｎｍが限界距離と言われているものの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続くと、０．１μｍ以降の世代では、ワード線と拡散層取り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの限界距離以下になる。
【０００６】
（４）従来は、ＷＳｉ／ドープト・ポリシリコン・ポリサイド構造をＤＲＡＭのワード線に採用して、信号遅延の問題を緩和してきたが、近年のＤＲＡＭの微細化と共に、ワード線のアスペクト比が大きくなり、またワード線の信号遅延を抑えるためにワード線の配線構造を十分な低抵抗にすることが困難となって来ている。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭなどでは、このワード線遅延が、ＤＲＡＭのアクセスタイムに影響する深刻な問題となっている。
そこで、ゲート電極（ワード線）の低抵抗化のために、サリサイド構造の配線が実用化されている。
しかし、サリサイド構造をＤＲＡＭセルのゲート電極（ワード線）に適用すると、オフセットＳｉＯ2を使えなくなるので、ＤＲＡＭセル縮小化の障害となる。また、データ保持特性を維持するために、ＤＲＡＭの拡散層にはサリサイドを形成しないようにするプロセスが必要になるなどの問題があって、現状では、ゲート電極にサリサイド構造を採用することは難しい。
【０００７】
（５）また、ＤＲＡＭの縮小化と共に、ＤＲＡＭの記憶ノードコンタクトの形成に際して、余裕の無い開口を設けることが必須になり、しかも、拡散層コンタクトと同様に、コンタクト開口とワード線との距離が絶縁耐圧限界ぎりぎりの距離になっている。
その結果、コンタクト径が小さくなるので、小さいコンタクト径で抵抗増大を効率的に抑制する技術が必要となっている。
【０００８】
（６）一方、ロジック部のトランジスタ性能向上も目覚ましく、特にＰチャネル・トランジスタのオフ・リークを抑制するためにボロンイオンをイオン注入したＰ+ゲート電極が一般に用いられるようになってきた。
ところで、Ｐ+ゲート電極には、熱処理によるＰ+ゲート電極の活性化に際し、不純物のボロンが基板側に拡散してしまう、いわゆる「突き抜け」という問題が伴う。そのために、Ｐチャネル・トランジスタの特性ばらつきやゲート電極の空乏化、ゲート絶縁性の悪化といった深刻な問題を引き起こしている。
また、ＤＲＡＭの拡散層コンタクトに広く用いられている、ドープトポリシリコンは、熱処理による活性化が不可欠な材料であり、混載する際の整合性には注意を要する。
【０００９】
【発明が解決しようとする課題】
今後の０．１μｍ世代以降では、更なるゲート酸化膜の薄膜化が必要になると共に、上述したように、現在の０．１８μｍ世代では何とか許容できている技術も適用できなくなるおそれがある。
従って、チップの性能向上トレンドを維持するためには、Ｅｍｂ・ＤＲＡＭ構造自体の抜本的な改善が必要になると予想される。
【００１０】
そこで、０．１μｍ以降のＥｍｂ・ＤＲＡＭで顕在化すると予想される、前述の６つの問題を全て解決し、しかもチップ性能向上のトレンドを維持できる素子構造として、ＤＲＡＭ部のワード線を基板に形成した「溝」に埋め込んでしまう、Trench Access Transistor（ＴＡＴ）ＤＲＡＭセルが提案されている。
【００１１】
ここで、図１１を参照して、ＤＲＡＭメモリ部ととロジック部とを混載したＥｍｂ・ＤＲＡＭであって、ＤＲＡＭメモリ部がＴＡＴ・ＤＲＡＭセルで構成されている半導体装置の構成を説明する。図１１は、ＴＡＴ・ＤＲＡＭセルのトランジスタ部の構成を示す断面図である。尚、半導体装置のロジック部は、本発明と直接的な関係がないので、図１１の図示及び説明を省略している。
ＴＡＴ・ＤＲＡＭセルのトランジスタ部１０は、Ｎチャネルトランジスタであって、図１１に示すように、半導体基板、例えばＳｉ基板１２に形成した溝１４内にゲート絶縁膜１６を介して埋め込んだゲート電極１８と、溝１４の側方の基板上層に形成した拡散層２０と、拡散層２０に接続された拡散層取り出し電極２２とを備えている。
【００１２】
更に、図１１を参照して、ＴＡＴ・ＤＲＡＭセル１０の構成を説明する。
図１１に示すように、Ｓｉ基板１２には、素子分離領域２４が、例えばＳＴＩ（Shallow Trench Isolation）技術によって、例えば０．１μｍ〜０．２μｍ程度の深さで形成されている。Ｓｉ基板１２および素子分離領域２４には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さで形成され、溝１４内にはゲート絶縁膜１６を介してワード線（ゲート電極）１８が形成されている。
【００１３】
２個の素子分離領域２４の間の領域、つまりトランジスタ形成領域には、Ｐウエル２６が設けられ、Ｐウエル２６と溝１４との間のＳｉ基板１２の領域には、高濃度、例えば１．０×１０18／ｃｍ3〜１．０×１０19／ｃｍ3のチャネル拡散層２８が形成されている。
一方、溝１４の両側及び上部の半導体基板領域は、殆ど、基板濃度であって、極めて低濃度、例えば１．０×１０17／ｃｍ3〜１．０×１０18／ｃｍ3となっている。
ゲート絶縁膜１６は、シリコンの熱酸化による酸化シリコン膜の適用が可能であって、ゲート絶縁膜１６として例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜が形成されている。
【００１４】
また、ワード線（ゲート電極）１８は、その表面が溝１４上部のＳｉ基板１２表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下方の位置にあるように形成されていて、後述の拡散層取り出し電極２２との耐圧が確保されている。
ワード線（ゲート電極）１８は、信号遅延を抑制するため、従来のＷＳｉ2／ポリシリコンからなるポリサイド構造に代わり、例えばタングステン／窒化タングステン／ポリシリコン、又はコバルト／コバルトシリサイド／ポリシリコンからなる耐熱性のポリメタルゲート構造が用いられている。これにより、ホウ素の突き抜けや窒化タングステン界面への偏析などの問題は発生しない。
図１１中、１８ａは、タングステン／窒化タングステン又はコバルト／コバルトシリサイドを示す。
【００１５】
また、溝１４上部の半導体基板領域には、１×１０18ｃｍ-3〜３×１０18ｃｍ-3程度の濃度のソース／ドレイン拡散層２０が形成されている。
Ｓｉ基板１２との電界強度を緩和させることが望ましいので、拡散層２０と共に、拡散層２０との接合部の半導体基板領域が低濃度に設定され、低電界強度の接合が形成されている。
【００１６】
拡散層２０下のＳｉ基板１２は殆どイオン注入されていない領域なので、１×１０16ｃｍ-3〜５×１０17ｃｍ-3程度の非常に薄い濃度になっている。
これにより、本例のＮ−Ｐジャンクションは、超Graded Junctionとなる。この超Graded Junctionは、逆バイアス時の電界を緩和し、これにより、メガビット級のＤＲＡＭで僅かｐｐｍオーダーの不良ビットに起きる、通常よりも２桁程度も悪いジャンクションリークを抑制することができる。この不良ビットのデータ保持特性が、ＤＲＡＭのチップ性能を支配しており、今後のＤＲＡＭでデータ保持特性を維持する重要な技術となっている。
基板濃度が５×１０16ｃｍ3程度ならば、８５℃で５００ｍsec 以上のデータ保持特性が期待できる。これは、実に４〜５世代も前のＤＲＡＭのデータ保持特性に匹敵する性能である。
【００１７】
上述のように、ゲート電極１８がゲート絶縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２０がＳｉ基板１２の上部層に形成されていることから、チャネルは、ゲート電極１８が形成されている溝１４の底部側の基板領域を廻り込むように形成される。
これにより、ＤＲＡＭのトランジスタ部は、溝１４をラウンドする形でチャネルを形成して、長い実効的なチャネル長を確保することも出来るので、バックバイアスを印加して使う、短チャネル効果が著しいＤＲＡＭセルのトランジスタ特性を安定化させることも出来る。
【００１８】
拡散層２０上を含めてＳｉ基板１２上には、溝１４内を除いて、膜厚２０ｎｍから４０ｎｍのＣＶＤ・ＳｉＯ2 膜３２が、形成されている。ＳｉＯ2 膜３２は、
（１）Ｐウエル形成のためにイオン注入を行う際にバッファー膜の役割りを果たし、
（２）後で行うＤＲＡＭセルのトランジスタの基板濃度調整のためのイオン注入時に、イオン注入に対するストッパとして働き、ＤＲＡＭのジャンクション部の基板濃度の低濃度化を実現し、
（３）後の工程で、溝１４に埋め込まれたワード線の表面にサリサイドを形成する際に、ＤＲＡＭ部の拡散層にサリサイドが形成されるのを防止する役割等を果たす。
【００１９】
また、溝１４の溝壁上部には、膜厚１０ｎｍのＳｉＯ2 膜３４が溝１４の側壁防護壁としてＳｉＯ2 膜３２の上面まで設けられ、更に、ＳｉＯ2 膜３２上、ＳｉＯ2 膜３４に沿って、及びゲート電極１８上には、膜厚２０〜３０ｎｍのＳｉＮキャップ層３６が設けてある。
【００２０】
ＳｉＮキャップ層３６上には、第１の層間絶縁膜３８が成膜され、表面が平坦化されている。
第１の層間絶縁膜３８、ＳｉＮキャップ層３６、及びＣＶＤ・ＳｉＯ2 膜３２を貫通し、拡散層２０に接続する拡散層取り出し電極２２が、リンドープトポリシリコンでプラグ状に形成されている。取り出し電極２２は、拡散層２０の全面でコンタクトして、コンタクト抵抗が低減するように、プラグ径が出来る限り大きく形成されている。
取り出し電極２２は、それぞれ、設計に応じて、図示しないキャパシタ、及びビット線に接続されている。
【００２１】
ところで、上述のように、ＴＡＴ・ＤＲＡＭセルの構造を適用する際、拡散層取り出し電極２２とゲート電極１８との絶縁耐圧を維持するためには、両者の物理的な距離を確保する必要があるものの、拡散層取り出し電極２２とゲート電極１８との間に設ける物理的距離は、電極配置、及びＴＡＴ・ＤＲＡＭセルのトランジスタ特性から決定されるため、これを大きくすることは難しい。
一方、ＴＡＴ・ＤＲＡＭセルのゲート電極１８の低抵抗化を図るには、ゲート電極１８の断面積を広くすることが必要であるが、これでは、ゲート電極１８と拡散層取り出し電極２２との距離が縮小して、拡散層取り出し電極２２とゲート電極１８との間に十分な絶縁性を確保することが難しくなる。
つまり、上述したＴＡＴ・ＤＲＡＭセルの構造では、ＴＡＴ・ＤＲＡＭセルのゲート電極の低抵抗化と、拡散層取り出し電極とゲート電極間の耐圧確保がトレードオフの関係にある。
【００２２】
そこで、本発明の目的は、低抵抗のゲート電極を備え、かつ拡散層取り出し電極とゲート電極間に十分な絶縁耐圧を確保したＴＡＴ・ＤＲＡＭセルを有する半導体装置及びその製造方法を提供することである。
【００２３】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板に形成された溝と、溝内にゲート絶縁膜を介して埋め込まれたゲート電極と、溝内壁に沿ってゲート電極上に設けられた、ゲート絶縁膜よりも厚い絶縁膜からなるサイドウォールとを有する。そして、半導体基板の表面の溝を除く領域に形成されたソース・ドレイン拡散領域と、半導体基板において、ゲート絶縁膜を介してゲート電極の直下のみに形成されたチャネル拡散層とを備える。また、ゲート電極は、溝部分の上部であって、サイドウォール間の領域に設けられたシリサイド層と、溝部分の溝壁とシリサイド層との間に設けられた導電性ポリシリコン層とで構成されている。
【００２４】
本発明に係る半導体装置のＴＡＴ・ＤＲＡＭセルのゲート電極は、後述するエッチングの態様により、溝部分の上部であって、サイドウォール間の領域に設けられたシリサイド層と、溝部分の溝壁とシリサイド層との間に設けられた導電性ポリシリコン層とで構成されているものと、溝部分の上部であって、サイドウォール間の領域及びサイドウォールの下端部の下にまで入り込んだ領域にわたって設けられたシリサイド層と、溝部分の溝壁とシリサイド層との間に設けられた導電性ポリシリコン層とで構成されているものとに区別される。
ゲート酸化膜は例えばＳｉＯ2又はＳｉＯＮで形成され、サイドウォールはＳｉＮで形成されている。
【００２５】
ＴＡＴ・ＤＲＡＭセルのゲート電極は、溝部内の導電性ポリシリコン層を自己整合サリサイド技術によって低抵抗化されている。
本発明は、膜厚の厚いサイドウォールにより拡散層取り出し電極とゲート電極間の絶縁耐圧不良を防止し、ゲート電極をサリサイド構造にすることにより、ゲート電極を低抵抗化して信号遅延を抑制し、ＤＲＡＭの高速動作を可能とするものである。また、シリサイド層と拡散層とが厚い絶縁膜（サイドウォール）で分離された形状を有し、かつシリサイド形成部分の面積を広く確保したゲート電極構造を有するＴＡＴ・ＤＲＡＭセルを実現することができる。
本発明は、Ｅｍｂ（Embeded ）ＤＲＡＭに限らず、汎用のＤＲＡＭ素子に対しても適用可能である。
【００２６】
本発明に係る半導体装置の製造方法は、半導体基板のフィールド領域内にゲート電極形成用の溝を形成する工程と、形成した溝の開口部からイオン注入し、溝の下部のみにチャネル拡散層を形成する工程を有する。そして、半導体基板の表面を酸化してゲート絶縁膜を形成する工程と、溝内にゲート電極層を埋め込み、ゲート電極を形成する工程と、半導体基板の表面のみにイオン注入によりソース・ドレイン拡散領域を形成する工程を有する。さらに、ゲート電極上において、溝の内壁にゲート絶縁膜より膜厚の厚い絶縁膜からなるサイドウォールを形成する工程を有する。また、サイドウォールをマスクとし、異方性エッチング法を用いてゲート電極をエッチングし、ゲート電極にＵ字状の第２の溝を形成する工程と、第２の溝内にシリサイド層を形成する工程とを有する。
【００２７】
尚、孔形成工程では、異方性エッチング法に代えて等方性エッチング法を適用しても良い。
第２の溝の深さは、ゲート電極の抵抗値に応じて最適化した深さに設定する。本発明方法では、サイドウォールをマスクにしたサリサイド技術により、ゲート電極にシリサイドを形成することができる。
【００２８】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。尚、以下の実施形態例で示す成膜方法、絶縁層、導電層等の組成及び膜厚、プロセス条件等は、本発明の理解を容易にするための一つの例示であって、本発明はこの例示に限定されるものではない。
半導体装置の実施形態例１
本実施形態例は、本発明に係る半導体装置の実施形態の一例であって、図１は本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセル部の構成を示す断面図であり、図２はＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部４０は、図１に示すように、以下に挙げることを除いて、前述した従来のＴＡＴ・ＤＲＡＭセルのトランジスタ部１０と同じ構成を備えている。
【００２９】
トランジスタ部１０と異なる点は、
（１）溝１４の溝壁上部には、ゲート絶縁膜１６の膜厚より厚いＳｉＮからなるサイドウォール４２が設けられていることである。サイドウォール４２の膜厚は、例えばゲート絶縁膜１６の膜厚を１０ｎｍとするとき、２０ｎｍから３０ｎｍである。
（２）ゲート電極４４が、溝１４の下部であって、サイドウォール４２の下端から下方の溝部分を埋め込んで設けてあることである。
（３）ゲート電極４４が、溝部分の上部であって、サイドウォール４２間の領域に設けられたシリサイド層４４ａと、溝部分の溝壁とシリサイド層４４ａとの間に設けられたリンドープトポリシリコン層４４ｂとで構成されていることである。
【００３０】
本実施形態例では、ゲート電極４４は、断面積が大きく、しかもサリサイド構造になっているので、抵抗が低く、しかも溝１４の溝壁上部に、ゲート絶縁膜１６の膜厚より厚いＳｉＮからなるサイドウォール４２が設けられていることにより、拡散層取り出し電極２２とゲート電極４４との間の絶縁耐圧を十分に確保できる。
【００３１】
半導体装置の作製方法の実施形態例１
本実施形態例は、本発明に係る半導体装置の作製方法を上述の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部４０の作製に適用した実施形態の一例である。図３（ａ）から（ｃ）、図４（ｄ）から（ｆ）、図５（ｇ）から（ｉ）、及び図６は、それぞれ、本実施形態例の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部４０を作製する際の工程毎の断面図である。
本実施形態例の方法では、先ず、図３（ａ）に示すように、シャロートレンチ分離（ＳＴＩ）によって素子分離領域２４をＳｉ基板１２に形成し、基板表面にＣＶＤ・ＳｉＯ2膜３２を堆積する。
次いで、ＤＲＡＭ形成領域にイオン注入して、Ｓｉ基板１２の下層部にＰウエル２６を形成する。尚、必要ならパンチスルーストップ・イオン注入を行う。この段階では、まだ、トランジスタ部４０の基板濃度調整用のイオン注入、つまりチャネルドープは行わない。
【００３２】
次いで、ＣＶＤ・ＳｉＯ2 膜３２上に、フォトレジスト膜を成膜し、続いて、図３（ｂ）に示すように、ワード線以外の領域を覆うパターンを有するレジストマスク４６を形成する。
次に、図３（ｃ）に示すように、レジストマスク４６を使ってＳｉＯ2膜３２をエッチングし、続いて連続してＳｉ基板１２をエッチングして、フィールド領域内のＳｉ基板１２に溝深さが１００〜１５０ｎｍ程度の溝１４を形成する。
尚、溝１４は、トランジスタの電界集中を防ぐために、図３（ｃ）に示すように、底部を丸くラウンドにすることが望ましい。また、溝１４の幅はトランジスタのチャネル長になるので、できるだけ溝１４を垂直に加工することが望ましい。
【００３３】
レジストマスク４６を除去し、図４（ｄ）に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４７を成膜する。
次いで、イオン注入を行って、図４（ｄ）に示すように、溝１４の下にトランジスタ部４０のチャネル拡散層２８を形成する。トランジスタ部４０のチャネル拡散層２８として、高濃度にする領域は、溝１４の下方の基板領域であって、溝１４の側方のＳｉ基板１２及びＳｉ基板１２の上層部には、殆ど、基板濃度を調整するためのイオン注入を行う必要はない。
ＣＶＤ・ＳｉＯ2膜３２がイオン注入に対するストッパの役割を担うので、マスク無しで溝１４の下方の基板領域だけに、効果的なイオン注入が可能である。また、基板上層部は、イオン注入が行われないので、極めて低濃度の領域形成が可能である。
【００３４】
次いで、図４（ｅ）に示すように、犠牲酸化膜４７を除去し、ＳｉＯ2又はＳｉＯＮからなるゲート酸化膜１６を成膜し、リンドープトポリシリコン層４８をゲート酸化膜１６上全面に堆積する。
次に、リンドープトポリシリコン層４８をエッチバックして、図４（ｆ）に示すように、溝１４内にリンドープトポリシリコン層からなるゲート電極（ワード線）４９を形成する。
エッチバックする際には、溝１４内のゲート電極４９の上面が、Ｓｉ基板１２の表面より５０〜１００ｎｍ程度下に位置するようにエッチバックし、後で形成する拡散層取り出し電極２２との間の絶縁耐圧を維持するための距離を確保する。
本実施形態例では、トランジスタ部４０は、Ｎｃｈトランジスタであって、ポリシリコン層をＤＲＡＭ部のワード線のみに使用しているので、Ｎ+ゲート材料であるリンドープトポリシリコンが適用できる。また、ゲート電極４９の膜厚は５０〜１５０ｎｍ程度であり、「溝」状のワード線形成のみに最適化した膜厚を設定することができる。
【００３５】
次いで、図５（ｇ）に示すように、リンイオンをイオン注入して、ソース／ドレイン領域の拡散層２０を形成する。イオン注入は、拡散層２０の上部のみにできるだけシャープなプロファイルでイオン注入する。
イオン注入では、予め設けたＣＶＤ・ＳｉＯ2膜３２を貫通すれば良いので、２０〜５０ＫｅＶの注入エネルギーで行い、１×１０18〜３×１０18ｃｍ-3程度の濃度にする。拡散層２０の下Ｓｉ基板領域は、ほとんどイオン注入されていない領域で、１×１０16〜５×１０17ｃｍ-3程度の非常に薄い濃度にできる。これにより、拡散層２０とＳｉ基板１２の領域とのｎ−ｐジャンクションは、超Graded Junctionとなる。
【００３６】
続いて、図５（ｈ）に示すように、基板全面にＳｉＮ層を成膜し、次いで、エッチングして、ゲート絶縁膜１６より膜厚の厚いＳｉＮからなるサイドウォール４２をゲート電極４９より上の溝壁に形成する。サイドウォール４２の膜厚は、例えばゲート絶縁膜１６の膜厚を１０ｎｍとするとき、２０ｎｍから３０ｎｍである。
次いで、サイドウォール４２をマスクにして、サイドウォール４２間から露出しているゲート電極４９をプラズマエッチング法等の異方性エッチングによりエッチングして、図５（ｉ）及び図７に示すように、ゲート電極４９内にＵ字状の溝壁を有する第２の溝５０を形成する。
第２の溝５０を形成した残りのゲート電極４９は、リンドープトポリシリコンからなるゲート電極部４４ｂとなる。図７は、第２の溝５０の周りの拡大図である。
【００３７】
次いで、図６に示すように、サイドウォール４２をマスクにしたサリサイド技術により、第２の溝５０を埋めるようにして第２の溝５０内にシリサイド層４４ａを形成する。シリサイド層４４ａを形成した後、ＳｉＮキャップ層３６を堆積する。
これにより、溝１４内にシリサイド層４４ａとリンドープドポリシリコン層４４ｂとからなるサリサイド構造のゲート電極４４を形成することができる。図８は、ゲート電極４４の拡大図である。
ＳｉＮキャップ層３６は、シリサイド形成部のジャンクションリークを抑えるのに効果的であり、かつ、拡散層取り出し電極２２を形成するための接続孔４７を開口する際のエッチングストッパとなる。
【００３８】
次に、図示しないが、第１の層間絶縁膜３８を堆積し、ＣＭＰなどの平坦化技術を用いて平坦化し、第１の層間絶縁膜３８を貫通して、拡散層２０に達する拡散層取り出し電極２２を形成する。
以上の工程を経て、ゲート電極４４の抵抗が低く、かつ拡散層取り出し電極２２とゲート電極４４との絶縁距離が十分に確保された構造を有するＴＡＴ・ＤＲＡＭセルのトランジスタ部４０を作製することができる。
【００３９】
半導体装置の実施形態例２
本実施形態例は、本発明に係る半導体装置の実施形態の別の例であって、図９は本実施形態例の半導体装置に設けたＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部は、図１に示すように、以下に挙げることを除いて、実施形態例１のＴＡＴ・ＤＲＡＭセルのトランジスタ部４０と同じ構成を備えている。
トランジスタ部４０と異なる点は、図９に示すように、ゲート電極６０が、サイドウォール４２間の領域のみならずサイドウォール４２の下端部の下に入り込んだ領域まで拡張して設けられたシリサイド層６０ａと、溝１４の溝壁とシリサイド層６０ａとの間に設けられたリンドープトポリシリコン層６０ｂとで構成されていることである。
本実施形態例の半導体装置は、実施形態例１の半導体装置と同じ効果を奏することができる。
【００４０】
半導体装置の作製方法の実施形態例２
本実施形態例は、本発明に係る半導体装置の作製方法を実施形態例２の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部の作製に適用した実施形態の一例である。図１０（ａ）及び（ｂ）は、それぞれ、本実施形態例の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際のエッチング工程及びサリサイド工程の断面図である。
本実施形態例では、実施形態例１と同様にして、Ｓｉ基板１２に溝１４を形成し、次にイオン注入を行って、溝１４の下にチャネル拡散層２８を形成し、次いで基板全面にゲート酸化膜１６を成膜し、ゲート酸化膜１６上全面にゲート電極層４８を堆積し、続いてゲート電極層４８をエッチバックして、溝１４内にゲート電極４９を形成する。
次いで、図５（ｈ）に示すように、基板全面にＳｉＮ層を成膜し、続いて、エッチングして、ゲート絶縁膜１６より膜厚の厚いＳｉＮからなるサイドウォール４２をゲート電極４９より上の溝壁に形成する。
【００４１】
次いで、本実施形態例では、サイドウォール４２間から露出しているゲート電極４９をウエットエッチング法等の等方性エッチングによりエッチングして、図１０（ａ）に示すように、ゲート電極４９内に半球状の溝壁を有する第２の溝６２を形成する。第２の溝６２を形成した残りのゲート電極４９は、リンドープトポリシリコンからなるゲート電極部６０ｂとなる。
次いで、図１０（ｂ）に示すように、サリサイド技術により第２の溝６２を埋めるようして第２の溝６２内にシリサイド層６０ａを形成する。これにより、溝１４内に、シリサイド層６０ａとリンドープドポリシリコン層６０ｂとからなるサリサイド構造のゲート電極６０を形成することができる。次いで、全面にＳｉＮキャップ層３６を堆積する。
以下、実施形態例１と同様の工程を経ることにより、シリサイド層と半導体基板とが厚い絶縁膜で分離された形状を有し、なおかつシリサイド形成部分の面積を広く確保した、図９に示すゲート電極を有する半導体装置を作製することができる。
【００４２】
【発明の効果】
本発明によれば、溝の溝壁上部には、ゲート絶縁膜の膜厚より厚い絶縁膜からなるサイドウォールを設け、溝の下部であって、サイドウォールの下端から下方の溝部分を埋め込んでゲート電極を設けることにより、ゲート電極（ワード線）と拡散層取り出し電極との絶縁耐圧を高め、拡散層取り出し電極の形成過程でのあわせずれマージンを大きくすることができる。更には、サイドウォールの厚膜化により、サイドウォールの膜厚制御が容易になる。
また、ゲート電極内に第２の溝を作り、サリサイド構造を構成する断面積の大きなシリサイド層を設けることにより、ゲート電極の低抵抗化が可能となり、信号遅延を防止することができる。
本発明方法は、本発明に係る半導体装置の最適な製造方法を実現している。
【図面の簡単な説明】
【図１】実施形態例１の半導体装置のＴＡＴ・ＤＲＡＭセル部の構成を示す断面図である。
【図２】実施形態例１の半導体装置のＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図４】図４（ｄ）から（ｆ）は、それぞれ、図３（ｃ）に続いて、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図５】図５（ｇ）から（ｉ）は、それぞれ、図４（ｆ）に続いて、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図６】図５（ｉ）に続いて、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図７】第２の溝の周りの拡大図である。
【図８】ゲート電極の拡大図である。
【図９】実施形態例２の半導体装置に設けたＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ、実施形態例２の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際のエッチング工程及びサリサイド工程の断面図である。
【図１１】ＴＡＴ・ＤＲＡＭセルのトランジスタ部の構成を示す断面図である。
【符号の説明】
１０……ＴＡＴ・ＤＲＡＭセルのトランジスタ部、１２……Ｓｉ基板、１４……溝、１６……ゲート絶縁膜、１８……ゲート電極、１８ａ……シリサイド、２０……拡散層、２２……拡散層取り出し電極、２４……素子分離領域、２６……Ｐウエル、２８……チャネル拡散層、３２……ＣＶＤ・ＳｉＯ2 膜、３４……ＳｉＯ2 膜、３６……ＳｉＮキャップ層、３８……第１の層間絶縁膜、４０……実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部、４２……サイドウォール、４４……ゲート電極、４４ａ……シリサイド層、４４ｂ……リンドープトポリシリコン層、４６……レジストマスク、４７……犠牲酸化膜、４８……リンドープトポリシリコン層、４９……ゲート電極、５０……第２の溝、６０……ゲート電極、６０ａ……シリサイド層、６０ｂ……リンドープトポリシリコン層。
【発明の属する技術分野】
本発明は、ＴＡＴ・ＤＲＡＭセルを有する半導体装置及びその製造方法に関し、更に詳細には、ゲート電極と拡散層取り出し電極との絶縁耐圧が大きく、かつゲート電極の抵抗が低い構成のＴＡＴ・ＤＲＡＭセルを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
大量の情報を高速処理する半導体装置として、大容量のＤＲＡＭと高速ロジック集積回路を１チップに埋め込んだＥｍｂ（Embeded ）ＤＲＡＭが実用化されている。
しかし、年々、加速される半導体装置の微細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げるような様々な問題が顕在化してきている。
【０００３】
（１）ＤＲＡＭメモリセルの縮小に抗してトランジスタの高性能を維持するために、半導体装置を形成する半導体基板の基板濃度が益々高くなってきており、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻になって来ている。
このため、接合部に印加される電界は、益々強くなっており、メガビット級のＤＲＡＭでは、接合部のリークをｐｐｍオーダーに抑制することが難しくなっている。その結果、従来、マージンを持って制御可能であったＤＲＡＭのデータ保持特性（一般にTail特性と言う）を従来同様に維持することは、困難になっている。
そして、このままでは、世代ごとにキャパシタ容量を増大させてゆく以外に、有効な対策が見当たらない状況になっている。
【０００４】
（２）ＤＲＡＭセルの縮小化に伴い、拡散層の取り出しコンタクト（取り出し電極）と拡散層との接触面積が狭くなり、世代ごとに約２倍の勢いでコンタクト抵抗が大きくなっている。０．１μｍ以降の世代では、コンタクト抵抗が、数キロオームにもなることが予想され、メモリセル・トランジスタのオン抵抗に匹敵した抵抗値になると予想される。
コンタクト抵抗が大きくなると、コンタクト抵抗のばらつきが、メモリセル・トランジスタのみならず、ＤＲＡＭの動作、特に高速動作に大きく影響するので、ＤＲＡＭの製造過程で、コンタクトと拡散層との一層高い位置決め精度が要求される。特に、高速動作が要求されるＤＲＡＭでは、その性能確保上で位置決め精度の向上が問題となっている。
【０００５】
（３）また、ＤＲＡＭセルの縮小化に伴い、ワード線と、ワード線脇に形成する拡散層取り出しコンタクトとの層間絶縁距離が、年々、縮小している。例えば、ワード線と拡散層取り出しコンタクトとの間で絶縁耐圧を確保するためには、メガビット級のＤＲＡＭでは、ワード線と拡散層取り出しコンタクトとの層間絶縁距離は、２０〜３０ｎｍが限界距離と言われているものの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続くと、０．１μｍ以降の世代では、ワード線と拡散層取り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの限界距離以下になる。
【０００６】
（４）従来は、ＷＳｉ／ドープト・ポリシリコン・ポリサイド構造をＤＲＡＭのワード線に採用して、信号遅延の問題を緩和してきたが、近年のＤＲＡＭの微細化と共に、ワード線のアスペクト比が大きくなり、またワード線の信号遅延を抑えるためにワード線の配線構造を十分な低抵抗にすることが困難となって来ている。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭなどでは、このワード線遅延が、ＤＲＡＭのアクセスタイムに影響する深刻な問題となっている。
そこで、ゲート電極（ワード線）の低抵抗化のために、サリサイド構造の配線が実用化されている。
しかし、サリサイド構造をＤＲＡＭセルのゲート電極（ワード線）に適用すると、オフセットＳｉＯ2を使えなくなるので、ＤＲＡＭセル縮小化の障害となる。また、データ保持特性を維持するために、ＤＲＡＭの拡散層にはサリサイドを形成しないようにするプロセスが必要になるなどの問題があって、現状では、ゲート電極にサリサイド構造を採用することは難しい。
【０００７】
（５）また、ＤＲＡＭの縮小化と共に、ＤＲＡＭの記憶ノードコンタクトの形成に際して、余裕の無い開口を設けることが必須になり、しかも、拡散層コンタクトと同様に、コンタクト開口とワード線との距離が絶縁耐圧限界ぎりぎりの距離になっている。
その結果、コンタクト径が小さくなるので、小さいコンタクト径で抵抗増大を効率的に抑制する技術が必要となっている。
【０００８】
（６）一方、ロジック部のトランジスタ性能向上も目覚ましく、特にＰチャネル・トランジスタのオフ・リークを抑制するためにボロンイオンをイオン注入したＰ+ゲート電極が一般に用いられるようになってきた。
ところで、Ｐ+ゲート電極には、熱処理によるＰ+ゲート電極の活性化に際し、不純物のボロンが基板側に拡散してしまう、いわゆる「突き抜け」という問題が伴う。そのために、Ｐチャネル・トランジスタの特性ばらつきやゲート電極の空乏化、ゲート絶縁性の悪化といった深刻な問題を引き起こしている。
また、ＤＲＡＭの拡散層コンタクトに広く用いられている、ドープトポリシリコンは、熱処理による活性化が不可欠な材料であり、混載する際の整合性には注意を要する。
【０００９】
【発明が解決しようとする課題】
今後の０．１μｍ世代以降では、更なるゲート酸化膜の薄膜化が必要になると共に、上述したように、現在の０．１８μｍ世代では何とか許容できている技術も適用できなくなるおそれがある。
従って、チップの性能向上トレンドを維持するためには、Ｅｍｂ・ＤＲＡＭ構造自体の抜本的な改善が必要になると予想される。
【００１０】
そこで、０．１μｍ以降のＥｍｂ・ＤＲＡＭで顕在化すると予想される、前述の６つの問題を全て解決し、しかもチップ性能向上のトレンドを維持できる素子構造として、ＤＲＡＭ部のワード線を基板に形成した「溝」に埋め込んでしまう、Trench Access Transistor（ＴＡＴ）ＤＲＡＭセルが提案されている。
【００１１】
ここで、図１１を参照して、ＤＲＡＭメモリ部ととロジック部とを混載したＥｍｂ・ＤＲＡＭであって、ＤＲＡＭメモリ部がＴＡＴ・ＤＲＡＭセルで構成されている半導体装置の構成を説明する。図１１は、ＴＡＴ・ＤＲＡＭセルのトランジスタ部の構成を示す断面図である。尚、半導体装置のロジック部は、本発明と直接的な関係がないので、図１１の図示及び説明を省略している。
ＴＡＴ・ＤＲＡＭセルのトランジスタ部１０は、Ｎチャネルトランジスタであって、図１１に示すように、半導体基板、例えばＳｉ基板１２に形成した溝１４内にゲート絶縁膜１６を介して埋め込んだゲート電極１８と、溝１４の側方の基板上層に形成した拡散層２０と、拡散層２０に接続された拡散層取り出し電極２２とを備えている。
【００１２】
更に、図１１を参照して、ＴＡＴ・ＤＲＡＭセル１０の構成を説明する。
図１１に示すように、Ｓｉ基板１２には、素子分離領域２４が、例えばＳＴＩ（Shallow Trench Isolation）技術によって、例えば０．１μｍ〜０．２μｍ程度の深さで形成されている。Ｓｉ基板１２および素子分離領域２４には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さで形成され、溝１４内にはゲート絶縁膜１６を介してワード線（ゲート電極）１８が形成されている。
【００１３】
２個の素子分離領域２４の間の領域、つまりトランジスタ形成領域には、Ｐウエル２６が設けられ、Ｐウエル２６と溝１４との間のＳｉ基板１２の領域には、高濃度、例えば１．０×１０18／ｃｍ3〜１．０×１０19／ｃｍ3のチャネル拡散層２８が形成されている。
一方、溝１４の両側及び上部の半導体基板領域は、殆ど、基板濃度であって、極めて低濃度、例えば１．０×１０17／ｃｍ3〜１．０×１０18／ｃｍ3となっている。
ゲート絶縁膜１６は、シリコンの熱酸化による酸化シリコン膜の適用が可能であって、ゲート絶縁膜１６として例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜が形成されている。
【００１４】
また、ワード線（ゲート電極）１８は、その表面が溝１４上部のＳｉ基板１２表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下方の位置にあるように形成されていて、後述の拡散層取り出し電極２２との耐圧が確保されている。
ワード線（ゲート電極）１８は、信号遅延を抑制するため、従来のＷＳｉ2／ポリシリコンからなるポリサイド構造に代わり、例えばタングステン／窒化タングステン／ポリシリコン、又はコバルト／コバルトシリサイド／ポリシリコンからなる耐熱性のポリメタルゲート構造が用いられている。これにより、ホウ素の突き抜けや窒化タングステン界面への偏析などの問題は発生しない。
図１１中、１８ａは、タングステン／窒化タングステン又はコバルト／コバルトシリサイドを示す。
【００１５】
また、溝１４上部の半導体基板領域には、１×１０18ｃｍ-3〜３×１０18ｃｍ-3程度の濃度のソース／ドレイン拡散層２０が形成されている。
Ｓｉ基板１２との電界強度を緩和させることが望ましいので、拡散層２０と共に、拡散層２０との接合部の半導体基板領域が低濃度に設定され、低電界強度の接合が形成されている。
【００１６】
拡散層２０下のＳｉ基板１２は殆どイオン注入されていない領域なので、１×１０16ｃｍ-3〜５×１０17ｃｍ-3程度の非常に薄い濃度になっている。
これにより、本例のＮ−Ｐジャンクションは、超Graded Junctionとなる。この超Graded Junctionは、逆バイアス時の電界を緩和し、これにより、メガビット級のＤＲＡＭで僅かｐｐｍオーダーの不良ビットに起きる、通常よりも２桁程度も悪いジャンクションリークを抑制することができる。この不良ビットのデータ保持特性が、ＤＲＡＭのチップ性能を支配しており、今後のＤＲＡＭでデータ保持特性を維持する重要な技術となっている。
基板濃度が５×１０16ｃｍ3程度ならば、８５℃で５００ｍsec 以上のデータ保持特性が期待できる。これは、実に４〜５世代も前のＤＲＡＭのデータ保持特性に匹敵する性能である。
【００１７】
上述のように、ゲート電極１８がゲート絶縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２０がＳｉ基板１２の上部層に形成されていることから、チャネルは、ゲート電極１８が形成されている溝１４の底部側の基板領域を廻り込むように形成される。
これにより、ＤＲＡＭのトランジスタ部は、溝１４をラウンドする形でチャネルを形成して、長い実効的なチャネル長を確保することも出来るので、バックバイアスを印加して使う、短チャネル効果が著しいＤＲＡＭセルのトランジスタ特性を安定化させることも出来る。
【００１８】
拡散層２０上を含めてＳｉ基板１２上には、溝１４内を除いて、膜厚２０ｎｍから４０ｎｍのＣＶＤ・ＳｉＯ2 膜３２が、形成されている。ＳｉＯ2 膜３２は、
（１）Ｐウエル形成のためにイオン注入を行う際にバッファー膜の役割りを果たし、
（２）後で行うＤＲＡＭセルのトランジスタの基板濃度調整のためのイオン注入時に、イオン注入に対するストッパとして働き、ＤＲＡＭのジャンクション部の基板濃度の低濃度化を実現し、
（３）後の工程で、溝１４に埋め込まれたワード線の表面にサリサイドを形成する際に、ＤＲＡＭ部の拡散層にサリサイドが形成されるのを防止する役割等を果たす。
【００１９】
また、溝１４の溝壁上部には、膜厚１０ｎｍのＳｉＯ2 膜３４が溝１４の側壁防護壁としてＳｉＯ2 膜３２の上面まで設けられ、更に、ＳｉＯ2 膜３２上、ＳｉＯ2 膜３４に沿って、及びゲート電極１８上には、膜厚２０〜３０ｎｍのＳｉＮキャップ層３６が設けてある。
【００２０】
ＳｉＮキャップ層３６上には、第１の層間絶縁膜３８が成膜され、表面が平坦化されている。
第１の層間絶縁膜３８、ＳｉＮキャップ層３６、及びＣＶＤ・ＳｉＯ2 膜３２を貫通し、拡散層２０に接続する拡散層取り出し電極２２が、リンドープトポリシリコンでプラグ状に形成されている。取り出し電極２２は、拡散層２０の全面でコンタクトして、コンタクト抵抗が低減するように、プラグ径が出来る限り大きく形成されている。
取り出し電極２２は、それぞれ、設計に応じて、図示しないキャパシタ、及びビット線に接続されている。
【００２１】
ところで、上述のように、ＴＡＴ・ＤＲＡＭセルの構造を適用する際、拡散層取り出し電極２２とゲート電極１８との絶縁耐圧を維持するためには、両者の物理的な距離を確保する必要があるものの、拡散層取り出し電極２２とゲート電極１８との間に設ける物理的距離は、電極配置、及びＴＡＴ・ＤＲＡＭセルのトランジスタ特性から決定されるため、これを大きくすることは難しい。
一方、ＴＡＴ・ＤＲＡＭセルのゲート電極１８の低抵抗化を図るには、ゲート電極１８の断面積を広くすることが必要であるが、これでは、ゲート電極１８と拡散層取り出し電極２２との距離が縮小して、拡散層取り出し電極２２とゲート電極１８との間に十分な絶縁性を確保することが難しくなる。
つまり、上述したＴＡＴ・ＤＲＡＭセルの構造では、ＴＡＴ・ＤＲＡＭセルのゲート電極の低抵抗化と、拡散層取り出し電極とゲート電極間の耐圧確保がトレードオフの関係にある。
【００２２】
そこで、本発明の目的は、低抵抗のゲート電極を備え、かつ拡散層取り出し電極とゲート電極間に十分な絶縁耐圧を確保したＴＡＴ・ＤＲＡＭセルを有する半導体装置及びその製造方法を提供することである。
【００２３】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板に形成された溝と、溝内にゲート絶縁膜を介して埋め込まれたゲート電極と、溝内壁に沿ってゲート電極上に設けられた、ゲート絶縁膜よりも厚い絶縁膜からなるサイドウォールとを有する。そして、半導体基板の表面の溝を除く領域に形成されたソース・ドレイン拡散領域と、半導体基板において、ゲート絶縁膜を介してゲート電極の直下のみに形成されたチャネル拡散層とを備える。また、ゲート電極は、溝部分の上部であって、サイドウォール間の領域に設けられたシリサイド層と、溝部分の溝壁とシリサイド層との間に設けられた導電性ポリシリコン層とで構成されている。
【００２４】
本発明に係る半導体装置のＴＡＴ・ＤＲＡＭセルのゲート電極は、後述するエッチングの態様により、溝部分の上部であって、サイドウォール間の領域に設けられたシリサイド層と、溝部分の溝壁とシリサイド層との間に設けられた導電性ポリシリコン層とで構成されているものと、溝部分の上部であって、サイドウォール間の領域及びサイドウォールの下端部の下にまで入り込んだ領域にわたって設けられたシリサイド層と、溝部分の溝壁とシリサイド層との間に設けられた導電性ポリシリコン層とで構成されているものとに区別される。
ゲート酸化膜は例えばＳｉＯ2又はＳｉＯＮで形成され、サイドウォールはＳｉＮで形成されている。
【００２５】
ＴＡＴ・ＤＲＡＭセルのゲート電極は、溝部内の導電性ポリシリコン層を自己整合サリサイド技術によって低抵抗化されている。
本発明は、膜厚の厚いサイドウォールにより拡散層取り出し電極とゲート電極間の絶縁耐圧不良を防止し、ゲート電極をサリサイド構造にすることにより、ゲート電極を低抵抗化して信号遅延を抑制し、ＤＲＡＭの高速動作を可能とするものである。また、シリサイド層と拡散層とが厚い絶縁膜（サイドウォール）で分離された形状を有し、かつシリサイド形成部分の面積を広く確保したゲート電極構造を有するＴＡＴ・ＤＲＡＭセルを実現することができる。
本発明は、Ｅｍｂ（Embeded ）ＤＲＡＭに限らず、汎用のＤＲＡＭ素子に対しても適用可能である。
【００２６】
本発明に係る半導体装置の製造方法は、半導体基板のフィールド領域内にゲート電極形成用の溝を形成する工程と、形成した溝の開口部からイオン注入し、溝の下部のみにチャネル拡散層を形成する工程を有する。そして、半導体基板の表面を酸化してゲート絶縁膜を形成する工程と、溝内にゲート電極層を埋め込み、ゲート電極を形成する工程と、半導体基板の表面のみにイオン注入によりソース・ドレイン拡散領域を形成する工程を有する。さらに、ゲート電極上において、溝の内壁にゲート絶縁膜より膜厚の厚い絶縁膜からなるサイドウォールを形成する工程を有する。また、サイドウォールをマスクとし、異方性エッチング法を用いてゲート電極をエッチングし、ゲート電極にＵ字状の第２の溝を形成する工程と、第２の溝内にシリサイド層を形成する工程とを有する。
【００２７】
尚、孔形成工程では、異方性エッチング法に代えて等方性エッチング法を適用しても良い。
第２の溝の深さは、ゲート電極の抵抗値に応じて最適化した深さに設定する。本発明方法では、サイドウォールをマスクにしたサリサイド技術により、ゲート電極にシリサイドを形成することができる。
【００２８】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。尚、以下の実施形態例で示す成膜方法、絶縁層、導電層等の組成及び膜厚、プロセス条件等は、本発明の理解を容易にするための一つの例示であって、本発明はこの例示に限定されるものではない。
半導体装置の実施形態例１
本実施形態例は、本発明に係る半導体装置の実施形態の一例であって、図１は本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセル部の構成を示す断面図であり、図２はＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部４０は、図１に示すように、以下に挙げることを除いて、前述した従来のＴＡＴ・ＤＲＡＭセルのトランジスタ部１０と同じ構成を備えている。
【００２９】
トランジスタ部１０と異なる点は、
（１）溝１４の溝壁上部には、ゲート絶縁膜１６の膜厚より厚いＳｉＮからなるサイドウォール４２が設けられていることである。サイドウォール４２の膜厚は、例えばゲート絶縁膜１６の膜厚を１０ｎｍとするとき、２０ｎｍから３０ｎｍである。
（２）ゲート電極４４が、溝１４の下部であって、サイドウォール４２の下端から下方の溝部分を埋め込んで設けてあることである。
（３）ゲート電極４４が、溝部分の上部であって、サイドウォール４２間の領域に設けられたシリサイド層４４ａと、溝部分の溝壁とシリサイド層４４ａとの間に設けられたリンドープトポリシリコン層４４ｂとで構成されていることである。
【００３０】
本実施形態例では、ゲート電極４４は、断面積が大きく、しかもサリサイド構造になっているので、抵抗が低く、しかも溝１４の溝壁上部に、ゲート絶縁膜１６の膜厚より厚いＳｉＮからなるサイドウォール４２が設けられていることにより、拡散層取り出し電極２２とゲート電極４４との間の絶縁耐圧を十分に確保できる。
【００３１】
半導体装置の作製方法の実施形態例１
本実施形態例は、本発明に係る半導体装置の作製方法を上述の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部４０の作製に適用した実施形態の一例である。図３（ａ）から（ｃ）、図４（ｄ）から（ｆ）、図５（ｇ）から（ｉ）、及び図６は、それぞれ、本実施形態例の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部４０を作製する際の工程毎の断面図である。
本実施形態例の方法では、先ず、図３（ａ）に示すように、シャロートレンチ分離（ＳＴＩ）によって素子分離領域２４をＳｉ基板１２に形成し、基板表面にＣＶＤ・ＳｉＯ2膜３２を堆積する。
次いで、ＤＲＡＭ形成領域にイオン注入して、Ｓｉ基板１２の下層部にＰウエル２６を形成する。尚、必要ならパンチスルーストップ・イオン注入を行う。この段階では、まだ、トランジスタ部４０の基板濃度調整用のイオン注入、つまりチャネルドープは行わない。
【００３２】
次いで、ＣＶＤ・ＳｉＯ2 膜３２上に、フォトレジスト膜を成膜し、続いて、図３（ｂ）に示すように、ワード線以外の領域を覆うパターンを有するレジストマスク４６を形成する。
次に、図３（ｃ）に示すように、レジストマスク４６を使ってＳｉＯ2膜３２をエッチングし、続いて連続してＳｉ基板１２をエッチングして、フィールド領域内のＳｉ基板１２に溝深さが１００〜１５０ｎｍ程度の溝１４を形成する。
尚、溝１４は、トランジスタの電界集中を防ぐために、図３（ｃ）に示すように、底部を丸くラウンドにすることが望ましい。また、溝１４の幅はトランジスタのチャネル長になるので、できるだけ溝１４を垂直に加工することが望ましい。
【００３３】
レジストマスク４６を除去し、図４（ｄ）に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４７を成膜する。
次いで、イオン注入を行って、図４（ｄ）に示すように、溝１４の下にトランジスタ部４０のチャネル拡散層２８を形成する。トランジスタ部４０のチャネル拡散層２８として、高濃度にする領域は、溝１４の下方の基板領域であって、溝１４の側方のＳｉ基板１２及びＳｉ基板１２の上層部には、殆ど、基板濃度を調整するためのイオン注入を行う必要はない。
ＣＶＤ・ＳｉＯ2膜３２がイオン注入に対するストッパの役割を担うので、マスク無しで溝１４の下方の基板領域だけに、効果的なイオン注入が可能である。また、基板上層部は、イオン注入が行われないので、極めて低濃度の領域形成が可能である。
【００３４】
次いで、図４（ｅ）に示すように、犠牲酸化膜４７を除去し、ＳｉＯ2又はＳｉＯＮからなるゲート酸化膜１６を成膜し、リンドープトポリシリコン層４８をゲート酸化膜１６上全面に堆積する。
次に、リンドープトポリシリコン層４８をエッチバックして、図４（ｆ）に示すように、溝１４内にリンドープトポリシリコン層からなるゲート電極（ワード線）４９を形成する。
エッチバックする際には、溝１４内のゲート電極４９の上面が、Ｓｉ基板１２の表面より５０〜１００ｎｍ程度下に位置するようにエッチバックし、後で形成する拡散層取り出し電極２２との間の絶縁耐圧を維持するための距離を確保する。
本実施形態例では、トランジスタ部４０は、Ｎｃｈトランジスタであって、ポリシリコン層をＤＲＡＭ部のワード線のみに使用しているので、Ｎ+ゲート材料であるリンドープトポリシリコンが適用できる。また、ゲート電極４９の膜厚は５０〜１５０ｎｍ程度であり、「溝」状のワード線形成のみに最適化した膜厚を設定することができる。
【００３５】
次いで、図５（ｇ）に示すように、リンイオンをイオン注入して、ソース／ドレイン領域の拡散層２０を形成する。イオン注入は、拡散層２０の上部のみにできるだけシャープなプロファイルでイオン注入する。
イオン注入では、予め設けたＣＶＤ・ＳｉＯ2膜３２を貫通すれば良いので、２０〜５０ＫｅＶの注入エネルギーで行い、１×１０18〜３×１０18ｃｍ-3程度の濃度にする。拡散層２０の下Ｓｉ基板領域は、ほとんどイオン注入されていない領域で、１×１０16〜５×１０17ｃｍ-3程度の非常に薄い濃度にできる。これにより、拡散層２０とＳｉ基板１２の領域とのｎ−ｐジャンクションは、超Graded Junctionとなる。
【００３６】
続いて、図５（ｈ）に示すように、基板全面にＳｉＮ層を成膜し、次いで、エッチングして、ゲート絶縁膜１６より膜厚の厚いＳｉＮからなるサイドウォール４２をゲート電極４９より上の溝壁に形成する。サイドウォール４２の膜厚は、例えばゲート絶縁膜１６の膜厚を１０ｎｍとするとき、２０ｎｍから３０ｎｍである。
次いで、サイドウォール４２をマスクにして、サイドウォール４２間から露出しているゲート電極４９をプラズマエッチング法等の異方性エッチングによりエッチングして、図５（ｉ）及び図７に示すように、ゲート電極４９内にＵ字状の溝壁を有する第２の溝５０を形成する。
第２の溝５０を形成した残りのゲート電極４９は、リンドープトポリシリコンからなるゲート電極部４４ｂとなる。図７は、第２の溝５０の周りの拡大図である。
【００３７】
次いで、図６に示すように、サイドウォール４２をマスクにしたサリサイド技術により、第２の溝５０を埋めるようにして第２の溝５０内にシリサイド層４４ａを形成する。シリサイド層４４ａを形成した後、ＳｉＮキャップ層３６を堆積する。
これにより、溝１４内にシリサイド層４４ａとリンドープドポリシリコン層４４ｂとからなるサリサイド構造のゲート電極４４を形成することができる。図８は、ゲート電極４４の拡大図である。
ＳｉＮキャップ層３６は、シリサイド形成部のジャンクションリークを抑えるのに効果的であり、かつ、拡散層取り出し電極２２を形成するための接続孔４７を開口する際のエッチングストッパとなる。
【００３８】
次に、図示しないが、第１の層間絶縁膜３８を堆積し、ＣＭＰなどの平坦化技術を用いて平坦化し、第１の層間絶縁膜３８を貫通して、拡散層２０に達する拡散層取り出し電極２２を形成する。
以上の工程を経て、ゲート電極４４の抵抗が低く、かつ拡散層取り出し電極２２とゲート電極４４との絶縁距離が十分に確保された構造を有するＴＡＴ・ＤＲＡＭセルのトランジスタ部４０を作製することができる。
【００３９】
半導体装置の実施形態例２
本実施形態例は、本発明に係る半導体装置の実施形態の別の例であって、図９は本実施形態例の半導体装置に設けたＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部は、図１に示すように、以下に挙げることを除いて、実施形態例１のＴＡＴ・ＤＲＡＭセルのトランジスタ部４０と同じ構成を備えている。
トランジスタ部４０と異なる点は、図９に示すように、ゲート電極６０が、サイドウォール４２間の領域のみならずサイドウォール４２の下端部の下に入り込んだ領域まで拡張して設けられたシリサイド層６０ａと、溝１４の溝壁とシリサイド層６０ａとの間に設けられたリンドープトポリシリコン層６０ｂとで構成されていることである。
本実施形態例の半導体装置は、実施形態例１の半導体装置と同じ効果を奏することができる。
【００４０】
半導体装置の作製方法の実施形態例２
本実施形態例は、本発明に係る半導体装置の作製方法を実施形態例２の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部の作製に適用した実施形態の一例である。図１０（ａ）及び（ｂ）は、それぞれ、本実施形態例の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際のエッチング工程及びサリサイド工程の断面図である。
本実施形態例では、実施形態例１と同様にして、Ｓｉ基板１２に溝１４を形成し、次にイオン注入を行って、溝１４の下にチャネル拡散層２８を形成し、次いで基板全面にゲート酸化膜１６を成膜し、ゲート酸化膜１６上全面にゲート電極層４８を堆積し、続いてゲート電極層４８をエッチバックして、溝１４内にゲート電極４９を形成する。
次いで、図５（ｈ）に示すように、基板全面にＳｉＮ層を成膜し、続いて、エッチングして、ゲート絶縁膜１６より膜厚の厚いＳｉＮからなるサイドウォール４２をゲート電極４９より上の溝壁に形成する。
【００４１】
次いで、本実施形態例では、サイドウォール４２間から露出しているゲート電極４９をウエットエッチング法等の等方性エッチングによりエッチングして、図１０（ａ）に示すように、ゲート電極４９内に半球状の溝壁を有する第２の溝６２を形成する。第２の溝６２を形成した残りのゲート電極４９は、リンドープトポリシリコンからなるゲート電極部６０ｂとなる。
次いで、図１０（ｂ）に示すように、サリサイド技術により第２の溝６２を埋めるようして第２の溝６２内にシリサイド層６０ａを形成する。これにより、溝１４内に、シリサイド層６０ａとリンドープドポリシリコン層６０ｂとからなるサリサイド構造のゲート電極６０を形成することができる。次いで、全面にＳｉＮキャップ層３６を堆積する。
以下、実施形態例１と同様の工程を経ることにより、シリサイド層と半導体基板とが厚い絶縁膜で分離された形状を有し、なおかつシリサイド形成部分の面積を広く確保した、図９に示すゲート電極を有する半導体装置を作製することができる。
【００４２】
【発明の効果】
本発明によれば、溝の溝壁上部には、ゲート絶縁膜の膜厚より厚い絶縁膜からなるサイドウォールを設け、溝の下部であって、サイドウォールの下端から下方の溝部分を埋め込んでゲート電極を設けることにより、ゲート電極（ワード線）と拡散層取り出し電極との絶縁耐圧を高め、拡散層取り出し電極の形成過程でのあわせずれマージンを大きくすることができる。更には、サイドウォールの厚膜化により、サイドウォールの膜厚制御が容易になる。
また、ゲート電極内に第２の溝を作り、サリサイド構造を構成する断面積の大きなシリサイド層を設けることにより、ゲート電極の低抵抗化が可能となり、信号遅延を防止することができる。
本発明方法は、本発明に係る半導体装置の最適な製造方法を実現している。
【図面の簡単な説明】
【図１】実施形態例１の半導体装置のＴＡＴ・ＤＲＡＭセル部の構成を示す断面図である。
【図２】実施形態例１の半導体装置のＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図４】図４（ｄ）から（ｆ）は、それぞれ、図３（ｃ）に続いて、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図５】図５（ｇ）から（ｉ）は、それぞれ、図４（ｆ）に続いて、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図６】図５（ｉ）に続いて、実施形態例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際の工程毎の断面図である。
【図７】第２の溝の周りの拡大図である。
【図８】ゲート電極の拡大図である。
【図９】実施形態例２の半導体装置に設けたＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ、実施形態例２の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際のエッチング工程及びサリサイド工程の断面図である。
【図１１】ＴＡＴ・ＤＲＡＭセルのトランジスタ部の構成を示す断面図である。
【符号の説明】
１０……ＴＡＴ・ＤＲＡＭセルのトランジスタ部、１２……Ｓｉ基板、１４……溝、１６……ゲート絶縁膜、１８……ゲート電極、１８ａ……シリサイド、２０……拡散層、２２……拡散層取り出し電極、２４……素子分離領域、２６……Ｐウエル、２８……チャネル拡散層、３２……ＣＶＤ・ＳｉＯ2 膜、３４……ＳｉＯ2 膜、３６……ＳｉＮキャップ層、３８……第１の層間絶縁膜、４０……実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部、４２……サイドウォール、４４……ゲート電極、４４ａ……シリサイド層、４４ｂ……リンドープトポリシリコン層、４６……レジストマスク、４７……犠牲酸化膜、４８……リンドープトポリシリコン層、４９……ゲート電極、５０……第２の溝、６０……ゲート電極、６０ａ……シリサイド層、６０ｂ……リンドープトポリシリコン層。
Claims (5)
- 半導体基板に形成された溝と、
前記溝内にゲート絶縁膜を介して埋め込まれたゲート電極と、
前記溝内壁に沿って前記ゲート電極上に設けられた、前記ゲート絶縁膜よりも厚い絶縁膜からなるサイドウォールと、
前記半導体基板の表面の前記溝を除く領域に形成されたソース・ドレイン拡散領域と、
前記半導体基板において、前記ゲート絶縁膜を介して前記ゲート電極の直下のみに形成されたチャネル拡散層と、を備え、
前記ゲート電極は、前記溝部分の上部であって、前記サイドウォール間の領域に設けられたシリサイド層と、前記溝部分の溝壁と前記シリサイド層との間に設けられた導電性ポリシリコン層とで構成されている
半導体装置。 - 前記ゲート電極は、前記溝部分の上部であって、前記サイドウォール間の領域及び前記サイドウォールの下端部の下にまで入り込んだ領域にわたって設けられたシリサイド層と、前記溝部分の溝壁と前記シリサイド層との間に設けられた導電性ポリシリコン層とで構成されている請求項１に記載の半導体装置。
- 前記ゲート絶縁膜がＳｉＯ2又はＳｉＯＮで形成され、前記サイドウォールがＳｉＮで形成されている請求項１又は２に記載の半導体装置。
- 半導体基板のフィールド領域内にゲート電極形成用の溝を形成する工程と、
形成した前記溝の開口部からイオン注入し、前記溝の下部のみにチャネル拡散層を形成する工程と、
前記半導体基板の表面を酸化してゲート絶縁膜を形成する工程と、
前記溝内にゲート電極層を埋め込み、ゲート電極を形成する工程と、
前記半導体基板の表面のみにイオン注入によりソース・ドレイン拡散領域を形成する工程と、
前記ゲート電極上において、前記溝の内壁に前記ゲート絶縁膜より膜厚の厚い絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとし、異方性エッチング法を用いて前記ゲート電極をエッチングし、前記ゲート電極にＵ字状の第２の溝を形成する工程と、
前記第２の溝内にシリサイド層を形成する工程と、を有する
半導体装置の製造方法。 - 前記第２の溝を形成する工程では、異方性エッチング法に代えて等方性エッチング法を適用する請求項４に記載の半導体装置の製造方法。
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