JP4754201B2

JP4754201B2 - 半導体装置

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Publication number: JP4754201B2
Application number: JP2004298611A
Authority: JP
Inventors: 浩也清水; 光昭片桐; 文由紀長内; 康高橋; 誠司成井
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2004-10-13
Filing date: 2004-10-13
Publication date: 2011-08-24
Anticipated expiration: 2024-10-13
Also published as: US20060081972A1; US8362614B2; JP2006114595A

Description

本発明は、半導体装置に係り、特にコンピュータなどの記憶素子に用いられるＤＲＡＭ（Dynamic Random Access Memory）のうち、ファインピッチ・ボール・グリッド・アレイ（ＦＢＧＡ：Fine Pitch Ball Grid Array）に用いる半導体チップに利用して有効な技術に関する。

従来の半導体装置としては、例えば、特開２００１−１８５５７６号公報（特許文献１）に示されるものがある。この特許文献１の半導体装置では、半導体装置の電源系インダクタンスを低減するために、信号線用パッド（信号用パッド）と電源電位用パッド（電源パッド）と接地電位用パッド（グランドパッド）とが、配線基板における半導体ペレット（半導体チップ）をボンディングした第一主面に形成されているとともに、第二主面に形成された信号用端子、電源電位用端子、接地電位用端子にスルーホール導体で互いに電気的に独立して接続されており、電源電位用パッドと接地電位用パッドとが信号線用パッドの両脇にそれぞれ配置されているように構成したものである。

特開２００１−１８５５７６号公報

しかし、特許文献１では、半導体装置の電源系インダクタンスを低減するのに有効な手段が示されているものの、半導体装置に用いられる半導体チップのサイズシュリンクについては開示されていない。

ＤＲＡＭに代表される半導体装置においては、半導体チップのシュリンク、つまりサイズの縮小が望まれている。半導体チップを形成するシリコンウェハから取得できるチップ数を増すことにより、最終的な半導体装置のコストを低減できるためである。

このため、半導体メーカでは、チップ内部の製造プロセスの改良により、半導体装置を構成するトランジスタ、キャパシタなどの素子やチップ内にはりめぐらせる配線の寸法を縮小することに努力が向けられている。このような努力により、同一容量のＤＲＡＭにおいて、チップサイズが格段に縮小されつつある。

一方、半導体チップとパッケージ、実装基板またはメモリモジュールとの間で信号をやりとりしたり、電源電位・接地電位をチップ内部に供給したりするためのパッドについても、チップ内配線や半導体素子の製造工程と類似の技術を用いて、原理的には同様なサイズ縮小が得られるようになっている。

しかし、これらのパッドには、パッケージに代表されるチップ外部と信号などをやりとりする必要がある。従って、パッケージングなど「後工程」と呼称される製造工程で利用できる寸法を有することが必要である。配線基板を用いたＦＧＢＡやテープ基板を用いたＦＢＧＡの場合、ワイヤボンディングや比較的柔軟なテープ基板１１によりパッド６とパッケージ内部の配線９を信頼性良く接続する必要がある。これらの後工程における接続技術はチップ内部の加工寸法ほど急速に進歩しているわけではないため、チップ内部の加工寸法が大幅に縮小しても、半導体チップとパッケージの接続手段の制約によって現状と同一のパッド寸法及びパッドピッチでしか行えない事態が生じる。現在の半導体製造技術で用いられている半導体チップのパッドは、１辺が概略８０〜１００μｍの正方形ないし長方形で形成され、パッドピッチがそれよりも大きな寸法で形成されている。

また、特許文献１に開示されているように、信号パッドの両脇に電源パッドとグランドパッドをチップ主面に配置することは、電気的特性の面からは好適であるが、このことは同時にパッド数の増加を招き、チップのサイズ縮小即ちチップシュリンクの実現を妨げるという問題があった。一方で、チップシュリンクのみに注目して、電源パッド、グランドパッドの数を減少させ過ぎると、電気的な特性、即ち、電源やグランド配線のインダクタンスを十分に小さいものとすることができず、結果的に半導体装置を高速で動作させることができないという問題があった。

このような状況は、半導体素子の製造工程の改良により、半導体チップ４のサイズを縮小できる状況にあるにもかかわらず、チップ主面に配置すべきパッドの制約により、更なるチップサイズの縮小ができない事態をもたらしている。

本発明者らは、十分な電気的特性、即ち、低ノイズ化を実現できる電源やグランド配線の低インダクタンス化を達成しつつ、チップサイズの縮小を実現しうる技術として検討を重ねた結果、上記課題を解決する手段を見出した。

本発明の目的は、低い電源系インダクタンスを維持して半導体装置の高速動作を確保しつつ、半導体チップのシュリンクを可能としてコスト低減を図ることができる半導体装置を提供することにある。

本発明の一態様は、開口部を含む基板であって、前記開口部は、当該開口部を挟んで対向する第１及び第２の領域によって規定され、前記基板は、前記第１の領域に配置された第１の接続端子群と前記第２の領域に配置された第２の接続端子群とをさらに備える、前記基板と、
直線状に並べられた複数のパッドを含む半導体チップであって、当該半導体チップは前記基板の前記開口部から前記複数のパッドが露出するように前記基板に実装され、前記複数のパッドは、第１のパッド群と当該第１のパッド群との間に前記複数のパッドのうちの残りのいかなるパッドも挟み込むことなく前記第１のパッド群に隣接して配置される第２のパッド群とを含み、当該第１及び第２の
パッド群の各々は、電源パッドとグランドパッドと２つの信号パッドとを含む、前記半導体チップと、
前記第１のパッド群を前記第１の接続端子群のうちの対応する複数の端子群に接続する第１の配線群と、
前記第２のパッド群を前記第２の接続端子群のうちの対応する複数の端子群に接続する第２の配線群と、を備え、
前記第１の領域及び前記第２の領域は、前記第１の配線群が第１の方向に延伸し、前記第２の配線群が前記第１の方向と反対の第２の方向に延伸するように配置され、
前記第１のパッド群に含まれる全てのパッドから延伸する全ての配線は前記第１の方向に延伸し、
前記第２のパッド群に含まれる全てのパッドから延伸する全ての配線は前記第２の方向に延伸することを特徴とする半導体装置を提供する。

本発明の半導体装置によれば、低い電源系インダクタンスを維持して半導体装置の高速動作を確保しつつ、半導体チップのシュリンクを可能としてコスト低減を図ることができる。

以下、本発明の複数の実施例について図を用いて説明する。各実施例の図における同一符号は同一物または相当物を示す。

まず、本発明の第１実施例の半導体装置を図１から図４及び図７を用いて説明する。本実施例において、本発明に係る半導体装置は、用途的には、ＤＤＲ２規格のＤＲＡＭであって、パッケージとしてはＦＢＧＡを用いるものである。

本実施例の半導体装置１の全体構成に関して図１を参照しながら説明する。図１は本発明の第１実施例の半導体装置の一部断面斜視図である。

本実施例の半導体装置１は、半導体チップ４と、外部接続端子を構成する複数の半田ボール８と、パッド６と半田ボール８とを電気的に接続する配線９と、接着層１０と、テープ基板１１と、を主要構成要素として構成されている。半導体チップ４は、半導体素子（ＤＲＡＭ素子）を構成する複数のバッファ４ａ（図２参照）と、チップ主面４１の中央部に配列された複数のパッド６とを有する。

この半導体装置１は、ＦＢＧＡを用いるＤＲＡＭの一例であり、ワイヤやガラス含浸エポキシ樹脂を用いる配線基板を使用することなく、半導体チップ４のパッド６と半田ボール８とを配線９を介して接続することにより構成されている。半導体チップ４の主面４１側には、接着層１０を介してテープ基板１１が接着されている。接着層１０及びテープ基板１１の中央部には帯状の開口部１０ａ、１１ａがそれぞれ形成されている。接着層１０の開口部１０ａは、テープ基板１１の開口部１１ａに対して、中心が一致して同じ長さに形成されると共に、若干幅広に形成されている。半導体チップ４は、パッド６が配列されている方向の辺の長さが１１ｍｍより小さいものである。

パッド６はこれらの開口部１０ａ、１１ａの中心部に位置して配列されている。パッド６の配列は一列で直線状になっている。なお、半導体装置１の中央に位置する開口部１０ａ、１１ａは、半導体チップ４、主面４１にあるパッド６、及び配線９などを保護するために、樹脂封止がなされることが多い。

配線９は、パッド６に電気的に接続されると共に、半田ボール８への接続部９ａを有している。接続部９ａは、配線９の一部を構成するものであり、パッド接続側と反対側に位置して設けられ、テープ基板１１のチップ主面側から反対側に貫通してグリッド状に配置された半田ボール８に接続されている。配線９は、例えば銅、金などにより形成されており、電解めっき工程を経るため、めっき時の給電の必要性から、外部へ接続するための給電配線が接続部９ａから延長して形成される場合もある。

次に、半導体装置１の半導体チップ４内にある半導体素子を構成する入出力バッファ４ａ１に関して、図２を参照しながら説明する。図２は本実施例における半導体チップ４内にある入出力バッファ４ａ１の回路図の一部である。

半導体装置１の半導体チップ４におけるパッド６は、信号パッド６ａと電極パッド６ｂとから構成されている。信号パッド６ａは、２つの入出力バッファ４ａ１にデータを入出力する２つの入出力パッド６ａ１からなっている。電極パッド６ｂは、半導体素子に電源電圧を供給する電源パッド６ｂＶと、半導体素子に接地電圧を供給するグランドパッド６ｂＧとに分けられる。

電源パッド６ｂＶは入出力バッファ４ａ１を構成する一方のトランジスタ４ａ１１の電源に接続され、グランドパッド６ｂＧは入出力バッファ４ａ１を構成する他方のトランジスタ４ａ１２のグランドに接続されている。従って、１つの入出力バッファ４ａ１については、これに接続される信号パッド６ａ１を流れる信号に伴う信号線とは逆向きの帰還電流が対応する電源パッド６ｂＶまたはグランドパッド６ｂＧを通じて流れることになる。このため、入出力バッファ４ａ１の特性を電気的に良好なものにする（即ち、入出力バッファ４ａ１の動作時のノイズを低減する）ためには、入出力バッファ４ａ１の電源やグランドに接続される電源パッド６ｂ１、グランドパッド６ｂ２を信号パッド６ａに隣接して配置するのが好適である。

しかしながら、全てのバッファ４ａから信号パッド６ａ、電源パッド６ｂＶ、グランドパッド６ｂＧをチップ主面４１に引き出して配置すると、バッファ４ａの信号パッド数の３倍のパッド数を設けることが必要になる。このことがチップシュリンクを図る面から大きな障害となっている。

そこで、本実施例では、各入出力バッファ４ａ１から１個ずつの電源パッド６ｂＶ及びグランドパッド６ｂＧをチップ主面４１に引き出すのではなく、図２に示すように、複数個の入出力バッファ４ａ１をひとまとめにして、電源とグランドを共通にした電源パッド６ｂＶ及びグランドパッド６ｂＧをチップ主面４１に引き出すこととしている。具体的には、電源パッド６ｂＶは、一方の入出力バッファ４ａ１を構成する一方のトランジスタ４ａ１１の電源と、他方の入出力バッファ４ａ１を構成する一方のトランジスタ４ａ１１の電源とに共通して接続されると共に、グランドパッド６ｂＧは、一方の入出力バッファ４ａ１を構成する他方のトランジスタ４ａ１２のグランドと、他方の入出力バッファ４ａ１を構成する他方のトランジスタ４ａ１２のグランドとに共通して接続される。このような構成をとることにより、入出力バッファ４ａに係わるパッド数の増加を防止して、チップシュリンクに対して好適なパッド数とすることができる。

次に、パッド６と半田ボール８と配線９に関して図３を参照しながら説明する。図３は本実施例の半導体装置におけるパッド６と半田ボール８と配線９との配置関係を説明する模式図である。

パッド６は、複数の入出力バッファ４ａに共通する一対の電源パッド６ｂＶ及びグランドパッド６ｂＧと、その入出力バッファ４ａと信号のやり取りをする複数の信号パッド６ａ１とからなるパッド群６Ａを有している。このパッド群６Ａは、複数のパッド群（４つのパッド群６Ａを図示）から構成されている。

各パッド群６Ａにおける各信号パッド６ａ１は、当該パッド群６Ａにおける電源パッド６ｂＶ及びグランドパッド６ｂＧの何れかに隣接するように設けられている。また、各パッド群６Ａにおける各信号パッド６ａ１から延びる各配線９は、隣接した電源パッド６ｂＶまたはグランドパッド６ｂＧから延びる配線９に沿って延びるように設けられている。かかる構成によって、低い電源系インダクタンスを維持しつつ、パッド数及び配線数の低減して、半導体チップのシュリンクを可能とし、コスト低減を図ることができる。

各配線９は、各パッド６からパッド群６Ａ毎に同一方向に延びるように設けられている。これによって、低い電源系インダクタンスを確実に得ることができる。

パッド６の配列は一列で構成され、半田ボール８はパッド６の配列の両側にグリッド状に設けられ、配線９はパッド群６Ａ毎に交互に異なる側に延びるように設けられている。これによって、低い電源系インダクタンスを確実に得ることができるとともに、パッド６と半田ボール８と配線９との配置を最もコンパクトにすることができ、格段の半導体チップ４の小型化を図ることができる。

具体的には、パッド群６Ａは、２つの入出力バッファ４ａ１に共通する一対の電源パッド６ｂＶ及びグランドパッド６ｂＧと、その２つの入出力バッファ４ａ１と信号のやり取りをする２つの信号パッド６ａ１とからなるパッド群６Ａを複数有している。また、半田ボール８はパッド６の配列の両側に３列のグリッド状にそれぞれ設けられている。さらに、３列の半田ボール８は、両側に信号をやり取りする半田ボール８ａが位置され中央に外部電源に接続される半田ボール８ｂが位置される行６Ａａと、両側に外部電源に接続される半田ボール８ｂが位置され中央に信号をやり取りする半田ボール８ａが位置される行６Ａｂとが交互に設けられている。そして、各パッド群６Ａは２つの信号パッド６ａ１、６ａ１の間に一対の電源パッド６ｂＶ及びグランドパッド６ｂＧを配置し、一対の電源パッド６ｂＶ及びグランドパッド６ｂＧから延びる配線９は２つの信号パッド６ａ１、６ａ１から延びる配線９の間を延びるように形成されている。

図３では、ＤＤＲ２のデータピン規格、即ち、チップ内では入出力バッファ４ａに接続される半田ボール８の配置を基に、図２に示すような２個の入出力バッファ４ａをひとまとめにした上で、好適なパッド６の配置例と配線９の引き回し例を示すものである。このようなパッド配置により、ひとまとめにした２個のバッファ４ａに接続される２個の信号パッド６ａからボールへと引き出される信号配線９と、同様にバッファ４ａの電源及びグランドに接続される電源パッド６ｂＶ及びグランドパッド６ｂＧから半田ボール８ｂに引き出される配線９は、縦に並ぶパッド列を中心軸とすると、それぞれが同じ側に引き出されることになる。このように、一組にしたバッファ４ａの信号配線９と電源配線９、グランド配線９が同一の方向に並ぶことにより、それらの配線９、９間の相互インダクタンスが増加し、電源やグランドの実効的インダクタンスは低減することになる。これらの実効的なインダクタンスを低減できれば、半導体装置１の動作時に流れる過渡電流に伴って生じる誘導電圧は、Ｌｅｆｆ×ｄＩ／ｄｔで表すことができるので、誘導電圧、即ちノイズを低減することができ、より高速な動作が可能になる。ここで、Ｌｅｆｆは実効的なインダクタンス、ｄＩ／ｄｔは電流値の時間変化率を表す。

なお、図３においては、半田ボール８に比べ寸法のスケールが小さいパッド６を拡大して描いてある。

次に、半導体チップ４のパッド数に関して図４を参照しながら説明する。図４は本実施例における半導体チップ４の最適なパッド数を説明するためのチップ平面図である。

パッド６をごくおおざっぱに分けると、メモリセルと外部の素子や半導体装置、電子機器と信号をやりとりするための信号パッド６ａと、半導体装置自身に電源電位や接地電位を供給するための電源パッド６ｂ、グランドパッド６ｂに大別できる。信号パッド６ａは、更に詳細には、データを入出力するパッド６ａ１と、半導体装置を外部から制御したり、データを格納または取り出したりする番地の情報を半導体装置１に入力するためのパッドなどに分けられる。これらの信号パッド６ａは、当該半導体装置１の仕様、つまりメモリの容量や種別により決まっており、任意に数を決めることはできない。

一方、電源パッド６ｂＶやグランドパッド６ｂＧは、半導体装置１の電気的特性を確保するため、同一種類のパッドが複数準備されるが、上述したように複数のＤＲＡＭ素子に共用化してその数を低減することが可能であり、本実施例はこのことを利用してなされたものである。

本実施例では、図４に示すように、各パッド６の中心を紙面の縦方向に一致させて一列に配列されているが、チップ主面４１に配置される半導体メモリ素子、トランジスタ、チップ内配線の配置上の都合などから、図４の紙面横方向に数百μｍ程度ずれたパッドが配置されることもある。また、本実施例では、図４に示すように、パッド６が等間隔に配置されているが、上記同様の理由で部分的にパッドピッチが大きくなることもある。パッケージングする際の信頼性を確保するためや、チップの欠けなどによるパッドの損耗を防止するため、概略８０〜１００μｍ程度エッジからパッド６を離して配置されることが望ましい。ＤＲＡＭの場合には、チップの概略中央付近には、半導体装置１を制御するための主要な回路が配置されることが多くあり、このためチップ中央付近にはパッド６を配置することができない場合が多く、図４に示すようにパッドは２分された領域に配置されることが多い。例外もあって、チップ中央付近に集中して半導体装置の制御回路を配置するのではなく、分散して配置する場合もある。このような場合、図で紙面上下に２分割されているパッドの配置可能な領域は、更にそれぞれ２個ずつに分けて配置され、合計４分割して配置される場合もある。

図４において、パッド６が配置される方向に沿った半導体チップ４の長辺の長さＣと、パッド６の配置が可能な領域の長さＡ（＝Ａ１＋Ａ２）と、パッド配置時の最小ピッチｐとを表記してある。長さＡと長さＣとの間には、Ａ＜Ｃなる関係が成り立つ。パッド６はパッド配置が可能な領域Ａに配置されているが、配置されるパッド６として信号パッド６ａと電源パッド６ｂまたはグランドパッド６ｂとがある。長さＡ１には入出力バッファ４ａ１が全て配置され、長さＡ２には入力バッファやその他の素子が混在されている。通常のＤＲＡＭでは、このような入出力バッファの電源またはグランドと、入出力バッファ以外の電源またはグランドは、チップ内部で分離して形成されている。更に、通常このような入出力バッファは、チップの主面において、ある領域にまとめて配置されるため、入出力バッファに接続される信号パッドも入出力バッファの電源やグランドに接続される電源パッド、グランドパッドも、チップ主面に分散して配置されるのではなく、ある程度の範囲を区切って配置されるのが普通である。

そして、本実施例では、電源パッド６ｂＶ及びグランドパッド６ｂＧの総数をＮ１（電極パッド６ｂの総数Ｎ１）としたとき、パッド配置の可能な領域Ａ（＝Ａ１＋Ａ２）に配置できるパッドの総数（Ａ／ｐ）とＮ１の間に、Ｎ１／（Ａ／ｐ）＞０．４なる関係を満たすように、電極パッド６ｂの総数Ｎ１を調整したものである。この点からも、低い電源系インダクタンス及び半導体チップ４の小型化を図ることができる。

また、本実施例では、パッド配置の可能な領域Ａ１における電極パッド６ｂの総数Ｎ２としたとき、パッド配置の可能な領域に配置できるパッドの総数（Ａ１／ｐ）と総数Ｎ２の間に、Ｎ２／（Ａ１／ｐ）＞０．１２なる関係を満たすように電源パッドとグランドパッドの総数を調整したものである。この点からも、低い電源系インダクタンス及び半導体チップ４の小型化を図ることができる。

電極パッド６ｂの総数Ｎ１、Ｎ２の調整が重要な意味を持つのは、半導体チップ１のサイズが小さいときである。なぜなら、十分に半導体チップ４の寸法が大きいときには、配置できるパッド６の数も大きくでき、半導体装置１の仕様から決定される信号パッド６ａ以外に、電気的特性を向上させる電極パッド６ｂの総数Ｎ１、Ｎ２を比較的容易に増加できるためである。

半導体チップ４の寸法が小さいとき、数を減らすことのできない信号パッド６ａの数はそのままで、電極パッド６ｂの総数Ｎ１、Ｎ２を減ずることになるが、本実施例のように、最小ピッチｐにパッド６を配置したときに配置できる長さＡの全パッド数（Ａ／ｐ）に対する電極パッド６ｂの総数Ｎ１の比を０．４より大きくしたり、最小ピッチｐにパッド６を配置したときに配置できる長さＡ１の全パッド数（Ａ１／ｐ）に対する電極パッド６ｂの総数Ｎ２の比を０．１２より大きくしたりすれば、数百ＭＨｚの高いクロック周波数に同期して半導体装置が動作する場合でも、電源インダクタンスやグランドインダクタンスを低いレベルに維持できるので、ノイズによる誤動作が無く、高速での動作を可能にする。

なお、図４においては、作図の関係上、実際のＤＲＡＭよりもパッド６の総数を減じて描いてある。

次に、本発明の第２実施例について図５及び図６を用いて説明する。図５は本発明の第２実施例の半導体装置の半導体チップにおける入力バッファの回路図、図６は第２実施例における半導体チップ４の最適なパッド数を説明するためのチップ平面図である。この第２実施例は、次に述べる通り第１実施例と相違するものであり、その他の点については第１実施例と基本的には同一である。

図５に示す入力バッファ４ａ２は、第１実施例で述べた入出力バッファ４ａ１に比べると、次のように相違する。入力バッファ４ａ２に接続される信号パッド６ａ２は、半導体チップ４の内部で、少なくとも２個の保護ダイオード４ｂを介して、専用の電源パッド６ｃＶ、専用のグランドパッド６ｃＧに接続されている。一方で、入出力バッファ４ａ１と同様、バッファを構成する一方のトランジスタ４ａ２１に接続される電源パッド６ｂＶ、バッファを構成する他方のトランジスタ４ａ２２のグランドパッド６ｂＧも存在する。

このような、入力バッファ４ａ２におけるパッド６の場合、主たる電源パッドやグランドパッドは、保護ダイオード４ｂが接続されている電源パッド６ｃＶとグランドパッド６ｃＧである。なぜなら、信号パッド６ａ２からＭＯＳトランジスタ４ａ２１、４ａ２２を経て電源パッド６ｂＶやグランドパッド６ｂＧに至る経路の静電容量よりも、信号パッド６ａ２から、各々の保護ダイオード４ｂを経て専用の電源パッド６ｃＶ、専用のグランドパッド６ｃＧに至る経路の静電容量の方が桁違いに大きいため、このような半導体装置が動作する高周波数の帯域では、直列のインピーダンスが低いことになり、入力パッドに流れる信号電流に対応した帰還電流はこれらの電源パッド６ｃＶ、グランドパッド６ｃＧを経て逆方向に流れやすいためである。

このため、入力バッファ４ａ２において、より高速動作の特性を向上させるためには、入力バッファ４ａ２の電源やグランドに接続される電源パッド６ｂＶ、グランドパッド６ｂＧではなく、保護ダイオード４ｂに接続される電源パッド６ｃＶ、グランドパッド６ｃＧを見極めた上で、適正に配置することが必要となる。

第２実施例では、パッド配置パッド群６Ａを構成する最も外側のパッドに信号パッド６ａ２に配置し、その内側に隣接して保護ダイオード４ｂに接続される電源パッド６ｃＶ、グランドパッド６ｃＧを配置し、その内側に入力バッファ４ａ２の電源やグランドに接続される電源パッド６ｂＶ、グランドパッド６ｂＧを配置している。

そして、保護ダイオード４ｂに接続される電源パッド６ｃＶ、グランドパッド６ｃＧ、及び入力バッファ４ａ２の電源やグランドに接続される電源パッド６ｂＶ、グランドパッド６ｂＧの総数Ｎ３を、パッド６を配置可能な領域Ａ２に配置できるパッドの総数（Ａ／ｐ）と総数Ｎ３の間に、Ｎ３／（Ａ／ｐ）＞０．３なる関係を満たすようにしたものである。このように、特に高速動作時に重要になる電源パッドとグランドパッドを確保することにより、低ノイズ化即ち高速動作を可能にすることができる。一方で、不用意に電源パッドやグランドパッドを増加させることがないので、チップシュリンクに対しても有効である。

なお、第２実施例では、パッド配置の可能な領域Ａ２における電極パッド６ｂの総数Ｎ４としたとき、パッド配置の可能な領域に配置できるパッドの総数（Ａ２／ｐ）と総数Ｎ４の間に、Ｎ４／（Ａ２／ｐ）＞０．１８なる関係を満たすように電源パッドとグランドパッドの総数を調整したものである。この点からも、低い電源系インダクタンス及び半導体チップ４の小型化を図ることができる。

ここで、図７を用いて、入出力バッファ４ａ１の電源やグランドが電気的により厳しいことを説明する。図７は第２実施例の半導体装置１をメモリモジュール基板２０に搭載した状態を示す図である。図７において、ＤＱｘ（ｘは数字）で示したピンが入出力バッファ４ａ１に接続される入出力ピンを示している。一方、Ａｘ（ｘは数字）と表記されているピンは、アドレスピンや制御ピンに代表される入力専用ピンであり、入力バッファ４ａ２に接続されている。また、図７中の矢印は当該ピンの信号の方向を示しており、入出力ピンＤＱ０、ＤＱ１は両方向に信号が伝送されるのに対し、入力専用ピンＡ０、Ａ１は外部から半導体装置１に向けてのみ信号が伝送される。

図７に示すように、入出力ピンＤＱ０、ＤＱ１と入力専用ピンＡ０、Ａ１は、半導体装置外部の配線トポロジーが異なり、入出力ピンＤＱ０、ＤＱ１は各ピンつまりパッドが外部の別のＬＳＩや半導体装置に直接１対１で接続されるのに対し、アドレスなど入力専用ピンＡ０、Ａ１は、別のＤＲＡＭの同種のピンが束ねられた後に外部のＬＳＩや半導体装置に接続される。このことが、入出力ピンＤＱ０、ＤＱ１に対して、より電気的な配慮が必要な理由を示している。つまり、アドレスなどの入力専用ピンＡ０、Ａ１には、複数のＤＲＡＭに分岐した後の信号が到達するため、分岐がない場合に比べ、生じる電源やグランドのノイズが小さい。入出力ピンＤＱ０、ＤＱ１は途中に分岐が無く、外部のデバイスと１対１で接続されているため、よりノイズが生じやすく、対応する電源やグランドパッドの数を増加させる必要がある。

次に、本発明の第３実施例について図８を用いて説明する。図８は本発明の第３実施例における半導体チップ４のパッドの配置を説明するためのチップ平面図である。この第３実施例は、次に述べる通り第１実施例と相違するものであり、その他の点については第１実施例と基本的には同一である。

先に述べたように、通常ＤＲＡＭに代表される半導体装置では、設計と製造上の理由から、半導体チップ４上にパッドを配置する際、例えば、入出力バッファ４ａ１に接続される信号パッド（データパッド）６ａ１と、入力専用バッファ４ａ２に接続される信号パッド（入力専用パッド）６ａ２を、ある程度領域を決めた上で配置する。特に、入力ピンが接続されるパッドにおいては、先に述べたように、入出力ピンが接続される入出力パッドに比べ、その傾向が顕著で、図８に示すように、入力パッドが配置されている領域の内側には電源パッドやグランドパッドが配置されていない場合もある。図８において、６０ａが電源パッドやグランドパッドの配置領域を、６０ｂが入出力バッファの接続されるデータパッドの配置領域を示している。なお、図８中の小さな黒丸はパッドを省略していることを示す。また、データパッドの配置領域６０ｂは、データピンが電気的に厳しい状況にあるので、データパッドだけを並べるのではなく、データパッドと電源パッド、グランドパッドを組み合わせて配置することが望ましい。

ここで問題になるのは、６０ｃで示した入力パッドの配置領域である。チップサイズを低減するため、この領域には電源パッドやグランドパッドが置かれない。個々の入力ピンを見れば先に述べたように、ノイズは低いはずであるが、入力パッドの数が多いため、同時に動作する場合もあることを考慮すると、電気的には貧弱な電源グランド系であるといえる。

この第３実施例では、入力パッド領域６０ｃの電源グランド系の弱点を補うために、図８に示すように、入力パッドの配置領域６０ｃのパッド並びの概略中央に電源パッド６１、グランドパッド６２をペアで配置することにより、入力ピンの電気的特性を飛躍的に改善できる。なお、この際、配置する電源パッド６１、グランドパッド６２は、何れも、入力パッドに付随する保護ダイオードにつながるそれぞれ電源、グランドに接続されていることが最も良い結果を得られることは言うまでもない。

図８では、追加した電源パッドグランドパッドから、電源の半田ボール、グランドの半田ボールへの配線引出例を示した。このように、ペアとなる電源とグランドの配線は、中央のパッド配列を軸にして、別々の方向に引き出すことにより優れた効果が得られる。

この第３実施例においては、入力パッドの配置領域の内側に少なくとも１個以上の電源電圧を供給する電極パッドと少なくとも１個以上の接地電圧を供給する電極パッドを設けたものである。

また、入力パッドの配置領域の外側にも、少なくとも１個以上の電源電圧を供給する電極パッドと少なくとも１個以上の接地電圧を供給する電極パッドを設けたものである。

また、入力パッドの配置領域の内側にある少なくとも１個以上の電源電圧を供給する電極パッドと、少なくとも１個以上の接地電圧を供給する電極パッドとを有し、入力パッドの配置領域の外側にある少なくとも１個以上の接地電圧を供給する電極パッドと、少なくとも１個以上の電源電圧を供給する電極パッドとを有し、半導体装置の外部接続端子の間には、接続手段である配線が形成されていて、入力パッドの配置領域の内側にある任意の電源電圧を供給する電極パッドと、入力パッドの配置領域の外側にある任意の接地電圧を供給する電極パッドとを、または、入力パッドの配置領域の内側にある任意の接地電圧を供給する電極パッドと、入力パッドの配置領域の外側にある任意の電源電圧を供給する電極パッドとを選択し、選択した２個の電極パッドの中心を結ぶ直線によって、半導体装置を２分した時、外部接続端子と、外部接続端子と任意に選択した電極パッドを接続する接続手段がそれぞれ２分した半導体装置の領域のうち同一の領域内に存在するような電極パッドの選択が可能である構成としている。

また、電源電圧を供給する電極パッドと接地電圧を供給する電極パッドは、それぞれ、少なくとも１個以上の半導体チップ内のＤＲＡＭ素子内にある入力バッファに接続される保護ダイオードの電源に接続されている電極パッドであり、また、少なくとも１個以上の半導体チップ内のＤＲＡＭ素子内にある入力バッファに接続される保護ダイオードとは別の保護ダイオードのグランドに接続されている電極パッドである。

本発明は、ＦＢＧＡを用いるＤＲＡＭの一例では、ガラス含浸エポキシ樹脂によって形成されたコアを核とする配線基板を備え、半導体チップ４を配線基板の表面に搭載し、半導体チップの主面にあるパッドと配線基板上のパッドをワイヤで接続する形式の半導体装置に適用可能である。

本発明の第１実施例の半導体装置の一部断面斜視図である。第１実施例における半導体チップ内にある入出力バッファの回路図である。第１実施例の半導体装置におけるパッドと半田ボールと配線との配置関係を説明する模式図である。第１実施例における半導体チップの最適なパッド数を説明するためのチップ平面図である。本発明の第２実施例の半導体装置の半導体チップにおける入力バッファの回路図である。第２実施例における半導体チップ４の最適なパッド数を説明するためのチップ平面図である。第２実施例の半導体装置１をメモリモジュール基板に搭載した状態を示す図である。本発明の第３実施例における半導体チップのパッドの配置を説明するためのチップ平面図である。

符号の説明

１…半導体装置、２…コア、３…配線基板、４…半導体チップ、４ａ…バッファ、４ａ１…入出力バッファ、４ａ２…入力バッファ、４ｂ…保護ダイオード、６…パッド、６ａ…信号パッド、６ａ１…入出力パッド、６ａ２…入力パッド、６ｂ…電極パッド、６ｂＶ…電源パッド、６ｂＧ…グランドパッド、６ｄ…信号パッド、６Ａ…パッド群、８…外部接続端子（半田ボール）、９…配線、９ａ…接続部、１０…接着層、１１…テープ基板、１１ａ…テープ開口部、２０…メモリモジュール基板、４１…チップ主面、６０ａ…電源パッドやグランドパッドの配置領域、６０ｂ…入出力バッファの接続されるデータパッドの配置領域、６０ｃ…入力パッドの配置領域、６１…電源パッド、６２…グランドパッド。

Claims

開口部を含む基板であって、前記開口部は、当該開口部を挟んで対向する第１及び第２の領域によって規定され、前記基板は、前記第１の領域に配置された第１の接続端子群と前記第２の領域に配置された第２の接続端子群とをさらに備える、前記基板と、
直線状に並べられた複数のパッドを含む半導体チップであって、当該半導体チップは前記基板の前記開口部から前記複数のパッドが露出するように前記基板に実装され、前記複数のパッドは、第１のパッド群と当該第１のパッド群との間に前記複数のパッドのうちの残りのいかなるパッドも挟み込むことなく前記第１のパッド群に隣接して配置される第２のパッド群とを含み、当該第１及び第２の
パッド群の各々は、電源パッドとグランドパッドと２つの信号パッドとを含む、前記半導体チップと、
前記第１のパッド群を前記第１の接続端子群のうちの対応する複数の端子群に接続する第１の配線群と、
前記第２のパッド群を前記第２の接続端子群のうちの対応する複数の端子群に接続する第２の配線群と、を備え、
前記第１の領域及び前記第２の領域は、前記第１の配線群が第１の方向に延伸し、前記第２の配線群が前記第１の方向と反対の第２の方向に延伸するように配置され、
前記第１のパッド群に含まれる全てのパッドから延伸する全ての配線は前記第１の方向に延伸し、
前記第２のパッド群に含まれる全てのパッドから延伸する全ての配線は前記第２の方向に延伸することを特徴とする半導体装置。
前記複数のパッドは、第３のパッド群と、前記第２のパッド群と前記第３のパッド群とに挟まれた第４のパッド群とをさらに含み、前記第３及び第４のパッド群の各々は、電源パッドとグランドパッドと２つの信号パッドとを含み、前記第３のパッド群を前記第２の接続端子群のうちの対応する複数の端子群に接続する第３の配線群と、前記第４のパッド群を前記第１の接続端子群のうちの対応する複数の端子群に接続する第４の配線群とをさらに含むことを特徴とする請求項１に記載の半導体装置。
前記第３のパッド群に含まれる全てのパッドから延伸する全ての配線は前記第２の方向に延伸し、
前記第４のパッド群に含まれる全てのパッドから延伸する全ての配線は前記第１の方向に延伸することを特徴とする請求項２に記載の半導体装置。
前記第１及び第２のパッド群の夫々において、前記電源パッドと前記グランドパッドとが、前記２つの信号パッドの間にはさまれていることを特徴とする請求項１に記載の半導体装置。
前記半導体チップは、複数の入出力回路を含み、前記第１及び第２のパッド群の夫々の前記２つの信号パッドは、前記複数の入出力回路のうちの２つの入出力回路にそれぞれ対応して電気的に接続され、前記第１及び第２のパッド群の夫々の前記電源パッドと前記グランドパッドの各々は、前記２つの入出力回路に共通に電気的に接続されることを特徴とする請求項１に記載の半導体装置。
前記半導体チップ上の全ての前記電源パッドと前記グランドパッドの総数を、前記半導体チップ上に配置可能な前記複数のパッドの総数で除した値が、０．４よりも大きいことを特徴とする請求項１に記載の半導体装置。