JP4757360B2 - 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法 - Google Patents

不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法 Download PDF

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Description

本発明は、不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型のものに関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、抵抗変化層を一対の電極で挟んで成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
抵抗変化層を記憶部として用いる場合には、例えば、電気的パルスの入力などによって、抵抗変化層を高抵抗状態から低抵抗状態へ、または低抵抗状態から高抵抗状態へと変化させる。この場合、低抵抗状態および高抵抗状態の２状態を明確に区別し、且つ低抵抗状態と高抵抗状態との間を高速に安定して変化させ、これら２状態が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
そのような提案の一つとして、抵抗変化層を構成する抵抗変化変材料としてタンタル酸化物を用いた不揮発性記憶素子が知られている（例えば、特許文献１参照）。このタンタル酸化物は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
国際公開第２００８／０５９７０１号
ところで、上述のタンタル酸化物を抵抗変化材料として用いた不揮発性記憶素子においては、電極材料として、白金（Ｐｔ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）等が用いられている。これらの中でも白金は、これを電極材料として用いると不揮発性記憶素子が低い電圧で動作する（抵抗変化する）ので、好適な電極材料であるといえる。
しかしながら、白金を電極材料として用いると、不揮発性記憶素子の抵抗変化特性がばらつくという問題があった。
本発明は、このような問題を解決するためになされたものであり、タンタル酸化物を抵抗変化材料として用いかつ白金を電極材料として用いた不揮発性記憶素子であって、その抵抗変化特性のばらつきを低減することが可能な不揮発性記憶素子、及びその不揮発性記憶素子を用いた不揮発性記憶装置および不揮発性半導体装置、並びにその不揮発性記憶素子の製造方法を提供することを目的とする。
上記課題を解決するために、本発明者等は、白金を電極材料として用いた不揮発性記憶素子の抵抗変化特性におけるばらつきの原因を鋭意究明した結果、以下の結論に到達した。すなわち、白金電極膜においては、ヒロックと呼ばれる微小な突起物が発生することが報告されている。白金を電極材料として用いた不揮発性記憶素子において、電極に発生するヒロックが大きいと、抵抗変化層を挟む一対の電極が互いに接触してリーク電流が発生する可能性がある。また、ヒロックが抵抗変化層にまで到達すると、白金元素が抵抗変化層へ拡散する可能性がある。さらに、ヒロックには電界が集中すると想定されるが、ヒロックが不揮発性記憶素子毎に不規則に発生すると、不揮発性記憶素子間において、抵抗変化現象における抵抗値や電流値がばらつくと考えられる。
以上のことから、白金を電極材料として用いた不揮発性記憶素子の抵抗変化特性におけるばらつきの原因は、白金から成る電極に発生するヒロックであろうという結論に到達した。
ところで、抵抗変化層の抵抗変化材料としてタンタル酸化物を用いた不揮発性記憶素子における抵抗変化のメカニズムは、後で詳しく説明するように、電極に電圧を印加することによって、抵抗変化層の当該電極との界面近傍部に酸素が集まったりそこから散らばったりすることによって当該界面近傍部の抵抗値が高くなったり低くなったりし、それに応じて抵抗層変化層全体の抵抗値が高くなったり低くなったりするというものであると考えられる。
また、本発明者等は、別途、実験等により、電極を構成する材料（以下、電極材料という）の標準電極電位が抵抗変化層を構成する遷移金属酸化物の当該遷移金属（ここではタンタル）の標準電極電位に対し相対的に高い程、抵抗変化が起こり易いという知見を得た。白金は特許文献１に開示された電極材料の中で、標準電極電位がタンタルに対し相対的に最も高い電極材料であるので、白金を電極材料として用いた不揮発性記憶素子が低い電圧で動作することに対しては、このことが大きく寄与していると考えられる。しかしながら、電極にヒロックが存在すると、そのヒロックに電界が集中して抵抗変化層に生じる電界強度が高くなるので、このヒロックが存在することも、白金を電極材料として用いた不揮発性記憶素子が低い電圧で動作することに対して少なからず寄与していると考えられる。
そうすると、白金を電極材料として用いた不揮発性記憶素子の抵抗変化特性におけるばらつきを無くすために、電極にヒロックが全く発生しないようにすることも得策でないと考えられる。そこで、電極材料を白金と他の金属との合金にすることでヒロックの発生程度を制御することが考えられるが、この場合、当該合金のタンタルに対する相対的な標準電極電位を考慮する必要がある。
そこで、本発明の不揮発性記憶素子は 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極が白金とタンタルとで構成されている。
この構成によれば、第２電極を白金とタンタルとで構成することにより、ヒロックの発生の程度を制御することができる。その結果、不揮発性記憶素子の抵抗変化特性のばらつきを低減することができる。また、第２電極がタンタルを含むことにより、層間絶縁層との密着性が向上する。
前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下であることが好ましい。
さらに、前記第２電極は、白金含有率が５６ａｔｍ％以上９２ａｔｍ％以下であることが好ましい。
この構成によれば、不揮発性記憶素子の抵抗変化を可能にしつつそのばらつきを低減することができる。
前記第２のタンタル酸化物層の膜厚をＹ（ｎｍ）と表した場合に、前記第２電極の白金含有率の上限値が
「３．６５Ｙ＋６０．７」（ａｔｍ％）
で規定される値であることが好ましい。
また、本発明の不揮発性記憶装置は、
半導体基板と、
前記半導体基板の上に互い平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられ、互いに直列接続された不揮発性記憶素子と、非線形の電流電圧特性を有する電流抑制素子とを備えるメモリアレイと、を備え、
前記不揮発性記憶素子のそれぞれは、前記第１の配線と前記第２の配線との間に介在し、前記第１の配線と電気的に接続する第１電極、前記第２の配線と電気的に接続する第２電極、および前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されている。
前記メモリアレイが前記半導体基板の上に複数積層されてなる多層化メモリアレイを備えてもよい。
また、本発明の不揮発性記憶装置は、
半導体基板と、
前記半導体基板上に形成された、互いに平行に形成された複数のワード線と、
前記複数のワード線と立体交差するように配列され、互いに平行に形成された複数のビット線と、
前記複数のワード線または前記複数のビット線のいずれか一方と平行に配列され、互いに平行に形成された複数のプレート線と、
前記複数のワード線および前記複数のビット線の立体交差点に対応してそれぞれ設けられた複数のトランジスタと前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記複数の不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記ビット線と前記プレート線との間に与えられ、ひいては、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、
前記不揮発性記憶素子の、前記第１電極及び前記第２電極のいずれか一方は、対応する前記トランジスタのソース及びドレインのいずれか一方と接続され、
前記複数のトランジスタのゲートは、対応するワード線と接続され、
前記不揮発性記憶素子の、前記第１電極及び前記第２電極のいずれか他方は、対応するビット線及びプレート線のいずれか一方と接続され、
前記トランジスタのソース及びドレインのいずれか他方は、対応するビット線及びプレート線のいずれか他方と接続され、
前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されている。
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路と、前記半導体基板上に形成された、プログラム機能を有する不揮発性記憶素子と、を備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、第１電極と第２電極との間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えており、
前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されている。
また、本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されている、不揮発性記憶素子の製造方法であって、
前記第２電極を、白金ターゲットとタンタルターゲットとを用いた同時放電スパッタ法により形成し、各ターゲットに印加するパワー強度を調整することにより前記白金とタンタルとで構成されている第２電極の組成を制御する。
また、本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されている不揮発性記憶素子の製造方法であって、
前記白金とタンタルとで構成されている第２電極の材料を、白金とタンタルとの合金で構成されたターゲットを用いたスパッタ法により形成する。
本発明は以上に説明したように構成され、タンタル酸化物を抵抗変化材料として用いかつ白金を電極材料として用いた不揮発性記憶素子であって、その抵抗変化特性のばらつきを低減することが可能な不揮発性記憶素子等を提供できるという効果を奏する。
本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。 同時放電スパッタ法によりＴａを含む白金電極を形成する場合における、パワー印加比（Ｔａ／白金）と白金含有率との関係を示す図である。 本発明の第１の実施形態にかかる不揮発性記憶素子における電極層の白金含有率と初期抵抗値との関係を示す図であり、（ａ）は高酸化層の膜厚が８．０ｎｍの場合を、（ｂ）は高酸化層の膜厚が３．６ｎｍの場合の結果を示す。 初期抵抗値のばらつきが許容される電極層の白金含有率と高抵抗層１０６の膜厚との関係を示す図である。 情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。 情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が９２ａｔｍ％の場合の関係を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が２７ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が７０ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が８６ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が８９ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が９２ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が９５ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図であって、第２電極層の白金含有率が１００ａｔｍ％の場合の関係を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子の断面ＴＥＭ観察像を示す図であり、（ａ）は第２電極層の白金含有率が１００ａｔｍ％の場合を、（ｂ）は第２電極層の白金含有率が９２ａｔｍ％の場合を、（ｃ）は第２電極層の白金含有率が８３ａｔｍ％の場合を示す図である。 本発明の第１の実施の形態に係る不揮発性記憶素子において発生する白金のマイグレーションの様子を表すモデル図であり、（ａ）は第２電極層の白金含有率が８３ａｔｍ％以上９２ａｔｍ％未満の場合を、（ｂ）は第２電極層の白金含有率が９２ａｔｍ％以上の場合を、（ｃ）は第２電極層の白金含有率が８３ａｔｍ％未満の場合を示す図である。 Ｔａを含む白金電極層材料の白金含有率と標準電極電位の関係を示す図である。 Ｔａを含む白金電極層と絶縁膜の密着性を示すＳＥＭ断面図である。 本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 本発明の第２の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。 図１３におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 本発明の第２の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 本発明の多層化構造の不揮発性記憶装置が備えるメモリアレイの構成を示す斜視図である。 本発明の第３の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。 図１９におけるＣ部の構成（２ビット分の構成）を示す断面図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のセル電流値と抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が１００ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のセル電流値と抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が９５ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のセル電流値と抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が９２ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のセル電流値と抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が８９ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のセル電流値と抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が８６ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のパルス印加回数とＩＨＲ／ＩＬＲ比の関係を示す図であって、第２電極層の白金含有率が１００ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のパルス印加回数とＩＨＲおよびＩＬＲの関係を示す図であって、第２電極層の白金含有率が９７ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のパルス印加回数とＩＨＲおよびＩＬＲの関係を示す図であって、第２電極層の白金含有率が９２ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のパルス印加回数とＩＨＲおよびＩＬＲの関係を示す図であって、第２電極層の白金含有率が８９ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のＩＨＲおよびＩＬＲと抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が１００ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のＩＨＲおよびＩＬＲと抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が９７ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のＩＨＲおよびＩＬＲと抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が９２ａｔｍ％の場合を示す図である。 本発明の第３の実施の形態に係る不揮発性記憶装置のＩＨＲおよびＩＬＲと抵抗値の正規期待値との関係を示す図であって、第２電極層の白金含有率が８９ａｔｍ％の場合を示す図である。 本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。 本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図である。 本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、全ての図を通じて同一または相当する要素には同一の参照符号を付し、その重複する説明を省略する場合がある。
（第1の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
図１に示すように、不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２に形成された第１電極層１０３と、第２電極層１０５と、第１電極層１０３および第２電極層１０５に挟まれた抵抗変化層１０４とを備えている。抵抗変化層１０４は、ここでは、第１電極層１０３の上に形成された低酸化層１０７とこの低酸化層１０７の上に形成された高酸化層１０８とで構成されている。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧（電気信号）を第１電極層１０３と第２電極層１０５との間に印加する。電圧印加の方向（電圧の極性）に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値は変化しない。
第１電極層１０３および第２電極層１０５の少なくとも一方は、Ｔａを含む白金（白金−Ｔａ）で構成されている。なお、Ｔａを含む白金材料で構成されていない電極の材料には、特に制限は無い。以下、では、第１電極層１０３がＴａＮで構成され、第２電極層１０５がＴａを含む白金で構成されている構成を例示する。
抵抗変化層１０４は、タンタル酸化物で構成されている。ここで、このタンタル酸化物は、ＴａＯｘと表した場合に０＜ｘ＜２．５を満足するものである。ｘがこの範囲内にある理由については後述するが、換言すると、このタンタル酸化物は、化学量論的な組成に比べて酸素の数が不足した酸素不足型のタンタル酸化物である。また、低酸化層１０７と高酸化層１０８とは互いにタンタル酸化物の酸素含有率が異なっていて、高酸化層１０８の酸素含有率が低酸化層１０７の酸素含有率より高い。なお、高酸化層１０８を省略して、抵抗変化層１０４を単独のタンタル酸化物層で構成してもよい。また、抵抗変化層１０４を３以上のタンタル酸化物層で構成してもよい。また、抵抗変化層１０４を単独のタンタル酸化物層で構成し、その厚み方向において酸素含有率にプロファイルを持たせてもよい。
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することができる。
［不揮発性記憶素子の製造方法］
次に、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層（ＳｉＯ２からなる絶縁層）１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＴａＮ薄膜を酸化物層１０２上に形成する。
次に、第１電極層１０３上に、抵抗変化層１０４としての酸素不足型のタンタル酸化物膜を形成する。この成膜には、Ｔａターゲットを用いた反応性ＲＦスパッタ法を用いた。このときの成膜条件を表１に示す。
なお、抵抗変化層１０４の形成において、タンタル酸化物をターゲットとすることによって、Ｏ２などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。
続いて、抵抗変化層１０４に酸化処理を行い、最表面層に高酸化層１０８としてＴａ２Ｏ５層を膜厚２〜１２ｎｍの範囲で形成した。これにより、抵抗変化層１０４は、最表面層の高酸化層１０８と、最表面層以外の部分からなる低酸化層１０７とで構成されることとなる。なお、高酸化層１０８としてここではＴａ２Ｏ５層を例示したが、高酸化層１０８として、低酸化層１０７より酸素含有率が高く且つＴａ２Ｏ５より酸素含有率が低い層を形成してもよいことは言うまでもない。最後に、抵抗変化層１０４上に、第２電極層１０５としての厚さ５０ｎｍのＴａを含む白金薄膜をＲＦスパッタ法により形成する。なお、第１電極層のみをＴａを含む白金薄膜で形成する構造や、第１電極層および第２電極層の両方を、Ｔａを含む白金薄膜で形成する構造でも本発明が有効であることは明らかである。
［白金−Ｔａ電極膜の組成制御］
ここでＴａを含む白金薄膜の作製方法について説明する。成膜は、白金とＴａの同時放電によるＤＣ−スパッタ法により行った。成膜時の真空度は１．０Ｐａとし、印加ＤＣ−パワーは各ターゲットで５０〜３００Ｗとし、Ａｒ流量は１０ｓｃｃｍとし、且つ成膜時間は２０分とした。各ターゲット単独での印加パワーと成膜速度との関係をもとに、同時放電における組成比を計算した。図２に、各ターゲットに印加したＤＣパワーの比と、計算される白金含有率（ａｔｍ％）との関係を示す。さらに、分析した組成値をあわせて表示する。低エネルギーＸ線分析法により組成分析を行った。図２から明らかなように、計算値と分析値は非常によく一致した。従って、白金とＴａの組成比は、各ターゲットのパワーを調整することで制御可能であった。
［白金−Ｔａ電極膜の表面特性］
Ｔａを含む白金電極膜（厚さ１５０ｎｍ）の表面粗さを原子間力顕微鏡（ＡＦＭ）で分析した。この分析においては、原子間力顕微鏡は、Digital Instrunents 社製の”Dimension 3100”を用いた。その分析結果を表２に示す。平均表面粗さＲａは白金含有率の低下とともに減少している。ここで、平均表面粗さＲａは、JIS B 0601(1994)において定義される「算術平均粗さＲａ」である。白金単体の薄膜では表面粗さは１．３ｎｍ程度あったが、白金含有率が９２ａｔｍ％、Ｔａ含有率が８ａｔｍ％で表面粗さは０．５３ｎｍと４０％程度に大きく減少した。これは、白金のマイグレーションが防止されたためと考えられる。

［不揮発性記憶素子の初期抵抗値］
次に、本実施の形態の不揮発性記憶素子１００の初期抵抗値と第２電極層１０５の白金含有率の関係について図３（ａ）、（ｂ）を参照して説明する。図３（ａ）、（ｂ）は、電極サイズが１μｍ角（１μｍ□）および５μｍ角（５μｍ□）の素子部の初期抵抗値と第２電極層１０５の白金（Ｐｔ）含有率との関係を表している。図３（ａ）は高酸化層１０８の膜厚が８．０ｎｍの場合を、図３（ｂ）は高酸化層１０８の膜厚が３．６ｎｍの場合の結果を示している。
図３（ａ）においては、第２電極層１０５の白金含有率が８９ａｔｍ％以下の組成では、不揮発性記憶素子１００の初期抵抗値の値は比較的安定している。さらに白金含有率が８０ａｔｍ％未満では、抵抗値のばらつきはほとんど認められない。一方、第２電極層１０５の白金含有率が８９ａｔｍ％以上の組成では、白金含有率の増加とともに初期抵抗値の値が大きく減少するとともに抵抗値のばらつきが増加している。１μｍ□の電極サイズで比較した場合、白金含有率が１００ａｔｍ％の電極では初期抵抗値の最小値と最大値では５桁以上のばらつきが見られた。したがって、高酸化層１０８の膜厚が８．０ｎｍの場合、素子の初期抵抗のばらつきの観点からは、第２電極層１０５の白金含有率は８９ａｔｍ％以下であることが望ましい。
図３（ｂ）においては、第２電極層１０５の白金含有率が７４ａｔｍ％以下の組成では、不揮発性記憶素子１００の初期抵抗値の値は比較的安定している。一方、第２電極層１０５の白金含有率が８０ａｔｍ％以上の組成では、白金含有率の増加とともに初期抵抗値の値が大きく減少している。従って、高酸化層１０８の膜厚が３．６ｎｍの場合、不揮発性記憶素子１００の初期抵抗のばらつきの観点からは、第２電極層１０５の白金含有率は７４ａｔｍ％以下であることが望ましい。
図３（ａ）および（ｂ）の結果から、高酸化層１０８の膜厚によって、適切な第２電極層１０５の白金含有率が変化することがわかる。高酸化層１０８の膜厚が小さい場合には、白金ヒロックによる影響が大きいために初期抵抗値のばらつきが許容される白金含有率が低下すると推察される。図４に第２電極層１０５の許容される白金含有率と高酸化層１０８の膜厚との関係を示す。図３（ａ）、（ｂ）より、高酸化層１０８の膜厚が８．０ｎｍの場合には、白金含有率が８９％以下の領域において初期抵抗のばらつきが小さく、高酸化層１０８の膜厚が３．６ｎｍの場合には、白金含有率が７４％以下の領域において初期抵抗のばらつきが小さい。さらに、図４における白金含有率が１００％の場合のプロットは、高酸化層１０８の膜厚が１０．６ｎｍの場合における初期抵抗の測定値を示しており、この高酸化層１０８の膜厚が１０．６ｎｍの場合において初期抵抗のばらつきが小さかった。図４から明らかなように、これらのデータの間にはほぼ比例関係が認められる。一方、抵抗変化層１０４の最表面には自然酸化膜が形成されるために、２ｎｍより薄い高酸化層１０８を形成することは困難であった。以上の結果より、高酸化層１０８の膜厚をＹ（ｎｍ）とした場合、初期抵抗値のばらつきが許容される白金含有率：Ｚ（ａｔｍ％）は、Ｚ＝３．６５Ｙ＋６０．７の関係式で表される。
なお、高酸化層１０８の膜厚が１２ｎｍ以上の場合には、絶縁性が高く、直列に接続されたトランジスタの駆動能力不足により抵抗変化現象は確認できなかった。
［不揮発性記憶素子の動作例］
次に、本実施の形態の不揮発性記憶素子１００のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図５は、情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子１００の動作例を示す図である。
第１電極層１０３と第２電極層１０５との間(以下、電極間という場合がある)にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層１０４の抵抗値が図３に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。なお、本実施の形態では、第２電極層１０５の電位が第１電極層１０３の電位に対し高くなる電圧パルスを正電圧パルスといい、第２電極層１０５の電位が第１電極層１０３の電位に対し低くなる電圧パルスを負電圧パルスという。また、ここでは、電圧Ｅ１を−３．０Ｖとし、電圧Ｅ２を＋３．５Ｖとしている。
この図５に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図６は、情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
情報の読み出しを行う場合、抵抗変化層１０４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
図６に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
以上のように、第１電極層１０３と第２電極層１０５とに挟まれた領域において、抵抗変化層１０４が記憶部として機能することにより、不揮発性記憶素子１００がメモリとして動作することになる。
［不揮発性記憶素子の抵抗変化特性］
次に、本実施の形態の不揮発性記憶素子１００に対して電気的パルスを印加した場合の抵抗変化特性について説明する。
図７は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層１０４の抵抗値とパルス印加回数との関係を示す図である。第２電極層１０５を構成する材料の白金含有率は９２ａｔｍ％であり、Ｔａ含有率は８ａｔｍ％である。この図７には、第１電極層１０３と第２電極層１０５との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加した結果が示されている。
このように２種類の電気的パルスを交互に電極間に印加した結果、図７に示すように、抵抗変化層１０４の抵抗値は可逆的に変化した。具体的には、負電圧パルス（電圧−１．５Ｖ、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が減少して２０００Ω（低抵抗値）となり、正電圧パルス（電圧＋２．０Ｖ、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が増加して２０００００Ω（高抵抗値）となった。ここで、第２電極層１０５の電位が第１電極層１０３の電位に対し高くなる電圧パルスを正電圧パルスとし、第２電極層１０５の電位が第１電極層１０３の電位に対し低くなる電圧パルスを負電圧パルスとする。なお、この正負の極性の定義については、以下の説明においても同様とする。
この図７に示す結果は、抵抗変化層１０４の膜厚が２５ｎｍで、直径２μｍの円形パターンのものである。以下の説明において、特に断りがない場合、抵抗変化層１０４のサイズはこのとおりである。
図８（ａ）乃至図８（ｇ）は、第２電極層１０５を構成する材料の白金含有率が互いに異なる場合における、不揮発性記憶素子が備える抵抗変化層１０４の抵抗値とパルス印加回数との関係を示す図である。
図８（ａ）、図８（ｂ）、図８（ｃ）、図８（ｄ）、図８（ｅ）、図８（ｆ）、および図８（ｇ）は、それぞれ、第２電極層を構成する材料の白金含有率が２７ａｔｍ％、７０ａｔｍ％、８６ａｔｍ％、８９ａｔｍ％、９２ａｔｍ％、９５ａｔｍ％、および１００ａｔｍ％である場合における、不揮発性記憶素子が備える抵抗変化層１０４の抵抗値とパルス印加回数との関係を示している。
図８（ａ）乃至図８（ｇ）から、すべての、第２電極層を構成する材料の白金含有率において、抵抗変化現象が確認された。従って、Ｔａを含む白金薄膜材料を電極層に用いた場合でも、幅広い組成の範囲に対し広い抵抗変化領域を有していることがわかる。また、白金含有率の減少とともに抵抗変化を示すのに必要な電圧値が増加している。白金含有率が２７ａｔｍ％では、−３．５Ｖ／＋４．０Ｖの電圧が必要である。従って、低電圧で良好な抵抗変化特性を得るためには白金含有率の下限範囲が存在すると推察される。
［白金−Ｔａ電極膜の界面状態］
第２電極層１０５と抵抗変化層１０４との界面状態を透過電子顕微鏡（ＴＥＭ）で観察した。図９に結果を示す。第２電極層１０５が白金単体である場合、第２電極層１０５と抵抗変化層１０４であるタンタル酸化物の界面には凹凸が認められる。これは、白金がマイグレーションを起こした結果、形成されたものであり、タンタル酸化物側へ深さ２〜５ｎｍの突起状の凹凸形状が認められる。（図９（ａ））。第２電極層１０５の白金含有率が９２ａｔｍ％の場合には、ＴＥＭの観察視野範囲内に限定されるが第２電極層１０５のタンタル酸化物へのヒロック発生数が減少するとともに凹凸の深さも３ｎｍ程度に減少している（図９（ｂ））。一方、第２電極層１０５の白金含有率が８３ａｔｍ％の場合には、白金のマイグレーションはほぼ認められない（図９（ｃ））。このように、ＴＥＭ観察の結果から、第２電極層１０５の白金含有量が減少するとともにマイグレーションが減少することが明らかとなった。この結果は、ＡＦＭによる表面粗さＲａの白金含有率依存性の結果と一致している。このマイグレーションの有無が抵抗変化現象に影響を及ぼしていると推察される。
図１０（ａ）乃至図１０（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子において発生する白金のマイグレーションの様子を表すモデル図である。これらのモデルにおいては、高酸化層としてＴａ２Ｏ５層が示されているが、これは例示であり、高酸化層は、低酸化層としてのタンタル酸化物層（ＴａＯｘ層）より酸素含有率の高い層であればよく、下記のモデルと同様の作用効果を奏する。これらの図に示すように、第２電極層１０５の白金含有率が高いほど、白金のマイグレーションに起因する突起（凹凸）部がタンタル酸化物層へ延伸する（図１０（ａ））。そして、このマイグレーションに起因する突起部に電界が集中する。この結果、マイグレーションが無い界面状態と比較してより低電圧で酸化還元反応が起こり、抵抗変化現象が発生すると考えられる。
マイグレーションによる突起部分の厚さが大きい（凹凸が深い）場合には、最表面に形成された抵抗率の高いＴａ２Ｏ５層を超えて、内部の抵抗率の低いタンタル酸化物（ＴａＯｘ）層までマイグレーションに起因する白金突起部分が成長すると考えられる（図１０（ｂ））。従って、マイグレーションに起因する突起がＴａ２Ｏ５層までしか到達していない場合（図１０（ｃ））と比較して、より低い電圧で抵抗変化現象を発現すると推測される。第２電極層１０５の白金含有率が８３ａｔｍ％以上９２ａｔｍ％以下では、−２．０Ｖ／＋３．０Ｖの電圧が必要である。しかし第２電極層１０５の白金含有率が９２ａｔｍ％以上では、マイグレーション起因突起の効果により−１．５Ｖ／＋２．０Ｖのより低い電圧で抵抗変化現象が発生したと考えられる。
［不揮発性記憶素子の標準電極電位］
これまでの検討結果から、抵抗変化現象は、（式１）で示されるように、電極層との界面近傍の高酸化層を構成するタンタル酸化物の酸化還元反応に起因すると推察している。
２ＴａＯ２ ＋ Ｏ２− → Ｔａ２Ｏ５ ＋ ２ｅ （式１）
電極に負の電圧を印加した場合には、電子が注入されることにより還元反応が進行しＴａＯ２が抵抗変化層の最表面に存在する状態になる。その結果、低抵抗状態が発現すると考えられる。一方、電極に正の電圧を印加した場合には、酸素イオンの移動により酸化反応が進行しＴａ２Ｏ５が抵抗変化層の最表面に存在する状態となる。その結果、高抵抗状態が発現すると推察される。（式１）に示される酸化還元反応が効率的に進行するためには、隣接する電極層の材料の標準電極電位が、Ｔａよりも高いことが少なくとも必要である。Ｔａおよび白金の標準電極電位はそれぞれ−０．６(Ｖ)および１．１９（Ｖ）であり、１（Ｖ）以上の電位差が存在する。従って、（式１）の反応が効率的に進行すると考えられる。
白金電極を使用した場合と同等以上の抵抗変化現象を発現するためには、白金と同等以上の標準電極電位をもつ電極材料が必要になると考えられる。そこで、Ｔａを含む白金薄膜の標準電極電位を測定した。測定結果を図１１に示す。白金含有率が５６ａｔｍ％以上では、標準電極電位は０．９７Ｖ以上でほぼ一定であった。この値は白金単体の電極膜の測定値とほぼ同じであった。従って、白金含有率が５６ａｔｍ％以上であれば白金と同様の抵抗変化現象が生じることが期待される。
なお、白金の標準電極電位と同等の電極材料は、本実施例で示したＴａを含む白金だけに限定されるわけではない。Ｔａよりも標準電極電位が高い金属を含む白金材料を電極層としても、白金の標準電極電位と同等の標準電極電位を有することが予想され、本発明に有効であると考えられる。
［白金含有率の範囲］
以上の抵抗変化素子の抵抗変化特性の結果から判断して、Ｔａを含む白金電極材料の組成範囲は、少なくとも５６ａｔｍ％以上であることが望ましい。すなわち、白金含有率の下限値は、標準電極電位が白金単体と同じ値を示すことから５６ａｔｍ％以上であることが望ましいと考えられる。一方、白金含有率の上限値は、図４に許容される電極層中の白金含有率と高抵抗層１０６の膜厚の関係から規定される。高抵抗層の膜厚をＹ（ｎｍ）とした場合、初期抵抗値のばらつきが許容される白金含有率：Ｚ（ａｔｍ％）は、Ｚ＝３．６５Ｙ＋６０．７の関係式で表される値が上限値となる。
［絶縁体との密着性］
従来、電極層に白金薄膜を使用した場合、絶縁層（層間絶縁膜）であるＳｉＯ２膜と第２電極層間の密着性が低いために空隙が発生するといった課題が見られた。しかし、本実施の形態の不揮発性記憶素子１００では、第２電極層にＴａを含む白金薄膜使用している。この結果、絶縁層であるＳｉＯ２層との密着性の向上が期待される。絶縁膜と電極層間の密着性を、パターンを施した電極層／抵抗変化層と絶縁材料で構成された素子で確認した。断面ＳＥＭ（走査型電子顕微鏡）観察結果を図１２に示す。断面ＳＥＭ像からは、白金膜と絶縁膜間に空隙は認められておらず、密着性の向上が確認できた。なお、図１２において、ＰＴ−Ｔａ（白金−Ｔａ）電極層の表面から絶縁層の表面に至るように延びる２本の白線はコンタクトホール（正確にはその内周面の断面）を示している。
なお、本実施の形態では、図１に示したとおり、抵抗変化層１０４が、下方に設けられた第１電極層１０３と、上方に設けられた第２電極層１０５とによって挟まれるように構成されており、しかも抵抗変化層１０４の両端部と第２電極層１０５の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
図１３（ａ）乃至図１３（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１３（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。
図１３（ａ）に示す変形例では、第１電極層１０３Ａ、抵抗変化層１０４Ａ、および第２電極層１０５Ａがこの順に積層されて構成されており、これらの第１電極層１０３Ａ、抵抗変化層１０４Ａ、および第２電極層１０５Ａの両端部は断面視で揃っていない。これに対し、図１３（ｂ）に示す変形例では、同じく第１電極層１０３Ｂ、抵抗変化層１０４Ｂ、および第２電極層１０５Ｂが積層されて構成されているものの、これらの第１電極層１０３Ｂ、抵抗変化層１０４Ｂ、および第２電極層１０５Ｂの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１３（ｃ）に示すように、抵抗変化層１０４Ｃの一方の端面に第１電極１０３Ｃを、他方の端面に第２電極１０５Ｃをそれぞれ形成し、その抵抗変化層１０４Ｃの主面に平行な方向に電流を流すように構成されていてもよい。
ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層（層間絶縁膜）を備えている。なお、ＣＶＤ法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ａｌ、Ｗ、Ｃｕなどを用いることができる。なお、この配線層を備えない構成であってもよい。
なお、前記抵抗変化層１０４をＴａＯｘと表した場合に、０＜ｘ≦１．９が満たされていることが好ましい。また、０．５≦ｘ≦１．９が満たされていることがより好ましく、さらに、安定した抵抗変化動作を実現する上では、０.８≦ｘ≦１．９が満たされていることがさらにより好ましい。
また、抵抗変化層１０４を低酸化層と高酸化層の積層構造にて構成した場合に、低酸化層１０７をＴａＯｘ、高酸化層１０８をＴａＯｙと表した場合には、０＜ｘ＜２．５を満たし、ｘ＜ｙ≦２．５を満たすことが好ましい。さらに、安定した抵抗変化動作を実現する上では、０.８≦ｘ≦１．９を満たし、２．１≦ｙ≦２．５が満たされていることがより好ましい。
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）にメモリセルを介在させた、いわゆるクロスポイント型の記憶装置である。
［第２の実施の形態に係る半導体装置の構成］
図１４は、本発明の第２の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。また、図１５は、図１４におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図１４に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリアレイ２０２は、図１４および図１５に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，…Ｍ１２１，Ｍ１２２，Ｍ１２３，…Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、電流抑制素子を備えている。
なお、図１４におけるメモリセルＭ１１１，Ｍ１１２，…は、図１５において符号２１０で示されている。
［第２の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子の構成］
図１６は、本発明の第２の実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図１６では、図１５のＢ部における構成が示されている。
図１６に示すように、本実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図１５におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図１５におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、および第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、第１の実施の形態と同様にして形成される。
電流抑制素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されており、電流抑制素子２１６と抵抗変化層２１４とは電気的に接続されている。この電流抑制素子２１６は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の非線形な電流特性を有しており、所定の閾値電圧Ｖｆより絶対値が大きい電圧印加（一方の電極を基準にして例えばＶｆ＝＋１Ｖまたは−１Ｖとすれば、＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
［多層化構造の不揮発性記憶装置の構成例］
図１４および図１５に示した本実施の形態に係る不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することができる。
図１７は、本発明の多層化構造の不揮発性記憶装置が備えるメモリアレイの構成を示す斜視図である。図１７に示すように、この不揮発性記憶装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
なお、図１７に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
なお、第１の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性記憶装置を容易に実現することが可能となる。
（第３の実施の形態）
第３の実施の形態に係る不揮発性記憶装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性記憶装置であって、直列に接続された１つのトランジスタと１つの不揮発性記憶部とでメモリセルが構成されるメモリアレイを備えた記憶装置である。
［第３の実施の形態に係る不揮発性記憶装置の構成］
図１８は、本発明の第３の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。また、図１９は、図１８におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図１８に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイ３０２は、半導体基板の上に形成された、互いに立体交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の立体交差点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，…Ｔ２１，Ｔ２２，Ｔ２３，…Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，…Ｍ２２１，Ｍ２２２，Ｍ２２３，…（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。プレート線ＰＬ０，ＰＬ１，ＰＬ２，…は、ＶＣＰ電源３０８に接続されている。プレート線ＰＬ０，ＰＬ１，ＰＬ２，…は、例えば、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…に平行に配列されてもよい。また、プレート線ＰＬ０，ＰＬ１，ＰＬ２，…はビット線ＢＬ０，ＢＬ１，ＢＬ２，…と共にメモリセルＭ２１１，Ｍ２１２，…に電圧を印加する配線の一例である。このプレート線は所定の一定電位に保持され、任意の形態に形成することができ、その形態は平行な複数の線群には限定されない。あるいは、各プレート線が個別の選択回路／ドライバを有し、選択／非選択に応じて異なる電位が与えられるように構成してもよい。
図１９に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸化物を含む抵抗変化層を有している。より具体的には、図１９における不揮発性記憶素子３１３が、図１８におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、タンタル酸化物を含む抵抗変化層３１５、および下部電極３１６から構成されている。
なお、図１９における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
図１８に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの前記行アドレス信号に対応する何れかを選択し、その選択されたワード線に対して、選択されたトランジスタをオンさせるのに十分な所定の電圧（例えば、３Ｖ系ＮＭＯＳトランジスタであれば＋３．０Ｖ）を印加する。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの前記列アドレス信号に対応する何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。書き込み用電圧は、選択されたメモリセルの上部電極３１４と下部電極３１６との間に、メモリセル（抵抗変化層）が抵抗変化を起こすのに必要な閾値電圧以上の電圧（例えば、図８（ｃ）では、低抵抗化時に−２．０Ｖ、高抵抗化時に＋３．０Ｖ）である。また、読み出し用電圧は、読み出し時に選択したメモリセルが抵抗変化をおこさないよう、前記閾値より小さい電圧であり、かつ十分な読み出し電流が得られるような電圧が望ましい。ここで、複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…は、ＶＣＰ電源３０８によって所定の一定電位（例えば、接地電位）に保持されていて、この書き込み用電圧または読み出し用電圧は、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…と複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…（正確にはＶＣＰ電源３０８）との間に印加される。あるいは、各プレート線が個別の選択回路／ドライバを有し、メモリセルの選択／非選択に応じて異なる電位が与えられるように構成してもよい。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
さらに、第２の実施の形態の場合と同様に、タンタルおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性記憶装置を容易に製造することができる。
［不揮発性記憶素子の測定結果］
抵抗変化層とトランジスタからなる素子の抵抗変化特性を測定し、電極層の白金含有率による依存性を検討した。図２０（ａ）乃至図２０（ｅ）に、第２電極層の白金含有率を変化させた場合におけるセル電流と正規期待値との関係を示す。なお、トランジスタは１．８Ｖ系でありゲート幅は０．４４μｍであり、１．８Ｖのパルスを印加した。電極層を構成する材料の白金含有率の減少とともにＨＲとＬＲの分布特性が向上し、動作ウインドウが拡大した。特に白金含有率が９２および８９ａｔｍ％では良好な動作ウインドウを確認した。しかし、白金含有率が８６ａｔｍ％の素子では、１．８Ｖパルス印加条件では電圧不足のため、抵抗変化現象を確認できなかった。
また、高抵抗状態のセル電流値（ＩＨＲ）と低抵抗状態のセル電流値（ＩＬＲ）のばらつきについても検討した。
図２１（ａ）乃至（ｄ）に、第２電極層の白金含有率を変化させた場合におけるパルス印加回数とＩＨＲならびにＩＬＲの関係を示す。図２２（ａ）乃至（ｄ）に、第２電極層の白金含有率を変化させた場合におけるＩＨＲならびにＩＬＲと、正規期待値との関係を示す。この測定には、ゲート幅０．４４μｍで３．３Ｖ系のトランジスタを使用した。なお、読み出し電圧は０．４Ｖである。ＩＨＲおよびＩＬＲのばらつきは白金含有率の減少とともに改善された。特に白金含有率８９ａｔｍ％の時には、良好な分布の素子が得られた。以上の結果より、ばらつき特性の優れた不揮発性記憶素子を作製するためには、白金含有率は８６ａｔｍ％より大きく９２ａｔｍ％以下であることが好ましい。
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子と所定の演算を実行する論理回路とを備える不揮発性半導体装置である。
［不揮発性半導体装置の構成］
図２３は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
図２３に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
図２４は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図２５は、同じく救済アドレス格納レジスタの構成を示す断面図である。
図２４および図２５に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
なお、図２５において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
図２６は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＭＯＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
本実施の形態のように、第１の実施の形態におけるタンタル酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＭＯＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＭＯＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性記憶装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性記憶装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性記憶装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
この場合、第２の実施の形態に係るクロスポイント型の不揮発性記憶装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性記憶装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性記憶装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性記憶装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
なお、上述した実施形態においては、抵抗変化層としてタンタル酸化物の場合について説明したが、上下電極間に挟まれる抵抗変化層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
したがって、前記抵抗変化層は、第１のタンタル酸化物を含む(comprise)第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む(comprise)第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されているという請求項の限定は、第１のタンタル酸化物層と第２のタンタル酸化物層が、タンタル酸化物以外の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
本発明の不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
本発明の不揮発性記憶素子の製造方法は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子の製造方法等として有用である。
１００ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３ 第１電極層
１０４ 抵抗変化層
１０５ 第２電極層
１０７ 低酸化層
１０８ 高酸化層
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 電流抑制素子
２１７ 下部電極
２１８ オーミック抵抗層
２１９ 第２の抵抗変化層
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
４００ 不揮発性半導体装置
４０１ 半導体基板
４０２ ＣＰＵ
４０３ 入出力回路
４０４ 論理回路
４０５ アナログ回路
４０６ ＢＩＳＴ回路
４０７ ＳＲＡＭ
４０８ 救済アドレス格納レジスタ
４０９ 不揮発性記憶素子
４１０ 書き込み回路
４１１ 読み出し回路
４１２ ラッチ回路
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１，Ｍ１２，… メモリセル
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線

Claims (15)

  1. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、
    前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
    前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極が白金とタンタルとで構成されており、且つ
    前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下である、不揮発性記憶素子。
  2. 前記第２電極は、白金含有率が５６ａｔｍ％以上９２ａｔｍ％以下である、請求項１に記載の不揮発性記憶素子。
  3. 前記第２のタンタル酸化物層の膜厚をＹ（ｎｍ）と表した場合に、前記第２電極の白金含有率の上限値が
    「３．６５Ｙ＋６０．７」（ａｔｍ％）
    で規定される値である、請求項２に記載の不揮発性記憶素子。
  4. 半導体基板と、
    前記半導体基板の上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられ、互いに直列接続された不揮発性記憶素子と、非線形の電流電圧特性を有する電流抑制素子とを備えるメモリアレイと、を備え、
    前記不揮発性記憶素子のそれぞれは、前記第１の配線と前記第２の配線との間に介在し、前記第１の配線と電気的に接続する第１電極、前記第２の配線と電気的に接続する第２電極、および前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
    前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
    前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されており、且つ
    前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下である、不揮発性記憶装置。
  5. 前記第２電極は、白金含有率が５６ａｔｍ％以上９２ａｔｍ％以下である、請求項４に記載の不揮発性記憶装置。
  6. 前記第２のタンタル酸化物層の膜厚をＹ（ｎｍ）と表した場合に、前記第２電極の白金含有率の上限値が
    「３．６５Ｙ＋６０．７」（ａｔｍ％）
    で規定される値である、請求項５に記載の不揮発性記憶装置。
  7. 前記メモリアレイが前記半導体基板の上に複数積層されてなる多層化メモリアレイを備える、請求項４、５、又は６に記載の不揮発性記憶装置。
  8. 半導体基板と、
    前記半導体基板上に形成された、互いに平行に形成された複数のワード線と、
    前記複数のワード線と立体交差するように配列され、互いに平行に形成された複数のビット線と、
    前記複数のワード線または前記複数のビット線のいずれか一方と平行に配列され、互いに平行に形成された複数のプレート線と、
    前記複数のワード線および前記複数のビット線の立体交差点に対応してそれぞれ設けられた複数のトランジスタと前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
    記複数の不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記ビット線と前記プレート線との間に与えられ、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、
    前記不揮発性記憶素子の、前記第１電極及び前記第２電極のいずれか一方は、対応する前記トランジスタのソース及びドレインのいずれか一方と接続され、
    前記複数のトランジスタのゲートは、対応するワード線と接続され、
    前記不揮発性記憶素子の、前記第１電極及び前記第２電極のいずれか他方は、対応するビット線及びプレート線のいずれか一方と接続され、
    前記トランジスタのソース及びドレインのいずれか他方は、対応するビット線及びプレート線のいずれか他方と接続され、
    前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
    前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されており、且つ
    前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下である、不揮発性記憶装置。
  9. 前記第２電極は、白金含有率が５６ａｔｍ％以上９２ａｔｍ％以下である、請求項８に記載の不揮発性記憶装置。
  10. 前記第２のタンタル酸化物層の膜厚をＹ（ｎｍ）と表した場合に、前記第２電極の白金含有率の上限値が
    「３．６５Ｙ＋６０．７」（ａｔｍ％）
    で規定される値である、請求項９に記載の不揮発性記憶装置。
  11. 半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路と、前記半導体基板上に形成された、プログラム機能を有する不揮発性記憶素子と、を備え、
    前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、第１電極と第２電極との間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備えており、
    前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、
    前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されており、且つ
    前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下である、
    不揮発性半導体装置。
  12. 前記第２電極は、白金含有率が５６ａｔｍ％以上９２ａｔｍ％以下である、請求項１１に記載の不揮発性半導体装置。
  13. 前記第２のタンタル酸化物層の膜厚をＹ（ｎｍ）と表した場合に、前記第２電極の白金含有率の上限値が
    「３．６５Ｙ＋６０．７」（ａｔｍ％）
    で規定される値である、請求項１２に記載の不揮発性半導体装置。
  14. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されており、且つ前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下である不揮発性記憶素子の製造方法であって、
    前記第２電極を、白金ターゲットとタンタルターゲットとを用いた同時放電スパッタ法により形成し、各ターゲットに印加するパワー強度を調整することにより前記白金とタンタルとで構成されている第２電極の組成を制御する、不揮発性記憶素子の製造方法。
  15. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記抵抗変化層は、第１のタンタル酸化物を含む第１のタンタル酸化物層と前記第１のタンタル酸化物と酸素含有率が異なる第２のタンタル酸化物を含む第２のタンタル酸化物層とが積層されて構成され、且つ前記第１のタンタル酸化物をＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、且つ前記第２のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙ≦２．５を満足するように構成されており、前記第２電極が前記第２のタンタル酸化物層と接触しており、且つ前記第２電極は白金とタンタルとで構成されており、且つ前記第２電極は、白金含有率が２７ａｔｍ％以上９２ａｔｍ％以下である不揮発性記憶素子の製造方法であって、
    前記白金とタンタルとで構成されている第２電極の材料を、白金とタンタルとの合金で構成されたターゲットを用いたスパッタ法により形成する、不揮発性記憶素子の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8942050B2 (en) 2010-09-07 2015-01-27 Panasonic Intellectual Property Management Co., Ltd. Method of inspecting variable resistance nonvolatile memory device and variable resistance nonvolatile memory device
JP2012069217A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP5148025B2 (ja) 2010-11-19 2013-02-20 パナソニック株式会社 不揮発性半導体記憶素子の製造方法
WO2012098879A1 (ja) * 2011-01-20 2012-07-26 パナソニック株式会社 抵抗変化素子およびその製造方法
KR20130066288A (ko) * 2011-12-12 2013-06-20 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
JP5763004B2 (ja) * 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置
JP2014082279A (ja) * 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
KR102127137B1 (ko) 2013-12-03 2020-06-26 삼성전자주식회사 셀 트랜지스터들의 계면 상태를 제어하여 센싱 마진을 보상할 수 있는 저항성 메모리 장치
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
CN117867457A (zh) * 2023-12-21 2024-04-12 东莞南玻智能装备制造有限公司 磁控溅射镀膜设备、系统及镀膜检测方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110011A (ja) * 1991-10-16 1993-04-30 Canon Inc 電極基板の製造方法
JPH09260603A (ja) * 1996-03-19 1997-10-03 Toshiba Corp 薄膜キャパシタおよび半導体記憶装置
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置
JP2007214573A (ja) * 2006-02-09 2007-08-23 Samsung Electronics Co Ltd 拡散防止層を備える磁気抵抗素子
WO2008001712A1 (en) * 2006-06-26 2008-01-03 Nec Corporation Switching element, semiconductor device, rewritable logical integrated circuit, and memory element
WO2008050716A1 (en) * 2006-10-24 2008-05-02 Panasonic Corporation Nonvolatile semiconductor memory and process for producing the same
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7809455A (nl) * 1977-09-22 1979-03-26 Johnson Matthey Co Ltd Elektrode.
US4589969A (en) * 1984-10-12 1986-05-20 Yurkov Leonid I Electrode for electrolysis of solutions of electrolytes and process for producing same
JPH06291078A (ja) 1993-04-07 1994-10-18 Fuji Electric Co Ltd オーム性接合電極およびその形成方法
US6927120B2 (en) 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Method for forming an asymmetric crystalline structure memory cell
US7892489B2 (en) 2003-05-27 2011-02-22 Optotrace Technologies, Inc. Light scattering device having multi-layer micro structure
US8031335B2 (en) 2003-05-27 2011-10-04 Opto Trace Technologies, Inc. Non-invasive disease diagnosis using light scattering probe
US7460224B2 (en) 2005-12-19 2008-12-02 Opto Trace Technologies, Inc. Arrays of nano structures for surface-enhanced Raman scattering
US8213007B2 (en) 2003-05-27 2012-07-03 Optotrace Technologies, Inc. Spectrally sensing chemical and biological substances
US8081308B2 (en) 2003-05-27 2011-12-20 Optotrace Technologies, Inc. Detecting chemical and biological impurities by nano-structure based spectral sensing
US8102525B2 (en) 2008-10-07 2012-01-24 OptoTrace (SuZhou) Technologies, Inc. Systems and methods for detecting chemical and biological substances
US7384792B1 (en) 2003-05-27 2008-06-10 Opto Trace Technologies, Inc. Method of fabricating nano-structured surface and configuration of surface enhanced light scattering probe
US7242469B2 (en) 2003-05-27 2007-07-10 Opto Trace Technologies, Inc. Applications of Raman scattering probes
US7956997B2 (en) 2003-05-27 2011-06-07 Optotrace Technologies, Inc. Systems and methods for food safety detection
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US8441631B2 (en) 2004-05-24 2013-05-14 OptoTrace (SuZhou) Technologies, Inc. Integrated device capable of performing chemical separation and light scattering
US7812938B2 (en) 2007-06-12 2010-10-12 Opto Trace Technologies, Inc. Integrated chemical separation light scattering device
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
JP4830275B2 (ja) 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP2006120701A (ja) 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 可変抵抗素子とその駆動方法、および半導体装置
JP4843259B2 (ja) 2005-06-10 2011-12-21 シャープ株式会社 可変抵抗素子の製造方法
WO2008059701A1 (ja) 2006-11-17 2008-05-22 Panasonic Corporation 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
US7612422B2 (en) * 2006-12-29 2009-11-03 Texas Instruments Incorporated Structure for dual work function metal gate electrodes by control of interface dipoles
US8323580B2 (en) 2007-05-29 2012-12-04 OptoTrace (SuZhou) Technologies, Inc. Multi-layer micro structure for sensing substance
US8173989B2 (en) 2007-05-30 2012-05-08 Samsung Electronics Co., Ltd. Resistive random access memory device and methods of manufacturing and operating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110011A (ja) * 1991-10-16 1993-04-30 Canon Inc 電極基板の製造方法
JPH09260603A (ja) * 1996-03-19 1997-10-03 Toshiba Corp 薄膜キャパシタおよび半導体記憶装置
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置
JP2007214573A (ja) * 2006-02-09 2007-08-23 Samsung Electronics Co Ltd 拡散防止層を備える磁気抵抗素子
WO2008001712A1 (en) * 2006-06-26 2008-01-03 Nec Corporation Switching element, semiconductor device, rewritable logical integrated circuit, and memory element
WO2008050716A1 (en) * 2006-10-24 2008-05-02 Panasonic Corporation Nonvolatile semiconductor memory and process for producing the same
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

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