JP4777455B2

JP4777455B2 - 連続時間積分器およびその積分期間を調整する方法

Info

Publication number: JP4777455B2
Application number: JP2009284201A
Authority: JP
Inventors: キームヌイアン; ロバートダブリュアダムス
Original assignee: アナログデバイスズインコーポレイテッド
Priority date: 2004-06-29
Filing date: 2009-12-15
Publication date: 2011-09-21
Anticipated expiration: 2025-04-14
Also published as: WO2006006993A1; JP2008505534A; JP4564058B2; US7095345B2; DE602005011140D1; ATE415013T1; CN1977458B; EP1766782B1; EP1766782A1; JP2010063180A; CN1977458A; US20050285763A1

Description

本出願は、２００４年６月２９日出願の米国仮特許出願第第６０／５８３，７５６号および２００４年９月８日出願の米国特許出願第１０／９３６，１７９号を優先権主張するものであり、両方の全文を本明細書に引用する。

本発明は、シグマデルタ・ノイズ整形型の混合信号変換器に関し、より具体的には、ハイブリッド連続時間および離散時間回路を採用した混合信号アナログ／デジタル変換器に関する。

シグマデルタ型アナログ／デジタル変換器（ＡＤＣ）は、従来のナイキスト変換器に比べて比較的低コストで高い解像度および低い歪みを実現する手段を提供する。高い解像度は、入力信号をオーバーサンプリングして関心帯域における量子化ノイズをより高い周波数領域に整形することにより実現される。より高い周波数ノイズは次いで、後続のデジタル・フィルタ段によりデジタル的にフィルタリングすることができる。その結果得られたデータは次いで、変換器の出力において所望のサンプル・レートで下方サンプリングされる。

通常、音声シグマデルタＡＤＣは以下の理由によりスイッチトキャパシタ等の離散時間回路を用いて行なう。スイッチトキャパシタ回路は通常、第１積分器の実装に用いられ、クロックジターからの影響が少なく、サンプリング・レートに合わせて容易にスケーリング可能である。更に、キャパシタのマッチングが良好なため、本来的に係数のトラッキングが良好である。しかし、離散時間特性に起因して、変換器は、主として第１の積分器のサンプリング・キャパシタが捕捉した信号依存グリッチにより生じる高調波歪みの影響を受ける。オンチップ・変換器を有するデジタル信号プロセッサ（ＤＳＰ）等の高集積回路において、ＤＳＰが変換器よりはるかに高いクロック・レートで動作しているため、これらの望ましくないグリッチを含むことは、極めて困難である。更に、信号対ノイズ比（ＳＮＲ）が１００ｄＢ超の高性能変換器の場合、サンプリング・キャパシタは熱ノイズを減らすために巨大でなければならない。このように巨大なキャパシタが入力電圧をサンプリングする場合、電流グリッチが信号源へ返されるため電磁干渉（ＥＭＩ）が生じる。

第１の積分器をスイッチトキャパシタにより実装するのではなく、連続時間積分器の実装と同様に、積分器を実際の抵抗器およびキャパシタを用いて実装することができる。スーチ（Ｓｏｏｃｈ）他による米国特許第５，０７９，５５０号（以下スーチ特許）は、シグマデルタＡＤＣにおける連続時間と離散積分器のそのような組合せを提供する。

図１に、加算回路１０１、連続時間積分器１０２、離散時間積分器（群）１０４、量子化器１０６、および電流フィードバック型デジタル／アナログ変換器（ＤＡＣ）１０８を含むスーチの機構１００の概要を表わすブロック図を示す。アナログ入力信号が加算回路または加算器１０１の正入力に接続されていて、加算器１０１の出力がループ・フィルタ１０５の入力に接続されており、これは連続時間積分器１０２への入力でもある。連続時間積分器１０２の出力は、離散信号に変換される。連続時間積分器１０２の反対側には離散時間積分器１０４が接続されており、離散時間積分器１０４の出力はアナログ・ループ・フィルタ１０５の出力を形成して、量子化器１０６の入力に接続されている。これは、本例では１ビットのアナログ対デジタル変換器である。量子化器１０６のＤＡＣ１０８の出力およびＤＡＣ１０８への入力も形成し、ＤＡＣ１０８の出力は加算器１０１の負入力に接続されている。

第１ステージの連続時間機構の特性により、第１ステージで生じるグリッチはサンプリングされるのではなく、クロック周期にわたり平均化される。従って、これらのグリッチが変換器の性能に及ぼす好ましくない影響が大幅に減少する。これは連続時間実装対離散時間実装の主な利点である。更に、入力インピーダンスは純粋に抵抗性であるため（入力からのフィードフォワード経路が除外された場合）、回路は高周波電流グリッチを外部電流源へ返さない。スーチ機構の設定は、スイッチトキャパシタによる実装に比べて、生じる電磁干渉（ＥＭＩ）が極めて低い。しかし、図１のスーチ機構には各種の短所があり、そのいくつかを以下に述べる。

上述の連続時間と離散時間を組合せた実装方式に付随する主な短所は、ＲＣ時定数または積分器ゲインが、プロセス、温度、および電力供給（Ｓｕｐｐｌｙ）により大幅に変動する点である。ＲＣ積の変動によりループのノイズ伝達関数が変化して変換器の性能低下をもたらす。

このような実装方式に付随する別の短所は、ＲＣ時定数もまた、第２ステージにおいてスイッチトキャパシタ・ネットワークを計時する変換器のマスタ・クロックの周期に伴なって変化する点である。これにより、変換器の動作が特定の一つのサンプリング・レートに限定される。

連続時間の実装方式に付随する更に別の短所は、連続時間フィードバックＤＡＣが、ＡＤＣの全体的な性能の高調波歪みを支配するシンボル間干渉（ＩＳＩ）を有する点である。

この問題を解決する試みが、シャ（Ｘｉａ）他による文献「連続同調シグマデルタＡＤＣおよび高精度フィルタ用の自動同調構造」に開示されている。シャ（Ｘｉａ）他は、離散的同調方法を介してＲＣ積の安定を実現した。図２に、シャ（Ｘｉａ）他が示唆した従来技術の同調技術の簡略図を示す。図２の機構は、基準電流源２０２、プログラム可能なキャパシタ・バンク２０４、固定キャパシタ２０６、コンパレータ２０８、および同調論理回路２１０を含んでいる。キャパシタ出力における電圧を固定電圧に調整することにより、当該回路は、制御コードを生成して、同調回路のプログラム可能なキャパシタアレイおよび第１ステップ連続時間積分器のプログラム可能なキャパシタアレイの両方を制御する。シャ（Ｘｉａ）の技術は、カウンタの量子化ステップサイズが粗く、高精度シグマデルタＡＤＣに適していない点が短所である。更に、プログラム可能なキャパシタアレイ２０４を利用する点も、同調を狭い範囲に制限するため、音声ＡＤＣで必要とされるようにサンプリング・レートが大幅に変動する場合に適していない。

図３は、シグマデルタＡＤＣにおける連続時間第１ステージの従来の差分実装方式を示す。これは、増幅器３００、一対のキャパシタ３０２、３０４、一対の入力抵抗器３０６、３０８、およびフィードバックＤＡＣ３１０を含んでいる。通常の動作モードにおいて、入力電圧は入力抵抗器３０６、３０８を介して電流に変換される。フィードバックＤＡＣ３１０は、変換器のデジタル出力により制御される。上述のように、デジタル出力の低周波コンテンツは入力をトラッキングする。従って、エラー電流、すなわちＤＡＣの入力電流と出力の差の大部分は高周波整形されたノイズである。このノイズは、キャパシタ３０２、３０４により積分され、次いで後続のスイッチトキャパシタ積分器によりサンプリングされる。

上に述べた従来技術の実装方式の利点、特徴、および効果が何であれ、いずれも本発明の目的を実現するには至らない。

米国特許第５，０７９，５５０号明細書

本発明の関連技術は、（ａ）連続時間積分器におけるＲＣ積の変動およびサンプリング周波数の変動を補償するステップと、（ｂ）前記補償に基づいて前記連続時間積分器の積分間隔を調整するステップと、（ｃ）前記補償に基づいて積分キャパシタを調整するステップとを含んでいる。本技術に係る方法は、一実施形態において、連続時間積分器の入力および帰還信号の両方にゼロ復帰技術を適用することに基づいてシンボル間干渉を除去する。本技術に係る方法は別の実施形態において、入力と帰還信号の差にゼロ復帰技術を適用することによりシンボル間干渉の問題を解決する。

本発明の関連技術はまた、ゼロ復帰期間へ出入りする遷移の間に、電流源のドレインにおけるグリッチを減らす方法を提供する。当該方法は、（ａ）積分器から入力抵抗器およびフィードバックＤＡＣを切り離すステップと、（ｂ）ゼロ復帰期間中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続するステップと、（ｃ）ＤＡＣ出力電圧を既知のレベルに維持するステップと、（ｄ）ゼロ復帰期間中にＤＡＣ入力コードを変えるステップとを含んでいる。

本発明の関連技術はまた、改良型連続時間積分器と連動するハイブリッド同調回路を提供する。改良型連続時間積分器は、第１の複数のスイッチと第１のプログラム可能なキャパシタアレイとを含んでいる。ハイブリッド同調回路は、（ａ）第１の複数のスイッチを制御することにより積分制御信号を生成して連続的に調整する第２のプログラム可能なキャパシタアレイと第２の複数のスイッチとを有し、積分制御信号が連続時間積分器の積分時間を制御するアナログ制御回路と、（ｂ）積分制御信号を監視する有限状態機械であって、前記連続時間積分器および前記アナログの制御回路のキャパシタアレイのキャパシタ・サイズを増減させる有限状態機械とを含んでいる。

本発明の関連技術はまた、連続時間積分器を提供する。当該連続時間積分器は、（ａ）デジタル／アナログ変換器（ＤＡＣ）と、（ｂ）複数の入力抵抗器と、（ｃ）演算増幅器と、（ｄ）ハイブリッド同調回路を介して制御可能な複数のスイッチと、（ｅ）複数のプログラム可能なキャパシタアレイと、（ｆ）固定キャパシタとを含み、スイッチが積分期間中に入力抵抗器およびＤＡＣ出力を演算増幅器の各々の加算接続点に接続するか、またはスイッチが抵抗器およびＤＡＣ出力を演算増幅器から切り離して、入力抵抗器およびＤＡＣ出力を既知の電圧に接続する。

本発明の関連技術はまた、有限状態機械を提供する。当該有限状態機械は、（ａ）アナログ制御回路からの積分制御信号を監視する手段と、（ｂ）必要に応じて連続時間積分器のキャパシタ・サイズを小さくする手段と、（ｃ）必要に応じて積分器におけるキャパシタ・サイズを大きくする手段とを含んでいる。

本発明は、連続時間積分器における積分期間を調整する方法であって、積分制御信号を生成するステップと、生成された積分制御信号に応答して、一対の積分器スイッチを作動させて差動電流信号をコンパレータへ提供するステップであって、前記一対の積分器スイッチの作動により前記差動電流信号のオン・オフ切り替えがなされ、前記差動電流信号は、差動入力信号のフィードイン電流と前記連続時間積分器のデジタル／アナログ変換器からの差動フィードバック電流との差である、ステップと、前記一対の積分器スイッチを作動させる前記積分制御信号により前記連続時間積分器の積分期間を制御するステップとを含む。

また、本発明に係る方法においては、フィードバックＤＡＣのシンボル間干渉を減らすべく、前記積分制御信号をオフにするステップと、オフ状態である間にＤＡＣコードを変化させることによって、前記差動フィードバック電流を変化させるステップと、前記ＤＡＣコードが変化した後で前記積分制御信号をオンにするステップとを更に含むことが好適である。

また、本発明に係る方法においては、ゼロ復帰フェーズ中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続するステップと、バッファを用いてＤＡＣ出力電圧を既知の電圧に維持するステップとを更に含むことが好適である。

また、本発明は、調節可能な積分期間を有する連続時間積分器であって、積分制御信号を生成する生成器と、生成された積分制御信号に応答して、差動電流信号をコンパレータへ提供する一対の積分器スイッチであって、前記一対の積分器スイッチの作動により前記差動電流信号のオン・オフ切り替えがなされ、前記差動電流信号は、差動入力信号のフィードイン電流と前記連続時間積分器のデジタル／アナログ変換器からの差動フィードバック電流との差である、積分器スイッチと、前記一対の積分器スイッチを作動させる前記積分制御信号により前記連続時間積分器の積分期間を制御する制御部と、を含む。また、本発明に係る連続積分装置においては、フィードバックＤＡＣのシンボル間干渉を減らすべく、前記積分制御信号をオンまたはオフにするオン・オフ部と、オフ状態である間にＤＡＣコードを変化させることによって、前記差動フィードバック電流を変化させるＤＡＣとを更に含み、前記オン・オフ部は、前記ＤＡＣコードが変化した後で前記積分制御信号をオンにすることが好適である。

また、本発明に係る連続時間積分器においては、ゼロ復帰フェーズ中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続する手段と、バッファを用いてＤＡＣ出力電圧を既知の電圧に維持する手段とを更に含む。

従来技術によるシグマデルタＡＤＣの連続時間と離散時間実装方式の組み合わせを示す図である。従来技術による離散同調技術を示す図である。連続時間積分器の従来の差分実装方式を示す図である。本発明の実施形態における連続時間第１ステージを有する４ビット・シグマデルタ型アナログ・デジタル変換器のブロック図である。従来技術に関する上述の問題を除去する回路を示す、本発明の例証的な実施例である。同調回路のデジタル有限状態機械の例証的な実施形態を示す図である。アナログ同調回路の例証的な実施形態を示す図である。スイッチング・スキームを示すタイミング図である。積分器電圧対積分時間のグラフである。

本発明を、いくつかの好適な実施形態に関して図示および説明するが、本発明の概念および範囲から逸脱することなく、形式と細部への各種の変更、省略、および追加を行なってもよい。

本発明の実施形態では、プロセス、温度、電力供給（Ｓｕｐｐｌｙ）、およびサンプリング・レートの変化に対して連続時間積分器定数のＲＣ積を効果的に維持すべく、デジタル有限状態機械およびアナログ制御回路を含むハイブリッド同調回路を使用する。本発明の実装方式が連続的な性質を有するため、上述の従来技術に比べてトラッキングが極めて正確である。更に、本発明の実施形態は、従来技術では不可能なサンプリング・レートの広範な変動も考慮に入れている。

本発明の更に別の態様によれば、注意深く選ばれた計時スキームが提供され、当該スキームにより従来技術の連続時間ＡＤＣ設計に付随する主な短所である、フィードバックＤＡＣにおけるシンボル間干渉（ＩＳＩ）が除去される。本発明の技術では較正に基準周波数を使用しないため、ユーザーが当該基準を識別する必要が無くなる点に留意されたい。

図４に、本発明の実施形態で使用する連続時間第１ステージを有する４ビットの２次シグマデルタ型アナログ・デジタル変換器の単純化したモデルを示す。本機構は主に、連続時間積分器４０２、スイッチトキャパシタＤＡＣ４０６、スイッチトキャパシタ積分器４０４、電流ステアリングＤＡＣ４０８、１６レベル・フラッシュＡＤＣ４１０、２進・温度計コード・エンコーダ４１２、データ指向スクランブラ４１４を含んでいる。

図５に、本発明の例証的な実施形態を示す。図５の回路５００により従来技術に関する上述の問題が解決される。回路５００は２個の部分、すなわち改良型連続時間積分器５０２および同調回路５０４で構成されている。上述の改良型連続時間積分器は、入力抵抗器５１０、５１２と直列な一対のスイッチ５０６、５０８、増幅器５１８、ＤＡＣ５２６、並びに電圧バッファ５２０を有する。スイッチ５０６、５０８は、同調回路５０４により制御される。プログラム可能なキャパシタアレイ５１４、５１６もまた同調回路５０４により制御される。

同調回路５０４は、有限状態機械及びアナログ制御ブロックを含んでいる。図６に、同調回路５０４の有限状態機械の例証的な実施形態を示す。有限状態機械は、図４のフローチャートに示すタスクを実行するいくつかのＤフリップフロップおよび組合せ論理と、アナログ同調回路５０４内のキャパシタアレイ（５１４、５１６）および上述の連続時間積分器５０２のキャパシタアレイをも制御する４ビットの２進カウンタを含んでいる。有限状態機械の実装は、ハードウェア記述言語によっても、または単にマニュアル設計（ｍａｎｕａｌｄｅｓｉｇｎ）によっても可能である。

図７に、上述のアナログ同調回路５０４の例証的な実施形態を示す。アナログ同調回路は、リセット・セット（ＲＳ）フリップフロップ７０２と組み合わせたパルスジェネレータ、ＤＡＣと同じバイアス電圧によりバイアスをかけられた電流源７０４、プログラム可能なキャパシタアレイ７０６、スイッチアレイ７０８、固定キャパシタ７１０、コンパレータ７１２、一対のスイッチ７１４、７１６、およびシャントスイッチ７１８を含んでいる。固定キャパシタ７１０に対するプログラム可能なキャパシタ７０６の合計の比率は、改良型連続時間積分器５０２におけるものと同一である。同調回路および上述の連続時間積分器におけるプログラム可能なキャパシタアレイ７０６は共に、有限状態機械からの同一デジタルコード（ｎビット制御コード）により制御される。アナログ同調回路５０４の入力は、マスタ・クロック（ＭＣＬＫ）、ＡＤＣ全体のクロック、および上述の有限状態機械からのデジタルコード（ｎビット制御コード）を含んでいる。アナログ同調回路５０４は、図５の積分器スイッチ５０６、５０８を制御する積分制御信号を生成する。

図５での議論に戻るに、積分期間、すなわち積分器内の２個のスイッチ５０６、５０８が閉じられている期間をＲＣ積の変化に対して比例的に変化させることにより、プロセス、電力供給、温度、およびサンプリング・レートが変化しても積分器出力における最終電圧が一定であるようにすることが目的である。この動作は、アナログ同調回路５０４において積分制御信号を増減することにより自動的に達成される。別の目的は、同調回路から５０４の有限状態機械からの命令に従い、積分器内の帰還キャパシタ（５１４、５１６）を削減することである。

同調回路５０４の動作について以下に述べる。電源投入時に、アナログ同調回路５０４はリセット状態になる。この状態で、コンパレータ７１２の出力は０であり、同調回路５０４および積分器５０２内の全てのキャパシタ(キャパシタ７１０、７０６、５１４、５１６）がスイッチインされて、積分器５０２内のスイッチ５０６、５０８は共に閉じられている。この設定により非同調連続時間積分器が形成される。リセット信号がディアサートされたならば同調回路５０４は機能する。図８にこの方式を示す。マスタ・クロックの立ち上がりエッジにおいて、パルスジェネレータがリセット・セットフリップ・フロップ回路７０２を起動させるパルスを生成する。フリップフロップ７０２の出力は次いで、連続時間積分器内の２個のスイッチ５０６、５０８をオンにして積分期間を開始する。同時に、スケーリングされた電流源７０４（図７の）がキャパシタ７１０、７０６への充電を開始する。キャパシタアレイ７０６の出力における電圧がコンパレータ７１２の閾値を超えたならば、コンパレータ７１２はトリップする。次いでＲＳフリップフロップ７０２がリセットされて、積分期間が終了する。スイッチ７１４は次いで、同調回路５０４内のキャパシタ７１０、７０６の電圧を放電させる。この間、スイッチ７１８は電流源７０４の出力をアースに接続し、従って当該ノードにおける寄生キャパシタにより捕捉された電圧を全て放電する。

図７のアナログ同調回路は、クロックの次の立ち上がりエッジの前に積分期間が終了するように設計されている。非積分期間、すなわち積分器５０２内の両スイッチ(５０６，５０８)が開いている間、ＤＡＣ５１２のビットは次の値に変化する（図８に示すように）ことができる。次の積分期間が開始する場合、ＤＡＣ５１２のビットは既に適当な値に設定されている。これは、積分器５０２がＤＡＣ５１２の以前のデータを記憶していないことを意味する。従って、積分器５０２にはシンボル間干渉が生じない。当業者であれば、これが誤差信号、すなわちフィードイン電流とフィードバック電流の差に適用されるゼロ復帰スキームであることが想起されよう。このスキームの利点は以下の通りである。すなわち（ａ）積分器５０２内のスイッチを通って流れる微弱な誤差信号にＲＴＺが適用されるため、積分器５０２内の演算増幅器５１８にそれ以上の負荷をかけず、（ｂ）信号に関係する電流をスイッチ（５０６、５０８）が通さないため、変換器の性能に影響を及ぼすことがない。このことは、従来のＤＡＣだけにＲＴＺを実装する方式と比較した場合の主な利点である。

図６の有限状態機械は、積分制御信号を常時監視する。プロセスの変動に起因してキャパシタ（７１０、７０６）容量が公称値より小さい場合、アナログ同調回路５０４内のキャパシタアレイ７０６の出力における電圧は通常より早くコンパレータ７１２の閾値に到達する。積分器５０２の出力はまた、通常より急速に立ち上がる。しかし、コンパレータ７１２がトリップした場合、積分期間は短くなる。従って、積分器５０２の出力における最終電圧は依然として通常の場合と同様である。この方式を図９に示す。

プロセスの変動に起因してキャパシタ（７１０、７０６）の容量が正常値より大きい場合、アナログ同調回路５０４内のキャパシタアレイ７０６の出力における電圧は通常より遅く閾値電圧に到達する。積分器５０２の出力はまた、通常より緩慢に立ち上がる。従って、コンパレータ７１２がトリップするまでの時間が長くなる。積分期間は通常より長くなる。同調回路５０４は、積分期間が１クロック周期より長くなるまで連続的にトラッキングする。これが生じた場合、有限状態機械（図６）はアナログ同調回路５０４内のプログラム可能なキャパシタアレイ７０６を削減する。積分期間が１クロック周期より短くなるまでこれを続ける。この時点で、同調回路５０４は連続時間積分器５０２内のプログラム可能なキャパシタ（５１４、５１６）を、アナログ同調回路５０４で用いられているものと同一のコードに変える。サンプリング・レート変動の上限は、従って、同調回路５０４内のプログラム可能なキャパシタ７０６と固定キャパシタ７１０の合計に対するプログラム可能なキャパシタアレイ５１４、５１６の比率である。

較正が完了した後で、同調回路５０４は監視状態に入って積分制御信号を連続的に点検し、必要に応じて較正を再開する。連続時間積分器５０２が中断なく動作することを保証すべく、スイッチ５０６、５０８は較正期間中、常時閉じている。また、連続時間積分器５０２内のキャパシタアレイ(５１４、５１６)が更新されるのは、較正サイクルの終了時点だけである。

Claims

連続時間積分器における積分期間を調整する方法であって、
積分制御信号を生成するステップと、
生成された積分制御信号に応答して、一対の積分器スイッチを作動させて差動電流信号をコンパレータへ提供するステップであって、前記一対の積分器スイッチの作動により前記差動電流信号のオン・オフ切り替えがなされ、前記差動電流信号は、差動入力信号のフィードイン電流と前記連続時間積分器のデジタル／アナログ変換器からの差動フィードバック電流との差である、ステップと、
前記一対の積分器スイッチを作動させる前記積分制御信号により前記連続時間積分器の積分期間を制御するステップとを含む方法。
フィードバックＤＡＣのシンボル間干渉を減らすべく、
前記積分制御信号をオフにするステップと、
オフ状態である間にＤＡＣコードを変化させることによって、前記差動フィードバック電流を変化させるステップと、
前記ＤＡＣコードが変化した後で前記積分制御信号をオンにするステップとを更に含む、請求項１に記載の方法。
ゼロ復帰フェーズ中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続するステップと、
バッファを用いてＤＡＣ出力電圧を既知の電圧に維持するステップとを更に含む、請求項１に記載の方法。
調節可能な積分期間を有する連続時間積分器であって、
積分制御信号を生成する生成器と、
生成された積分制御信号に応答して、差動電流信号をコンパレータへ提供する一対の積分器スイッチであって、前記一対の積分器スイッチの作動により前記差動電流信号のオン・オフ切り替えがなされ、前記差動電流信号は、差動入力信号のフィードイン電流と前記連続時間積分器のデジタル／アナログ変換器からの差動フィードバック電流との差である、積分器スイッチと、
前記一対の積分器スイッチを作動させる前記積分制御信号により前記連続時間積分器の積分期間を制御する制御部と、を含む連続時間積分器。
フィードバックＤＡＣのシンボル間干渉を減らすべく、
前記積分制御信号をオンまたはオフにするオン・オフ部と、
オフ状態である間にＤＡＣコードを変化させることによって、前記差動フィードバック電流を変化させるＤＡＣとを更に含み、
前記オン・オフ部は、前記ＤＡＣコードが変化した後で前記積分制御信号をオンにする、請求項４に記載の連続時間積分器。
ゼロ復帰フェーズ中にＤＡＣの出力および入力抵抗器の両方を既知の電圧に接続する手段と、
バッファを用いてＤＡＣ出力電圧を既知の電圧に維持する手段とを更に含む、請求項４に記載の連続時間積分器。