JP4786518B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に係り、例えば、積層配線における配線間の絶縁構造に特徴を有する半導体装置及びその製造方法に関する。
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
そして、近年のＬＳＩ開発、特に９０ｎｍ−ｎｏｄｅ以降の世代では、配線起因の周波数特性劣化を低減するため、配線間／層間絶縁膜に低誘電率材料（ｋ＜３．０）が適用されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが３以下の低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることにより、配線間の寄生容量を低減することが試みられている。これらのｌｏｗ−ｋ膜材料では、材料中に空孔が入ったポーラス材料となっているものが多い。これら多孔質の低誘電率材料膜（ｐ−ｌｏｗｋ膜）は塗布法或いは化学気相成長（ＣＶＤ）法により成膜され、膜密度がシリコンの熱酸化膜と比較して低い。しかしながら、低誘電率材料は機械的強度が低い。また、プラズマダメージ起因の絶縁膜変質による容量増大が生じる。また、絶縁膜吸湿起因のバリアメタル（ＢＭ）腐食による電気的特性劣化が生じる。このようなデメリットを併せ持っていることも知られている。また、低誘電率膜として前述の問題を克服可能な絶縁膜の選択肢が少なくなりつつあることや、成膜後の後処理のシーケンスも複雑になり配線作製コストが増大することも無視出来ない問題となっている。
そして、多層配線の高性能化に向けて、さらに配線容量を低減することが求められている。ここで、最も低い配線容量を実現するためには、配線間を空洞（エアーギャップ：Ａｉｒ ｇａｐ， ｋ＝１．０）にすればよい。特に、微細化が進む中、配線容量を低減することが困難な最小線幅でラインアンドスペースを繰り返す密パターン領域では、スペース部分をエアーギャップにするとその効果が大きい。
ここで、エアーギャップに関して文献に以下のような技術が開示されている。配線が形成された犠牲膜上にシリコン窒化膜を形成する。そして、シリコン窒化膜に形成された開口部を通して犠牲膜をエッチング除去する（例えば、特許文献１参照）。
しかしながら、最小線幅の密パターン領域においてスペース部分をエアーギャップにする手法が従来十分に確立されているとは言えなかった。
特開２００１−２１７３１２号公報
本発明は、上述したような従来の問題点を克服し、多層配線の容量低減を図る半導体装置の製造方法或いは半導体装置を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、
基体上に犠牲膜を形成する犠牲膜形成工程と、
前記犠牲膜上に絶縁膜を形成する絶縁膜形成工程と、
前記犠牲膜と前記絶縁膜とに複数の第１の開口部を形成する第１の開口部形成工程と、
前記複数の第１の開口部に導電性材料を堆積させる導電性材料堆積工程と、
前記複数の第１の開口部に堆積した各導電性材料間の領域のうち、導電性材料のピッチが最小となる最小寸法領域とは異なる前記絶縁膜の所定の領域に第２の開口部を形成する第２の開口部形成工程と、
前記第２の開口部を介して前記最小寸法領域に位置する犠牲膜を含む前記犠牲膜を除去する犠牲膜除去工程と、
を備え、
化学機械研磨法を用いて前記導電性材料と前記絶縁膜とを研磨することにより前記第２の開口部を形成することを特徴とする。
また、本発明の一態様の半導体装置は、
複数の配線と、
前記複数の配線の配線間の領域のうち、配線ピッチが最小寸法となる最小寸法領域とは異なる所定の領域に開口部が形成され、空洞上に位置して前記複数の配線に側方から接続して支持される第１の絶縁膜と、
前記第１の絶縁膜上に配置され、前記開口部上方側を塞ぐ第２の絶縁膜と、
を備えたことを特徴とする。
本発明によれば、最小線幅領域のスペース部分にエアーギャップを形成することができる。よって、配線容量を低減することができる。
実施の形態１．
実施の形態１では、ＣＭＰにより生じるエロージョンを利用して犠牲膜を除去するための開口部を形成する場合の形態について説明する。以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、実施の形態１の半導体装置の形成方法では、ＳｉＯ２膜形成工程（Ｓ１０２）と、犠牲膜形成工程（Ｓ１０４）と、キャップ膜形成工程（Ｓ１０６）と、開口部形成工程（Ｓ１０８）と、バリアメタル膜形成工程（Ｓ１１０）と、シード膜形成工程（Ｓ１１２）と、めっき及びアニール工程（Ｓ１１４）と、研磨工程（Ｓ１１６）と、犠牲膜除去工程（Ｓ１１８）と、拡散防止膜形成工程（Ｓ１２０）と、絶縁膜形成工程（Ｓ１２２）という一連の工程を実施する。
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ２膜形成工程（Ｓ１０２）からキャップ膜形成工程（Ｓ１０６）までを示している。
図２（ａ）において、ＳｉＯ２膜形成工程として、半導体基板となる基板２００の表面にＣＶＤ（化学気相成長）法によって、例えば、膜厚５００ｎｍのＳｉＯ２膜を堆積し、絶縁膜となるＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、デバイス部分の図示を省略している。そして、基板２００上には、金属配線またはコンタクトプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されているものとしても構わない。或いは、その他の層が形成されていても構わない。
図２（ｂ）において、犠牲膜形成工程として、基体の一例となる基板２００の上に炭素（Ｃ）を主成分にした有機膜２２０を例えば２００ｎｍの厚さで形成する。有機膜２２０の材料として、例えば、ポリアリーレンエーテル（ＰＡｒ）を用いると好適である。有機膜２２０は、後の工程でエアーギャップを形成するために除去される犠牲膜となる。
図２（ｃ）において、キャップ膜形成工程として、有機膜２２０上にＣＶＤ法によってキャップ絶縁膜として炭酸化シリコン（ＳｉＯＣ）を例えば膜厚５０ｎｍ堆積することで、ＳｉＯＣ膜２２２の薄膜を形成する。キャップ膜の材料として、ＳｉＯＣの他に、ＳｉＯ２、シリコンカーバイド（ＳｉＣ）、炭水化シリコン（ＳｉＣＨ）、炭窒化シリコン（ＳｉＣＮ）、およびＳｉＯＣＨからなる群から選択される少なくとも一種の比誘電率２．５以上の絶縁材料を用いて形成しても構わない。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の開口部形成工程（Ｓ１０８）からシード膜形成工程（Ｓ１１２）までを示している。
図３（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である複数の開口部１５０，１５２（第１の開口部）をＳｉＯＣ膜２２２と犠牲膜２２０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯＣ膜２２２の上にレジスト膜が形成された基板２００に対し、露出したＳｉＯＣ膜２２２とその下層に位置する犠牲膜２２０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１５０，１５２を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０，１５２を形成すればよい。ここでは、実配線領域に、ライン（配線）幅Ｌ１とスペース幅Ｓ１とが、所望するパターンの寸法において１：１の最小寸法ピッチとなるように、開口部１５０を形成する。他方、実配線領域から距離Ｓ３だけ離れた位置にダミー配線領域を設ける。そして、ダミー配線領域に、ライン（配線）幅Ｌ２とスペース幅Ｓ２とがＬ２＞Ｓ２となる配線ピッチで開口部１５２を形成する。すなわち、開口部１５２にＣｕ膜が埋め込まれた際に、その被覆率が５０％より大きく、開口部１５２に埋め込まれたＣｕ膜からなるダミー配線の配線ピッチが、実配線領域における配線の最小ピッチＬ１＋Ｓ１より大きいＬ２＋Ｓ２となるように開口部１５２を形成する。ここで、ライン幅Ｌ１とスペース幅Ｓ１とがリソグラフィによる加工が可能な最小寸法で形成される場合に、スペース幅Ｓ１とスペース幅Ｓ２とが、Ｓ１≦Ｓ２となるように形成すると好適である。また、距離Ｓ３は、例えば、１０μｍ以内が望ましい。但し、距離Ｓ３は、後述する研磨工程で生じるエロージョンが実配線領域に及ばない寸法が望ましい。
図３（ｂ）において、バリアメタル膜形成工程として、開口部形成工程により形成された開口部１５０，１５２及びＳｉＯＣ膜２２２表面に導電性材料となるバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内でタンタル（Ｔａ）膜の薄膜を例えば膜厚１０ｎｍ堆積し、バリアメタル膜２４０を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、Ｔａの他、窒化タンタル（ＴａＮ）等のタンタル系のタンタル含有物質、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のチタン系のチタン含有物質、窒化タングステン（ＷＮ）等のタングステン系のタングステン含有物質、もしくはＴａとＴａＮ等これらを組合せて用いた積層膜であっても構わない。
図３（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０，１５２内壁及び基板２００表面に堆積（形成）させる。ここでは、シード膜２５０を例えば基板２００表面で例えば膜厚５０ｎｍ堆積させる。
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１のめっき及びアニール工程（Ｓ１１４）から犠牲膜除去工程（Ｓ１１８）までを示している。
図４（ａ）において、めっき工程として、シード膜２５０をカソード極として、電解めっきによる電気化学成長法により導電性材料となるＣｕ膜２６０を開口部１５０，１５２内及び基板２００表面に堆積させる。ここでは、例えば膜厚８００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を例えば２５０℃の温度で３０分間行なう。
図４（ｂ）において、研磨工程として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜２５０を含むＣｕ膜２６０とバリアメタル膜２４０を研磨荷重Ｐで研磨除去する。ここで、実配線領域では、被覆率が５０％を超えていないため、図４（ｂ）に示すように平坦化できる。このようにして、ダマシン配線を形成することができる。他方、ダミー配線領域では、被覆率が５０％を超えるように構成したことによりエロージョンを生じさせることができる。
図５は、実施の形態１における配線パターンの一例の上面図である。
図５に示すように、実配線領域では、配線１０とスペース２０とが１：１の最小寸法ピッチとなるように形成した。よって、この例では、被覆率ρ１＝５０％となる。他方、ダミー配線領域では、配線３０とスペース４０とで、ライン幅Ｌ２がスペース幅Ｓ２よりも大きくなるように形成した。よって、この例では、被覆率ρ２＞５０％となる。この場合、被覆率が５０％を超えるダミー配線領域では、ＣＭＰ処理を行なった際に、エロージョンが生じることになる。よって、実施の形態１では、最小寸法ピッチで配線形成する実配線領域とは異なるダミー配線領域であえてエロージョンが生じるように配線パターンを形成した。このように、所望する領域にだけ局所的にエロージョンを生じさせることができる。そのため、Ｃｕ膜２６０とバリアメタル膜２４０以外にもダミー配線領域のＳｉＯＣ膜２２２が研磨により除去される。その結果、ダミー配線領域及びその周辺では、犠牲膜２２０を露出させることができる。このようにエロージョンが生じた領域でＳｉＯＣ膜２２２に開口部（第２の開口部）を形成することができる。なお、ダミー配線領域の配線３０のライン幅Ｌ２が顕著に大きい場合は、配線３０は孤立パターンとして形成されてもよい。その場合でもダミー配線領域の配線周辺で、犠牲膜２２０を露出させることができる。
図４（ｃ）において、犠牲膜除去工程として、犠牲膜２２０がダミー配線領域で露出した基板２００をアンモニア（ＮＨ３）プラズマ雰囲気下に晒す。これにより、ダミー配線領域及びその周辺でＳｉＯＣ膜２２２に開いた開口部を介して犠牲膜２２０を除去することができる。これにより、キャップ膜となるＳｉＯＣ膜２２２の下にエアーギャップ２８０が形成される。ここで、プラズマ処理する際に、ＮＨ３プラズマの代わりに、酸素（Ｏ２）プラズマや窒素（Ｎ２）／水素（Ｈ２）プラズマを用いても好適である。犠牲膜２２０を除去できる雰囲気を構成できればよい。プラズマによって活性化されたラジカルが各位置の犠牲膜２２０に回り込むことができるような配線パターンのレイアウトであれば、ＳｉＯＣ膜２２２に開いた開口部から離れた領域の犠牲膜２２０も除去することができる。すなわち、犠牲膜２２０が、開口させる位置から実配線領域を含めて配線材料により完全に遮断されない配線パターンになるようにレイアウトされると好適である。このようにすれば、ＳｉＯＣ膜２２２に開いた開口部を起点として除去が始まる。そして、ダミー配線領域だけではなく、実配線領域の犠牲膜２２０も除去することができる。従来のように膜中の不確定な空孔を透過させることによって犠牲膜を除去する場合に比べて、より確実に犠牲膜２２０を除去することができる。よって、最も配線容量を低減させたい最小寸法ピッチで形成されるであろう実配線領域の犠牲膜２２０をより確実に除去することができる。
また、実配線領域では、キャップ膜となるＳｉＯＣ膜２２２を形成しているため、ＳｉＯＣ膜２２２は複数の配線に側方から接続して支持される。ここでは、バリアメタル膜２４０の上部側面に接続される。そのため、ＳｉＯＣ膜２２２が保護膜となってその下が空洞になっても配線倒れを防止し、機械的強度を保つことができる。
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１の拡散防止膜形成工程（Ｓ１２０）から絶縁膜形成工程（Ｓ１２２）までを示している。
図６（ａ）において、拡散防止膜形成工程として、基板２００上に、ＣＶＤ法によりカバレッジを劣化させて拡散防止膜２２４を形成する。これにより、ダミー配線領域で開口した空間のふたをするようにして上部を塞ぐことができる。その結果、ダミー配線領域にもエアーギャップ２８０を形成することができる。拡散防止膜２２４をＣｕ膜２６０上に形成することで、Ｃｕが上層の絶縁膜へと拡散することを防止することができる。拡散防止膜２２４の材料として、例えば、ＳｉＣ等が好適である。
図６（ｂ）において、絶縁膜形成工程として、拡散防止膜２２４上に上層の層間絶縁膜となる絶縁膜２３０の薄膜を例えば１００ｎｍの厚さで形成する。絶縁膜２３０の材料としては、例えば、多孔質の低誘電率絶縁材料を用いると好適である。このような絶縁膜２３０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ここでは、一例として、比誘電率が２．５未満の低誘電率絶縁材料となるポリメチルシロキサンを用いたＬＫＤ（Ｌｏｗ−Ｋ Ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ：ＪＳＲ製）を用いて絶縁膜２３０を形成する。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法を用いることができる。絶縁膜２３０の材料としては、ポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル（ＰＡｒ）、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする有機膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかる絶縁膜２３０の材料では、比誘電率が２．５未満の低誘電率を得ることができる。形成方法もＳＯＤ法に限るものではない。ＣＶＤ法を用いても好適である。
以上のように、実施の形態１では、ＣＭＰ法を用いてＣｕ膜２６０等の導電性材料やキャップ膜のＳｉＯＣ膜２２２を研磨することにより、工程数を増やさなくても犠牲膜２２０除去用の開口部を形成することができる。特に、デバイスの性能に関係しないダミー配線領域でエロージョンを生じさせることで、実配線の形状に影響を与えずにエアーギャップを形成することができる。そして、この構造では、有機系絶縁膜である犠牲膜２２０を除去したため、配線間容量を低減することができる。また、エアーギャップを形成することで、吸湿サイトとなっていた低誘電率膜中のダメージ層によるバリアメタルの腐食等を回避することもできる。さらには、低誘電率膜中の空孔への配線材料の浸透によるリーク増大、ひいては絶縁破壊を回避することもできる。
実施の形態２．
実施の形態２では、エアーギャップを形成することにより支えを失ったＣｕ配線を補強する膜を追加した構成について説明する。
図７は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
図７において、開口部形成工程（Ｓ１０８）とバリアメタル膜形成工程（Ｓ１１０）の間に、ＳｉＯＣ膜形成工程（Ｓ１０９）を追加した点以外は、図１と同様である。よって、ＳｉＯ２膜形成工程（Ｓ１０２）から開口部形成工程（Ｓ１０８）までの工程内容は、実施の形態１と同様である。
図８は、図７のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図７のＳｉＯＣ膜形成工程（Ｓ１０９）の工程断面図と絶縁膜形成工程（Ｓ１２２）が終了した時点での工程断面図とを示している。
図８（ａ）において、ＳｉＯＣ膜形成工程として、図３（ａ）で示した状態から、開口部１５０，１５２底面、側面及びＳｉＯＣ膜２２２表面に、ＣＶＤ法を用いて、比誘電率ｋが２．５のＳｉＯＣ膜２７０を形成する。必要に応じ、開口部１５０，１５２底面及びＳｉＯＣ膜２２２表面に形成されたＳｉＯＣ膜２７０を異方性エッチング法により除去する。
その後は、実施の形態１と同様に、バリアメタル膜形成工程（Ｓ１１０）から絶縁膜形成工程（Ｓ１２２）までの一連の工程を実施する。これらの各工程を実施することにより、図８（ｂ）に示すエアーギャップ２８１が形成されたＣｕ配線構造を形成することができる。実施の形態２では、バリアメタル膜２４０を介してＣｕ膜２６０の側面及び底面にＳｉＯＣ膜２７０を形成する。その結果、実施の形態１の効果の他に、さらに、ＳｉＯＣ膜２７０が補強膜となり配線を補強することができる。また、キャップ膜となるＳｉＯＣ膜２２２と同質のＳｉＯＣ膜２７０を形成することで、ＳｉＯＣ膜２２２と結合してより機械的強度を向上させることができる。また、比誘電率ｋが２．５のＳｉＯＣ膜２７０を形成することで、他の誘電率の高い膜を使用する場合に比べて配線容量の増大を抑制することができる。
実施の形態３．
図９は、実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。
図９において、バリアメタル膜形成工程（Ｓ１１０）を削除した点と、シード膜形成工程（Ｓ１１２）の代わりにシード膜形成工程（Ｓ１１３）を追加した点以外は、図１と同様である。よって、ＳｉＯ２膜形成工程（Ｓ１０２）から開口部形成工程（Ｓ１０８）までの工程内容は、実施の形態１と同様である。
図１０は、図９のフローチャートに対応して実施される工程を表す工程断面図である。
図１０では、図９のシード膜形成工程（Ｓ１１３）からめっき及びアニール工程（Ｓ１１４）までの工程断面図と絶縁膜形成工程（Ｓ１２２）が終了した時点での工程断面図とを示している。
図１０（ａ）において、シード膜形成工程として、図３（ａ）で示した状態から、スパッタ等のＰＶＤ法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２として開口部１５０，１５２底面、側面及びＳｉＯＣ膜２２２表面に堆積（形成）させる。ここでは、シード膜２５２として、マンガン（Ｍｎ）合金を含有するＣｕシード膜を用いる。
図１０（ｂ）において、めっき工程として、シード膜２５２をカソード極として、電解めっきによる電気化学成長法により導電性材料となるＣｕ膜２６０を開口部１５０，１５２内及び基板２００表面に堆積させる。ここでは、例えば膜厚８００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を例えば２５０℃の温度で３０分間行なう。アニール処理を行うことでシード膜２５２中のＭｎが絶縁膜側壁に拡散し、Ｍｎがシリコン（Ｓｉ）と酸素（Ｏ）と結合してＭｎＳｉｘＯｙを形成する。シリコンと酸素は、ＳｉＯＣ膜２２２から供給を受けることができる。このようにして自己形成されたＭｎＳｉｘＯｙがバリアメタル膜２４２となる。よって、実施の形態３では、シード膜形成工程前のバリアメタル膜形成工程を省略することができる。
なお、実施の形態３では、キャップ膜としてＳｉＯＣ膜２２２を用いているがこれに限るものではない。キャップ絶縁膜の材料として、ＳｉＯＣ以外にも、例えば、ＳｉＯ２を用いても好適である。
その後は、実施の形態１と同様に、研磨工程（Ｓ１１６）から絶縁膜形成工程（Ｓ１２２）までの一連の工程を実施する。これらの各工程を実施することにより、図１０（ｃ）に示すエアーギャップ２８０が形成されたＣｕ配線構造を形成することができる。
実施の形態３では、バリアメタル膜２４２を自己形成させることで、実施の形態１の効果の他に、さらに、次の効果を生じさせる。
図１１は、実施の形態３におけるシード膜形成の様子を説明するための図である。
図１１（ａ）では、バリアメタル膜２４０を形成した後にシード膜２５０を形成する場合の一例を示している。この場合、バリアメタル膜２４０の成膜とシード膜２５０の成膜という２度の成膜が必要となる。そのため、図１１（ａ）に示すように配線の微細化が進むと、開口部の側壁にシード膜２５０が形成される前に上部が塞がってしまう場合も起こり得る。他方、図１１（ｂ）では、シード膜２５２を形成した後にバリアメタル膜２４２を自己形成する場合の一例を示している。この場合、成膜させるのは、シード膜２５２のみで構わないので配線幅が小さくなっても２度成膜させる場合に比べて膜厚を薄くすることができる。そのため、図１１（ｂ）に示すように、上部が塞がる前に開口部内壁に成膜させることができる。
実施の形態４．
上述した実施の形態１〜３では、ＣＭＰにより生じるエロージョンを利用して犠牲膜を除去するための開口部を形成する構成について説明した。実施の形態４では、リソグラフィ及びエッチングの工程により犠牲膜を除去するための開口部を形成する場合の形態について説明する。
図１２は、実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。
図１２において、犠牲膜除去工程（Ｓ１１８）と絶縁膜形成工程（Ｓ１２２）を削除した点、及び、拡散防止膜形成工程（Ｓ１２０）の後に開口部形成工程（Ｓ１２４）と犠牲膜除去工程（Ｓ１２６）と絶縁膜形成工程（Ｓ１２８）を追加した点以外は、図１と同様である。よって、ＳｉＯ２膜形成工程（Ｓ１０２）からめっき及びアニール工程（Ｓ１１４）までの工程内容は、実施の形態１と同様である。
図１３は、図１２のフローチャートに対応して実施される工程を表す工程断面図である。
図１３では、図１２の研磨工程（Ｓ１１６）から開口部形成工程（Ｓ１２４）までを示している。
図１３（ａ）において、研磨工程として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜２５０を含むＣｕ膜２６０とバリアメタル膜２４０を研磨荷重Ｐで研磨除去する。ここで、実施の形態４では、最小ピッチ領域にライン（配線）幅Ｌ１とスペース幅Ｓ１とが、所望するパターンの寸法において１：１の最小寸法ピッチとなる配線構造を形成する。そして、この最小ピッチ領域とは異なる他の領域にスペース幅Ｓ１より大きい幅のスペース幅Ｓ４を持つ領域を形成する。ここでは、スペース幅Ｓ４を挟んでライン幅Ｌ１とライン幅Ｌ４の配線が形成された例を示している。図１３（ａ）に示す例では、最小寸法領域より配線ピッチＬ４＋Ｌ４が大きい領域でライン幅Ｌ４とスペース幅Ｓ４は等しく、いずれの領域でも配線の被覆率が５０％を超えていないためエロージョンを回避することができる。その結果、研磨により平坦化することができる。このようにして、ダマシン配線を形成することができる。
図１３（ｂ）において、拡散防止膜形成工程として、基板２００上に、ＣＶＤ法により拡散防止膜２２４を形成する。拡散防止膜２２４をＣｕ膜２６０上に形成することで、Ｃｕが上層の絶縁膜へと拡散することを防止することができる。
図１３（ｃ）において、開口部形成工程として、スペース幅Ｓ４の絶縁膜領域で、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て拡散防止膜２２４の上にレジストパターンが形成された基板２００に対し、露出した拡散防止膜２２４とその下層に位置するＳｉＯＣ膜２２２を異方性エッチング法により除去する。これにより、基板２００の表面に対し、略垂直に犠牲膜２２０表面まで届く開口部１５４を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５４を形成すればよい。
図１４は、実施の形態４における開口部が形成された半導体装置の一例の上面図である。
例えば、ライン幅Ｌ１とスペース幅Ｓ１がリソグラフィ可能な最小寸法で形成されている場合、パターンずれを考慮すればスペース幅Ｓ１の絶縁膜領域に開口部１５４を形成することは困難である。よって、スペース幅Ｓ１より大きい幅のスペース幅Ｓ４を持つ領域にパターニングすることでパターンずれを回避して開口部１５４を形成することができる。例えば、５０ｎｍ以上の幅を持つ絶縁膜領域に開口すると好適である。特に、エアーギャップが必要不可欠となる配線幅ルールの世代では、スペース幅Ｓ１より大きいスペース幅Ｓ４の領域に開口することが好適である。形成された開口部１５４から犠牲膜２２０を除去することになる。ここでは、開口部１５４として、例えば長方形の開口面を持つ溝（トレンチ）を形成しているがこれに限るものではない。例えば、円または楕円の開口面を持つ孔（ホール）でもよい。円または楕円の場合には、複数の孔を形成することが望ましい。
図１５は、図１２のフローチャートに対応して実施される工程を表す工程断面図である。
図１５では、図１２の犠牲膜除去工程（Ｓ１２６）から絶縁膜形成工程（Ｓ１２８）までを示している。
図１５（ａ）において、犠牲膜除去工程として、犠牲膜２２０が最小ピッチ領域とは異なる他の領域で露出した基板２００をアンモニア（ＮＨ３）プラズマ雰囲気下に晒す。これにより、最小スペース幅Ｓ１より大きい幅のスペース幅Ｓ４を持つ領域に開いた開口部１５４を介して犠牲膜２２０を除去する。これにより、キャップ膜となるＳｉＯＣ膜２２２の下にエアーギャップ２８２が形成される。ここで、プラズマ処理する際に、ＮＨ３プラズマの代わりに、酸素（Ｏ２）プラズマや窒素（Ｎ２）／水素（Ｈ２）プラズマを用いても好適である点は実施の形態１と同様である。犠牲膜２２０を除去できる雰囲気を構成できればよい。プラズマによって活性化されたラジカルが各位置の犠牲膜２２０に回り込むことができるような配線パターンのレイアウトであれば、開口部１５４から離れた領域の犠牲膜２２０も除去することができる。すなわち、犠牲膜２２０が、開口させる位置から配線材料により完全に遮断されない配線パターンになるようにレイアウトされると好適である。このようにすれば、開口部１５４を起点として除去が始まる。そして、最小ピッチ領域に形成される犠牲膜２２０も除去することができる。
また、ＳｉＯＣ膜２２２が配線に側方から接続して支持される。ここでは、バリアメタル膜２４０の上部側面に接続される。そのため、ＳｉＯＣ膜２２２が保護膜となってその下を空洞に保つことができる。また、ＳｉＯＣ膜２２２は保護膜となるため、そして、拡散防止膜２２４は、Ｃｕ拡散を防止するため、キャップ膜や拡散防止膜２２４は、犠牲膜２２０と一緒に除去されない膜が良い。また、開口部１５４を形成する際のエッチング制御を容易にするためにも犠牲膜２２０とエッチング選択比が大きい無機系絶縁膜が良い。よって、実施の形態４では、キャップ膜や拡散防止膜２２４の材料として、例えば、ＳｉＯ２、ＳｉＯＣ、窒化シリコン（ＳｉＮ）、ＳｉＣＮ、ＳｉＣＯＨ等が好適である。
図１５（ｂ）において、絶縁膜形成工程として、基板２００上に、ＣＶＤ法によりカバレッジを劣化させて、上層の層間絶縁膜となる絶縁膜２３０の薄膜を例えば１００ｎｍの厚さで形成する。これにより、開口部１５４の空間にふたをするようにして上部を塞ぐ（封止する）ことができる。ここでは、例えば、１０Ｐａ以上の真空雰囲気で成膜すると好適である。絶縁膜２３０の材料としては、例えば、ＳｉＯ２、ＳｉＯＣ、ＳｉＣＯＨとどの多孔質の低誘電率絶縁材料を用いると好適である。
以上のように、絶縁膜２３０で開口部１５４の上部を塞ぐことで、開口部１５４を形成した位置に、最小ピッチ領域における高さｈ１のエアーギャップ２８２よりも高い高さｈ２のエアーギャップ２８４を形成することができる。実施の形態４では、図１５（ｂ）に示すように、高さの異なるエアーギャップ２８２，２８４が同一配線層に形成される。その結果、特に、このギャップ高さの高い部分の配線間容量を大きく低減化することが可能である。
実施の形態５．
実施の形態５では、実施の形態４の構成に、エアーギャップを形成することにより支えを失ったＣｕ配線を補強する膜を追加した構成について説明する。実施の形態５における半導体装置の製造方法の各工程は、絶縁膜形成工程（Ｓ１２８）のプロセス条件を変更する以外は、実施の形態４と同様である。
図１６は、実施の形態５における絶縁膜形成工程（Ｓ１２８）の工程断面図である。
絶縁膜２３０をＣＶＤ法で成膜する際に、実施の形態４よりもカバレッジを多少良くさせることで、拡散防止膜２２４、ＳｉＯＣ膜２２２及びバリアメタル膜２４０の側面、ならびに開口部１５４が形成された位置における空間の底面に絶縁膜２３０と同じ材料の絶縁膜２２５を形成する。実施の形態４におけるプロセス条件のうち、例えば、圧力条件を１０Ｐａより低い圧力に変更すると好適である。圧力を下げることで平均自由行程が大きくなり空間内部に絶縁膜材料を進入させやすくすることができる。その結果、絶縁膜２２５が補強膜となり配線を補強することができる。以上のようにして、開口部１５４を形成した位置に高さｈ１のエアーギャップ２８２よりも高い高さｈ３のエアーギャップ２８６を形成することができる。
実施の形態６．
上述した各実施の形態では、拡散防止膜２２４として、Ｓｉを含む絶縁材料を用いてＣｕ膜２６０上以外の領域にも成膜していたがこれに限るものではない。実施の形態６では、Ｃｕ膜２６０上に選択的に拡散防止膜材料を形成する構成について説明する。
図１７は、実施の形態６における半導体装置の製造方法の要部を表すフローチャートである。
図１７において、拡散防止膜形成工程（Ｓ１２０）の代わりにコバルトタングステン（ＣｏＷ）膜形成工程（Ｓ１２１）を追加した点以外は、図１２と同様である。よって、ＳｉＯ２膜形成工程（Ｓ１０２）から研磨工程（Ｓ１１６）までの工程内容は、実施の形態４と同様である。
図１８は、図１７のフローチャートに対応して実施される工程を表す工程断面図である。
図１８では、図１７のＣｏＷ膜形成工程（Ｓ１２１）から開口部形成工程（Ｓ１２４）までを示している。
図１８（ａ）において、ＣｏＷ膜形成工程として、Ｃｕ膜２６０上に選択的にＣｏＷ膜２２８を形成する。例えば、露出したＣｕ膜２６０表面をＣｕ酸化工程として酸化させた後、Ｃｕ膜２６０表面の酸化層をコバルト（Ｃｏ）と置換することによって、ＣｏＷ膜２２８を選択成長させる。ここでは、例えば、Ｃｕ配線側に３ｎｍ、上層側に７ｎｍで、合計１０ｎｍ程度のＣｏＷ膜２２８を形成する。Ｃｕ膜２６０表面をＣｕの酸化工程を追加して掘り下げないで、ＣＭＰ後の自然酸化膜を置換膜として使用することも好適である。ＣｏＷ膜２２８を露出したＣｕ膜２６０表面上に選択成長させることで、Ｃｕの拡散を防止することができる。
図１８（ｂ）において、開口部形成工程として、スペース幅Ｓ４の絶縁膜領域で、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯＣ膜２２２の上にレジストパターンが形成された基板２００に対し、露出したＳｉＯＣ膜２２２を異方性エッチング法により除去する。これにより、基板２００の表面に対し、略垂直に犠牲膜２２０表面まで届く開口部１５４を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５４を形成すればよい。
その後は、実施の形態４と同様に、犠牲膜除去工程（Ｓ１２６）から絶縁膜形成工程（Ｓ１２８）までの一連の工程を実施する。これらの各工程を実施することにより、図１８（ｃ）に示すように、開口部１５４を形成した位置に高さｈ１のエアーギャップ２８２よりも高い高さｈ４のエアーギャップ２８８を形成することができる。
実施の形態７．
実施の形態７では、実施の形態６の構成に、エアーギャップを形成することにより支えを失ったＣｕ配線を補強する膜を追加した構成について説明する。実施の形態７における半導体装置の製造方法の各工程は、絶縁膜形成工程（Ｓ１２８）のプロセス条件を変更する以外は、実施の形態６と同様である。
図１９は、実施の形態７における絶縁膜形成工程（Ｓ１２８）の工程断面図である。
実施の形態５と同様、絶縁膜２３０をＣＶＤ法で成膜する際に、実施の形態６よりもカバレッジを多少良くさせることで、ＳｉＯＣ膜２２２及びバリアメタル膜２４０の側面、ならびに開口部１５４が形成された位置における空間の底面に絶縁膜２３０と同じ材料の絶縁膜２２５を形成する。実施の形態６におけるプロセス条件のうち、例えば、圧力条件を１０Ｐａより低い圧力に変更すると好適である。その結果、絶縁膜２２５が補強膜となり配線を補強することができる。以上のようにして、開口部１５４を形成した位置に高さｈ１のエアーギャップ２８２よりも高い高さｈ５のエアーギャップ２８９を形成することができる。
以上の説明において、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態１における配線パターンの一例の上面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。 図７のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。 図９のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態３におけるシード膜形成の様子を説明するための図である。 実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。 図１２のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態４における開口部が形成された半導体装置の一例の上面図である。 図１２のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態５における絶縁膜形成工程（Ｓ１２８）の工程断面図である。 実施の形態６における半導体装置の製造方法の要部を表すフローチャートである。 図１７のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態７における絶縁膜形成工程（Ｓ１２８）の工程断面図である。
符号の説明
２００ 基板
１５０，１５２，１５４ 開口部
２２０ 犠牲膜
２２２ ＳｉＯＣ膜
２２４ 拡散防止膜
２３０ 絶縁膜
２４０，２４２ バリアメタル膜
２５０，２５２ シード膜
２６０ Ｃｕ膜
２８０，２８１，２８２，２８４，２８６，２８８，２８９ エアーギャップ

Claims (2)

  1. 基体上に犠牲膜を形成する犠牲膜形成工程と、
    前記犠牲膜上に絶縁膜を形成する絶縁膜形成工程と、
    前記犠牲膜と前記絶縁膜とに複数の第１の開口部を形成する第１の開口部形成工程と、
    前記複数の第１の開口部に導電性材料を堆積させる導電性材料堆積工程と、
    前記複数の第１の開口部に堆積した各導電性材料間の領域のうち、導電性材料のピッチが最小となる最小寸法領域とは異なる前記絶縁膜の所定の領域に第２の開口部を形成する第２の開口部形成工程と、
    前記第２の開口部を介して前記最小寸法領域に位置する犠牲膜を含む前記犠牲膜を除去する犠牲膜除去工程と、
    を備え、
    化学機械研磨法を用いて前記導電性材料と前記絶縁膜とを研磨することにより前記第２の開口部を形成することを特徴とする半導体装置の製造方法。
  2. 前記所定の領域は、前記導電性材料の被覆率が５０％よりも大きい領域であることを特徴とする請求項１記載の半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825019B2 (en) * 2007-09-28 2010-11-02 International Business Machines Corporation Structures and methods for reduction of parasitic capacitances in semiconductor integrated circuits
KR101558428B1 (ko) 2009-03-03 2015-10-20 삼성전자주식회사 반도체 장치의 형성 방법
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
CN103094136B (zh) * 2011-11-01 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102037830B1 (ko) * 2013-05-20 2019-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102167603B1 (ko) 2014-01-06 2020-10-19 삼성전자주식회사 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US9263389B2 (en) 2014-05-14 2016-02-16 International Business Machines Corporation Enhancing barrier in air gap technology
JP2016046269A (ja) 2014-08-19 2016-04-04 株式会社東芝 半導体装置および半導体装置の製造方法
US10991651B1 (en) * 2020-03-03 2021-04-27 Nanya Technology Corporation Interconnection structure having reduced capacitance and method of manufacturing the same
WO2026009709A1 (ja) * 2024-07-01 2026-01-08 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
JP2962272B2 (ja) * 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
JP2001144086A (ja) * 1999-08-31 2001-05-25 Sony Corp 埋め込み配線の形成方法、及び、基体処理装置
JP2001217312A (ja) 2000-02-07 2001-08-10 Sony Corp 半導体装置およびその製造方法
US20020160563A1 (en) * 2000-03-14 2002-10-31 International Business Machines Corporation Practical air dielectric interconnections by post-processing standard CMOS wafers
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
JP2002254248A (ja) * 2001-02-28 2002-09-10 Sony Corp 電解加工装置
US6787387B2 (en) * 2002-06-24 2004-09-07 Matsushita Electric Industrial Co., Ltd. Electronic device and method for fabricating the electronic device
US7302672B2 (en) * 2002-07-12 2007-11-27 Cadence Design Systems, Inc. Method and system for context-specific mask writing
US7294934B2 (en) * 2002-11-21 2007-11-13 Intel Corporation Low-K dielectric structure and method
JP2005109343A (ja) * 2003-10-01 2005-04-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US20050082526A1 (en) * 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
US7375410B2 (en) * 2004-02-25 2008-05-20 International Business Machines Corporation Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof
US20060035457A1 (en) * 2004-08-10 2006-02-16 Carter Richard J Interconnection capacitance reduction
JP4927343B2 (ja) * 2005-03-18 2012-05-09 ルネサスエレクトロニクス株式会社 半導体チップおよびその製造方法

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