JP4802062B2

JP4802062B2 - 半導体増幅装置

Info

Publication number: JP4802062B2
Application number: JP2006215666A
Authority: JP
Inventors: 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-08-08
Filing date: 2006-08-08
Publication date: 2011-10-26
Anticipated expiration: 2026-08-08
Also published as: JP2008042625A

Description

本発明は、半導体増幅装置に係り、特にマイクロ波帯の高周波用半導体増幅装置において、多段のトランジスタチップにより構成されるＭＭＩＣに関する。

衛星通信分野など近年の通信の大容量化に伴い、電力増幅用半導体素子の小型化と高出力化への要求が高まっている。高出力化のためには半導体増幅素子を多段接続する必要がある。従来は、各段を構成する半導体増幅素子に同じ電圧を印加し、同じ出力電力密度（ゲート幅あたりの出力電力）を得るように構成されていた。そのため、増幅素子間に配置するインピーダンス整合回路の変換比が非常に大きくなり、この大きなインピーダンス変換比によりインピーダンス整合回路の使用帯域が極めて狭くなるという問題があった。またインピーダンス変換比が大きいとインピーダンス整合回路の規模が大きくなり小型化に不都合を生じることとなっていた。

図３は従来構成の増幅器の例を示す構成図でソース接地の電界効果トランジスタ（以下FETという。）を３段縦列接続した増幅器を例にとって説明する。このＦＥＴ素子は、例えば、ドレイン電極、ソース電極および複数のフィンガーからなるゲート電極を備えた櫛形電界効果トランジスタが用いられる。入力のＦＥＴソース接地回路３１ａの入力にはインピーダンス整合回路３２ａが接続され、ソース接地のFET回路３１ａ、３１ｂ、３１ｃの段間にはインピーダンス整合回路３２ｂ、３２ｃが接続されている。またソース接地回路３１ｃの後段にはインピーダンス整合回路３２ｄが接続されている。Ｖ_DSおよびＶ_GSはバイアス電源回路を示し、ＦＥＴ素子のドレイン‐ソース間バイアス電圧Ｖ_DS、ゲート‐ソース間バイアス電圧Ｖ_GSは格段で共通とし、すべての段に同じ電圧が印加されている。

図４は上述のような構成の増幅器各段の具体的な構成と利得配分を示している。同図でＧＬは各段の増幅素子による線形利得を表す。この増幅器において、例えばＦＥＴ素子のドレイン‐ソース間バイアス電圧ＶDSとして、ＶＤＳ＝５０Ｖと一定にし、さらに各段の線形利得GLを例えば7dB（5倍）と一定として１段目で１Ｗ、2段目で５Ｗ、３段目で２５Ｗの出力が得られるように構成されている。さらに各段の出力電力密度を2.5 W/mm（総ゲート幅Wg 1mmあたりの出力電力）と一定にすると仮定すると、各総ゲート幅については１段目は０．４ｍｍ、２段目は２ｍｍ、３段目は１０ｍｍと求められる。さらにそのような仮定のもとで１段目の入力インピーダンスを１０Ω、出力インピーダンスを１２５０Ω（５０Ｖ／０．０４Ａ）とすると、２段目の入力インピーダンスは総ゲート幅に反比例するとして２Ωと求められ、出力インピーダンスも２５０Ωと求められる。同様にして３段目の入力インピーダンスは０．４Ω、出力インピーダンスは５０Ωと計算できる。これにより、インピーダンス整合回路に要求されるインピーダンス変換比は、１番目のインピーダンス整合回路３２ａで１／５、２番目のインピーダンス整合回路３２ｂで１／６２５、３番目のインピーダンス整合回路３２ｃで１／６２５、４番目のインピーダンス整合回路３２ｄで１／１となる。このように２番目と３番目のインピーダンス整合回路３２ｂ、３２ｃインピーダンス変換比が625と大きな値となる。これを実現するためのインピーダンス変換回路は、その動作周波数の帯域が狭くなり、その面積も大型化しデバイス全体の小型化が困難となるという欠点があった。

これを改善するために参考文献に示すように、インピーダンス変換比を減少させてこのインピーダンス整合回路の小型化を図ったものがある。これは増幅素子のサイズを歪特性が満足する範囲内で大きくするというものである。しかし、素子のサイズを大きくすると当然歪特性が悪化するので、素子サイズを余り大きくすることが出来なかった。
特開平７−１９３４６５号公報

したがって本発明は前記に鑑みてなされたものでその目的とするところは、動作周波数の帯域を広くでき、インピーダンス整合回路の面積が小型化できる半導体増幅装置を提供することにある。

本発明の半導体増幅装置は、複数の半導体増幅素子と、これらの半導体増幅素子間に挿入され、前記複数の半導体増幅素子を多段接続するインピーダンス整合回路と、前記複数の半導体増幅素子のそれぞれにバイアス電圧を供給する電源回路と、を備え、前記電源回路は、前記多段接続された半導体増幅素子のうち、前段の半導体増幅素子よりも後段の半導体増幅素子に高いバイアス電圧を供給するとともに、前記複数の半導体増幅素子は、それぞれ同一の出力電流密度を有するように、前段の半導体増幅素子よりも後段の半導体増幅素子の出力電力密度が大きくなるように設定されていることを特徴とする。

また、本発明の半導体増幅装置においては、前記複数の半導体増幅素子は、前段と後段の半導体増幅素子に供給されるバイアス電圧比と、前段と後段の半導体増幅素子の出力電力密度比とが等しく設定されていることを特徴とする。

さらに、本発明の半導体増幅装置においては、前記複数の半導体増幅素子は、ドレイン電極、ソース電極および複数のフィンガーからなるゲート電極を備えた櫛形電界効果トランジスタにより構成されており、前記バイアス電圧は前記ドレイン電極、ソース電極間に供給され、前記複数の半導体増幅素子の出力電流密度及び出力電力密度は前記半導体増幅素子それぞれの総ゲート幅により設定されていることを特徴とする。

本発明による半導体増幅装置によれば、増幅素子の段間に配置するインピーダンス整合回路のインピーダンス変換比を小さくできるので、動作周波数の帯域を広くでき、インピーダンス整合回路の面積が小型化できる。

以下本発明の実施形態につき詳細に説明する。図１は本発明の一実施例における半導体増幅装置の構成図を示すブロック図である。図３と同様にソース接地のFETが３段縦列接続されている。初段のＦＥＴソース接地回路１１ａの入力にはインピーダンス整合回路１２ａが接続され、ソース接地のFET回路、１１ａ、１１ｂ、１１ｃの段間にはインピーダンス整合回路１２ｂ、１２ｃが接続されている。またソース接地回路１１ｃの出力側にはインピーダンス整合回路１２ｄが接続されている。バイアス電源回路ＶDS１、ＶDS２およびＶDS３は、ドレイン‐ソース間バイアス電圧ＶDSをすべての段にて独立に制御できるような構成になっている。ここで、各段の増幅率は７dBとし、各段の出力は１W、５W、２５Wとする。本実施例においてはゲート‐ソース間バイアス電圧ＶGSは同じ電圧で動作させるものとする。ドレイン‐ソース間バイアス電圧ＶDSについては、前段より後段のＦＥＴのバイアス電圧を２倍にするとともに、各ＦＥＴの出力電力密度を前段より後段を２倍大きくなるように、各段のFET素子の総ゲート幅を変化させる。

ここで総ゲート幅について簡単に説明する。本実施例で使用するＦＥＴ素子は、複数のフィンガー電極を持つFETである。この素子においては、単位FETのゲート幅をW_ｆとし、フィンガー電極の本数をNとすると、総ゲート幅W_gはN×W_ｆで与えられる。

図２には、上述のような構成の増幅器各段の具体的な構成と利得配分を示している。１段目のFETではドレイン‐ソース間電圧Ｖ_DSを１２．５Vとし、最終段の電圧５０Vに対し１／４に設定する。図３に示す従来例と同じ出力１Wを得るためには、総ゲート幅W_gを４倍の１．６ｍｍとする必要がある。その時、入力インピーダンスは２．５Ω、出力インピーダンスは７８Ωとなる。２段目のFETではドレイン‐ソース間電圧Ｖ_DSを２５Vに設定し、総ゲート幅W_gを４ｍｍとする。この時、入力インピーダンスは１．０Ω、出力インピーダンスは６２Ωとなる。３段目のFETではドレイン‐ソース間電圧Ｖ_DSを５０Vに設定し、総ゲート幅W_gを１０ｍｍとする。この時、入力インピーダンスは０．４Ω、出力インピーダンスは５０Ωとなる。

これにより、インピーダンス整合回路に要求されるインピーダンス変換比は、１番目のインピーダンス整合回路１２ａで１／２０、２番目のインピーダンス整合回路１２ｂで１／７８、３番目のインピーダンス整合回路１２ｃで１／１５５、４番目のインピーダンス整合回路１２ｄで１／１となる。３段目のインピーダンス整合回路１２ｃでインピーダンス変換比が最大１５５となるが、図３に示す従来例に対してインピーダンス変換比を大幅に低減することが可能となる。

以上述べたように構成された本発明の一実施形態における半導体回路によれば、増幅素子の段間に配置するインピーダンス整合回路のインピーダンス変換比を小さくできるので、動作周波数の帯域を広くでき、インピーダンス整合回路の面積が小型化できる。

なお本発明は前記実施形態をそのままに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変型が可能である。例えば、増幅装置の段数は３段に限らず、複数段であれば本発明の適用が可能である。また、本実施例においてはフィンガー電極型FETを用いたが、フィンガー型以外のゲート電極を有するＦＥＴ素子を用いることもできる。さらに、バイポーラトランジスタを用いることもできる。

本発明の一実施形態における半導体増幅装置の構成を示すブロック図である。本発明の一実施形態における増幅装置各段の具体的な構成と利得配分を示す図である。従来の半導体増幅装置の構成を示すブロック図である。従来の半導体増幅装置における各段の具体的な構成と利得配分を示す図である。

符号の説明

１１ａ、１１ｂ、１１ｃ…増幅素子
１２ａ、１２ｂ、１２ｃ、１２ｄ…インピーダンス整合回路
３１ａ、３１ｂ、３１ｃ…増幅素子
３２ａ、３２ｂ、３２ｃ、３２ｄインピーダンス整合回路
Ｖ_DS１、Ｖ_DS２、Ｖ_DS３…バイアス電源回路

Claims

複数の半導体増幅素子と、これらの半導体増幅素子間に挿入され、前記複数の半導体増幅素子を多段接続するインピーダンス整合回路と、前記複数の半導体増幅素子のそれぞれにバイアス電圧を供給する電源回路と、を備え、
前記電源回路は、前記多段接続された半導体増幅素子のうち、前段の半導体増幅素子よりも後段の半導体増幅素子に高いバイアス電圧を供給するとともに、前記複数の半導体増幅素子は、それぞれ同一の出力電流密度を有するように、前段の半導体増幅素子よりも後段の半導体増幅素子の出力電力密度が大きくなるように設定されていることを特徴とする半導体増幅装置。
前記複数の半導体増幅素子は、前段と後段の半導体増幅素子に供給されるバイアス電圧比と、前段と後段の半導体増幅素子の出力電力密度比とが等しく設定されていることを特徴とする請求項１記載の半導体増幅装置。
前記複数の半導体増幅素子は、ドレイン電極、ソース電極および複数のフィンガーからなるゲート電極を備えた櫛形電界効果トランジスタにより構成されており、前記バイアス電圧は前記ドレイン電極、ソース電極間に供給され、前記複数の半導体増幅素子の出力電流密度及び出力電力密度は前記半導体増幅素子それぞれの総ゲート幅により設定されていることを特徴とする請求項２記載の半導体増幅装置。