JP4804359B2 - 半導体装置及び半導体装置の制御方法 - Google Patents

Description

本発明は、半導体装置及びその制御方法に関し、より詳細には、プログラム時のドレイン電圧を制御できる半導体装置及びその制御方法に関する。

図１は、従来の不揮発性半導体記憶装置の書込み時の回路構成を示す図である。不揮発性半導体記憶装置１は、メモリセル２１、２２及び書込高電圧供給回路３を含む。メモリセル２１、２２は、電荷蓄積層としてフローティングゲートまたは窒化膜を備えたフラッシュメモリであり、書き込みは、セルのドレイン端子に高電圧を印加し電荷蓄積層にホットキャリアが注入されて行われる。不揮発性半導体記憶装置１における書込み高電圧ＶＰＲＯＧは、図示しない高電圧生成回路が生成する高電圧が一定の電圧にレギュレーションされた電圧であり、書込高電圧供給回路３を介して、ビット線に接続されている共通データバス線ＤＡＴＡＢｎに供給される。プログラム対象セルのドレイン電圧は、共通データバス線ＤＡＴＡｎからデコードされ、供給される。ここでｎは、データバス幅を示す指標であり、例えば０から１５の値をとる。

一般に、プログラム時の対象メモリセルの状態によってメモリセル直近のドレイン電圧は異なるのが現状である。すなわち、消去状態のメモリセルをプログラムするとき、メモリセルのゲートが選択されて、メモリセルのドレインとソースは導通状態のために、プログラム電源電圧は共通データバス上で一定の電圧にレギュレーションされていても、メモリセルの直近ではドロップしてしまう。一方、プログラム対象メモリセルがプログラムされてくると、セルの閾値が高くなるために、ゲートが選択されていてもドレインとソースの導通が弱くなるため共通データバスの電位がドロップすることなく印加されることになる。

特許文献１記載の装置はプログラム電流と基準電流を比較して、プログラムベリファイをパスした場合、プログラムを終了させるというものである。

特許文献２記載の装置は、メモリー素子のドレインに供給する電流を、所定の値以上の電流を制限する定電流素子によって制御するというものである。

米国特許第５４２２８４２号明細書 特開２００１-１５７１６号公報

不揮発性半導体記憶装置における大容量化や書き換え高速動作の要求から、微細化によりメモリセルのドレイン抵抗Ｒが顕著になると、プログラムのためのドレイン電源電圧を高電圧に設定することになる。

しかしながら、セルのプログラム終了時もしくは終了間際になると対象セルが電流を流さなくなるために、ドレイン電圧が高くなって、ドレインを共有している非選択のメモリセル２２がドレインディスターブを受けやすくなることになる。つまり、図２に示すように、プログラム時、信号ＰＧＭｎがＨＩＧＨになると、セルは消去状態のため書込高電圧供給回路３の出力が抵抗でドロップし、共通データバス線ＤＡＴＡＢｎの電位より少し低い電圧がＭ１ビット線（ＭＩＢＬ：Metal 1 bit line）に印加される。メモリセル２１が書き込まれていくと電流が流れなくなるので、Ｍ１ビット線Ｍ１ＢＬの電圧が共通データバス線ＤＡＴＡＢｎのレベルに到達する。Ｍ１ビット線Ｍ１ＢＬの電圧が高いと、ドレインを共有している非選択のメモリセル２２がドレインディスターブを受けやすくなる。

また、特許文献１記載の装置によっては上記問題は解決されない。また、特許文献２記載の装置は、メモリー素子のドレインに供給する電流を、所定の値以上の電流を制限する定電流素子によって制御するというものである。

そこで、本発明は上記問題点に鑑みてなされたもので、プログラム対象メモリセルの書込み終了間際或いは終了時にドレインを共有するメモリセルにかかるドレインディスターブを軽減することができる半導体装置及び半導体装置の制御方法を提供することを目的とする。

上記課題を解決するために、本発明は、メモリセルのドレインに書込み電圧を供給する書込電圧供給回路と、前記書込電圧供給回路の出力と前記メモリセルに接続されたデータバス線の間に接続され、前記メモリセルに対して電流を流す抵抗素子と、前記抵抗素子両端の電位差が基準電圧を下回ったことを判定する比較回路と、前記比較回路の出力信号に応じて、前記書込電圧供給回路の出力の電位をグランドレベルよりも高く通常のプログラム時のレベルよりも低いレベルに下げるプルダウン回路とを含む半導体装置である。本発明によれば、プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときにドレイン電圧を通常のプログラム時のレベルより低く制御することにより、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。また、抵抗素子および比較回路を利用することにより、メモリセルが書き込まれて電流が減ってくる特性を利用し、ドレインノードに流れる電流を検出することでプログラムが終了間際にあることを検知することができる。また、対象のメモリセルがプログラム終了間際になり、ドレイン電流が減ると、書込電圧供給回路の出力の電位をグランド側に引っ張ることで、ドレイン電圧が高くなってしまうのを抑えることができる。

本発明は、メモリセルのドレインに書込み電圧を供給するトランジスタを含む書込電圧供給回路と、前記書き込み電圧供給回路の前記トランジスタと前記メモリセルに接続されたデータバス線の間に挿入されて前記メモリセルに前記データバス線を介して電流を流す抵抗素子と、前記抵抗素子の両端の電位差が基準電圧を下回ったことを判定する比較回路と、前記比較回路の出力信号に応じて、前記トランジスタの前記書込み電圧を供給する能力を低減するように前記トランジスタのゲート電位を調整して前記書込電圧供給回路の前記トランジスタが供給する書込み電圧のレベルを低下させる書込電圧制限回路とを含む半導体装置である。本発明によれば、プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときに、書込電圧供給回路の書込み電圧を低下させることにより、ドレイン電圧を通常のプログラム時のレベルより低く制御する。これにより、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。また、抵抗素子および比較回路を利用することにより、メモリセルが書き込まれて電流が減ってくる特性を利用し、ドレインノードに流れる電流を検出することでプログラムが終了間際にあることを検知することができる。また、対象のメモリセルがプログラム終了間際になり、ドレイン電流が減ると、書込電圧供給回路の出力の電位をグランド側に引っ張ることで、ドレイン電圧が高くなってしまうのを抑えることができる。

前記書込電圧供給回路は、前記書込み電圧を出力するトランジスタを含んで構成される。

前記書込電圧供給回路の前記トランジスタのゲート（ＰＧ）は、前記比較回路の出力信号（ＤＯＮ）によって制御される。前記抵抗素子は、トランジスタで構成される。前記抵抗素子は、ポリシリコン抵抗で構成される。

前記プルダウン回路は、前記書込電圧供給回路の出力とグランド間に接続されたトランジスタである。本発明によれば、トランジスタサイズを書込み開始時のセル電流を流す程度に調整することで各ビットの書込み状態に依らずプログラム電源電圧が安定するようにすることができる。

本発明の半導体装置は、対応するメモリセルのドレインにそれぞれ書込み電圧を供給するよう複数の前記書込電圧供給回路を含み、前記抵抗素子及び前記比較回路は、前記書込電圧供給回路毎に設けられている。本発明によれば、書込電圧供給回路毎に本発明の回路構成をとることで、書込みビット毎の書込み終了間際の判定ができる。また前記メモリセルは電荷蓄積層を備えた不揮発性メモリセルである。

書込電圧供給回路の出力とメモリセルに接続されたデータバス線の間に挿入されて前記データバス線を介して前記メモリセルに電流を流す抵抗素子の両端の電位差を基準電圧と比較するステップと、前記電位差が前記基準電圧よりも小さい場合に、前記書込電圧供給回路の出力に接続されるプルダウン回路を活性化して前記書込電圧供給回路の前記出力の電位をプルダウンして前記書込電圧供給回路の前記出力の電位をグランドレベルよりも高く通常のプログラム時のレベルより低いレベルに引き下げるステップとを含む半導体装置の制御方法である。本発明によれば、プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときにドレイン電圧を通常のプログラム時のレベルより低く制御することで、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。

本発明は、書込電圧供給回路の出力に配置されて書込み電圧を供給するトランジスタとメモリセルに接続されたデータバス線の間に挿入されて前記メモリセルに対して前記書込み電圧に従って前記データバス線を介して電流を流す抵抗素子の両端の電位差を基準電圧と比較するステップと、前記電位差が前記基準電圧よりも小さい場合に、前記トランジスタの電圧供給能力を低減するように前記トランジスタのゲート電位を調整して前記書込電圧供給回路の前記トランジスタが供給する前記書込み電圧のレベルを低下させるステップとを含む半導体装置の制御方法である。本発明によれば、プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときに、書込電圧供給回路の書込み電圧を供給する強さ（能力）を制限することにより、ドレイン電圧を通常のプログラム時のレベルより低く制御する。これにより、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。

本発明によれば、プログラム対象メモリセルの書込み終了間際或いは終了時にドレインを共有するセルにかかるドレインディスターブを軽減することができる半導体装置及び半導体装置の制御方法を提供できる。

従来の不揮発性半導体記憶装置の書込み時の回路構成を示す図である。 従来の不揮発性半導体記憶装置のドレイン電圧を説明する図である。 第１実施形態による不揮発性半導体記憶装置の書込み時の回路を示す図である。 第１実施形態による不揮発性半導体記憶装置の書込み時の回路構成を示す図である。 第２実施形態による不揮発性半導体記憶装置の書込み時の回路を示す図である。 第２実施形態による不揮発半導体記憶装置の書込み時の回路構成を示す図である。 書込高電圧制御回路内部クロックのタイミングチャートである。 第３実施形態による不揮発性半導体記憶装置の書込み時の回路を示す図である。 第３実施形態による不揮発性半導体記憶装置の書込み時の回路構成を示す図である。 第３実施形態による不揮発性半導体記憶装置のドレイン電圧を説明する図である。 第４実施形態による不揮発性半導体記憶装置の書込み時の回路構成を示す図である。

以下、本発明を実施するための最良の形態について説明する。

［第１実施形態］図３は第１実施形態による不揮発性半導体記憶装置の書込み時の回路構成を示す図である。図３に示すように、不揮発性半導体記憶装置１０は、メモリセル２、書込高電圧供給回路３、抵抗素子４、比較回路５及びプルダウン回路６を含む。メモリセル２は電荷蓄積層を備えた不揮発性メモリセルである。書込高電圧供給回路３は、メモリセル２のドレインに書込み電圧を供給するものである。抵抗素子４は、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎと共通データバス線ＤＡＴＡＢｎの間に挿入され、電位差によって流れている電流を検知するものである。

比較回路５は、抵抗素子４の両端の電位差をある基準電圧と比較し、抵抗素子４の両端の電位差が一定電圧を下回ったことを判定すると、信号ＤＯＮをＨＩＧＨにする。これにより、メモリセル２が書き込まれて電流が減ってくる特性を利用し、ドレインノードに流れる電流を検出することでプログラムが終了間際にあることを検知することができる。プルダウン回路６は、プログラムの終了間際に書込高電圧供給回路３の出力ＤＡＴＡＢＳｎの電位をグランド側に引っ張る回路である。

図４は第１実施形態による不揮発性半導体記憶装置の書込み時の回路構成を示す図である。図４において、１０は不揮発性半導体記憶装置、２１、２２はメモリセル、３は書込高電圧供給回路、４は抵抗素子、５は比較回路及び６はプルダウン回路をそれぞれ示す。メモリセル２１及び２２はゲートがワード線ＷＬ１及びＷＬ２に印加された電圧により制御される。ここで、メモリセル２１は書込み対象のメモリセルであり、メモリセル２２は非選択のメモリセルであるとする。パストランジスタ７１及び７２はビット線を選択するためのものである。書込高電圧供給回路３は、ＮＭＯＳトランジスタ３１乃至３４、ＰＭＯＳトランジスタ３５乃至３７、インバータ３８を含む。

抵抗素子４は、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎと共通データバス線ＤＡＴＡＢｎの間にＰＭＯＳトランジスタのゲートとドレインを接続して実現したものである。ここでは抵抗素子４をダイオード接続のＰＭＯＳトランジスタで実現している。

比較回路５は、ＮＭＯＳトランジスタ５１乃至５３、ＰＭＯＳトランジスタ５４および５５、インバータ５６、抵抗５７および５８を含む。抵抗素子４の上下にある端子Ａ、Ｂの電圧が比較回路５に供給される。比較回路５の入力と抵抗素子４のＰＭＯＳトランジスタはカレントミラーの構成をとっており、トランジスタサイズは比較回路５の入力トランジスタ５４の方を小さくしてもよい。比較回路５は、共通データ線ＤＡＴＡＢｎに接続されるセルに対してプログラムされるときに信号ＰＧＭｎがＨＩＧＨになると、インバータ５６の先のノードＮ１がグランド電位となる。

ノードＶＲでは、電源電圧ＶＣＣとグランド間の抵抗分割により基準電位が生成される。ＰＭＯＳトランジスタ５５は、ソースが電源電圧ＶＣＣに接続され、ゲートがノードＶＲにより制御されて、ある一定電流を流す。抵抗素子４の両端の電圧差が電源電圧ＶＣＣと基準電位ＶＲとの差よりも小さくなると、信号ＤＯＮがＨＩＧＨになる。つまり、比較回路５の出力信号ＤＯＮは（ＤＡＴＡＢＳ−ＤＡＴＡＢｎ）＜（ＶＣＣ−ＶＲ）のときＨＩＧＨとなる。

次に、書込高電圧供給回路３について説明する。信号ＰＧＭＲはディスチャージ用の信号で通常はＬＯＷとなる信号である。プログラム時、信号ＰＧＭｎがＨＩＧＨになると、書込み高電圧ＶＰＲＯＧはそのままＰＭＯＳトランジスタ３７から書込高電圧供給回路３の出力ＤＡＴＡＢＳｎに供給される。ＮＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３５及び３６はレベルシフト回路を構成する。

プルダウン回路６は、ＮＭＯＳトランジスタで構成されている。プルダウン回路６は、比較回路５の出力信号ＤＯＮによって制御され、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎの電位をグランド側に引っ張る。これにより対象のメモリセル２１がプログラム終了間際になると、ドレイン電流が減り、（ＤＡＴＡＢＳｎ−ＤＡＴＡＢｎ）＜（ＶＣＣ−ＶＲ）となるため、出力信号ＤＯＮがＨＩＧＨとなるので、プルダウン回路６を構成するＮＭＯＳトランジスタがオン状態になり、ドレイン電圧が高くなってしまうのを抑えることになる。これにより非選択のメモリセル２１がドレインディスターブを受けるのを防ぐことができる。なお、ＮＭＯＳトランジスタがオン状態であるため、消費電流は少なくない。

本実施形態によれば、プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときにドレイン電圧を通常のプログラム時のレベルより低く制御することで、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。

［第２実施形態］次に第２実施形態について説明する。図５は第２実施形態による不揮発性半導体記憶装置の書込み時の回路を示す図である。図５に示すように、不揮発性半導体記憶装置１００は、メモリセル２、書込高電圧供給回路３、抵抗素子４、比較回路５および書込高電圧制限回路８を含む。上記と同一箇所については同一符号を付して説明する。書込高電圧供給回路３は、メモリセル２のドレインに書込み電圧を供給するものである。抵抗素子４は、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎと共通データバス線ＤＡＴＡＢｎの間に挿入され、電位差によって流れている電流を検知するものである。比較回路５は、抵抗素子４の両端の電位差をある基準電圧と比較し、抵抗素子４の両端の電位差が一定電圧を下回ったことを判定すると、信号ＤＯＮをＨＩＧＨにする。これにより、メモリセル２が書き込まれて電流が減ってくる特性を利用し、ドレインノードに流れる電流を検出することでプログラムが終了間際にあることを検知することができる。

書込高電圧制限回路８は、プログラム終了間際にプログラムのための高電圧ＶＰＲＯＧを供給する強さを制御する回路である。プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときにドレイン電圧を通常のプログラム時のレベルより低く制御することにより、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。

図６は第２実施形態による不揮発性記憶装置の書込み時の回路構成を示す図である。図６において、１００は不揮発性半導体記憶装置、２１、２２はメモリセル、３は書込高電圧供給回路、４は抵抗素子、５は比較回路および８は書込高電圧制限回路をそれぞれ示す。上記と同一箇所については同一符号を付して説明する。なお、メモリセル２１はプログラム対象のメモリセルであり、メモリセル２２は非選択のメモリセルであるとする。書込高電圧供給回路３は、ＮＭＯＳトランジスタ３１乃至３４、ＰＭＯＳトランジスタ３５乃至３７、インバータ３８を含む。

比較回路５は、ＮＭＯＳトランジスタ５１乃至５３、ＰＭＯＳトランジスタ５４および５５、インバータ５６、抵抗５７および５８を含む。書込高電圧制限回路８は、ＮＭＯＳトランジスタ８１乃至８３、ＮＡＮＤ回路８４、インバータ８５乃至８７を含む。

書込高電圧制限回路８は、インバータ８５乃至８７により対象メモリセル２１がプログラムすべきメモリセルであるときにＨＩＧＨになる信号ＰＧＭｎから立ち上がりを遅延させた信号ＰＧＭＤ及びその反転信号ＰＧＭＤＢを内部制御信号として生成する。

図７は書込高電圧制御回路８内部クロックのタイミングチャートである。信号ＰＧＭＤが信号ＰＧＭｎから立ち上がりを遅らせている理由は書込高電圧制限回路８が書込み／非書込みをデコードするまでの遅延が必要だからである。書込み対象メモリセルをコントロールしている書込高電圧供給回路３のＰＭＯＳトランジスタ３７のゲート（ＰＧ）は通常ＬＯＷとなっており、書込み高電圧ＶＰＲＯＧが書込高電圧供給回路３の出力ＤＡＴＡＢＳｎに強く供給される。ＮＡＮＤ回路８４は、信号ＤＯＮ及び信号ＰＧＭＤが共にＨＩＧＨのとき、ＮＭＯＳトランジスタ３３をカットオフするものである。

ノードＰＧと電源電圧ＶＣＣとの間には、ＮＭＯＳトランジスタ８１及び８２が直列に接続されている。ＮＭＯＳトランジスタ８１は、しきい値ＶＴが低いものであるとし、信号ＤＯＮがＨＩＧＨのとき、ソースフォロア動作をする。例えば、信号ＤＯＮが電源電圧ＶＣＣの場合、ＮＭＯＳトランジスタ８１のしきい値ＶＴだけ落ちた電圧（ＶＣＣ−ＶＴ）がノードＰＧに供給される。

プログラムするときには、信号ＰＧＭｎがＨＩＧＨになると、信号ＰＧＭＤもＨＩＧＨになる。ノードＰＧは、電源電圧ＶＣＣからＮＭＯＳトランジスタ８１を介して接続される。書込み対象メモリセルが書込み終了間際になると比較回路５の出力信号ＤＯＮがＨＩＧＨとなる。ＮＭＯＳトランジスタ８１のしきい値ＶＴが例えば０だとすると、信号ＤＯＮの電圧がノードＰＧにそのまま供給される。したがって、ＰＭＯＳトランジスタ３７のゲートの電位が、０ボルトから少し上昇することによって、書込高電圧供給回路３の書込み電圧を供給する能力を弱めることになる。よって、プログラム中は、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎの電位は、書き込み高電圧ＶＰＲＯＧより少し下がった電位となる。

これにより、書込高電圧供給回路３のＰＭＯＳトランジスタのゲートＰＧを最大ＶＣＣまで引き上げることで書込高電圧供給回路３のＰＭＯＳトランジスタ３７の書込高電圧の供給能力を落すことができる。よって、書込み終了間際のドレイン電圧が高くなってしまうのを抑えることができる。

また、レベルシフタにＮＭＯＳトランジスタ８３を追加することで、信号ＰＧＭｎがＨＩＧＨの期間、ＮＭＯＳトランジスタ８３のゲートにＬＯＷの信号ＰＧＭＤＢを供給することで、ノードＰＧの電位の上昇によりｎＭＯＳトランジスタ３１がオンした場合でも、ＰＭＯＳトランジスタ３６をオフ状態にしておくことができる。これにより、ノードＰＧが書込み高電圧ＶＰＲＯＧまで引き上げられることにより、ＰＭＯＳトランジスタ３７がオフして、書込みが終了してしまうのを防止することができる。

本実施形態によれば、書込高電圧供給回路のプログラムのための高電圧を供給する強さ（能力）を制限することで、書込み終了間際のドレイン電圧が高くなってしまうのを抑えることができる。

［第３実施形態］次に、第３実施形態について説明する。図８は第３実施形態による不揮発性記憶装置の書込み時の回路を示す図である。図８に示すように、不揮発性半導体記憶装置２００は、メモリセル２、書込高電圧供給回路３、抵抗素子４、比較回路５、プルダウン回路６及び書込高電圧制限回路８を含む。書込高電圧供給回路３は、メモリセル２のドレインに書込み電圧を供給するものである。抵抗素子４は、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎと共通データバス線ＤＡＴＡＢｎの間に挿入され、電位差によって流れている電流を検知するものである。比較回路５は、抵抗素子４の両端の電位差をある基準電圧と比較し、抵抗素子４の両端の電位差が一定電圧を下回ったことを判定すると、信号ＤＯＮをＨＩＧＨにする。これにより、メモリセル２が書き込まれて電流が減ってくる特性を利用し、ドレインノードに流れる電流を検出することでプログラムが終了間際にあることを検知することができる。

プルダウン回路６は、プログラムの終了間際に書込高電圧供給回路の出力ＤＡＴＡＢＳｎの電位をグランド側に引っ張る回路である。書込高電圧制限回路８は、プログラム終了間際に書込み高電圧ＶＰＲＯＧを供給する強さを制御する回路である。プログラム中のドレインノードに流れる電流がある一定のレベルより小さくなったときにドレイン電圧を通常のプログラム時のレベルより低く制御する。

図９は第３実施形態による不揮発性記憶装置の書込み時の回路構成を示す図である。図９において、符号２００は不揮発性半導体記憶装置、２１、２２はメモリセル、３は書込高電圧供給回路、４は抵抗素子、５は比較回路、６はプルダウン回路及び８は書込高電圧制限回路をそれぞれ示す。上記と同一箇所については同一符号を付して説明する。なお、メモリセル２１はプログラム対象のメモリセルであり、メモリセル２２は非選択のメモリセルであるとする。

メモリセル２１及び２２はゲートがワード線ＷＬに印加された電圧により制御される。パストランジスタ７１及び７２はビット線を選択するためのものである。書込高電圧供給回路３は、ＮＭＯＳトランジスタ３１乃至３４、ＰＭＯＳトランジスタ３５乃至３７、インバータ３８を含む。抵抗素子４は、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎと共通データバス線ＤＡＴＡＢｎの間にＰＭＯＳトランジスタのゲートとドレインを接続して実現したものである。ここでは抵抗素子４をダイオード接続のＰＭＯＳトランジスタで実現している。

比較回路５は、ＮＭＯＳトランジスタ５１乃至５３、ＰＭＯＳトランジスタ５４および５５、インバータ５６、抵抗５７および５８を含む。プルダウン回路６は、ＮＭＯＳトランジスタで構成されている。高込高電圧制限回路８は、ＮＭＯＳトランジスタ８１乃至８３、ＮＡＮＤ回路８４、インバータ８５乃至８７を含む。プルダウン回路６及び書込高電圧制限回路８を設けることで効果的に書込み終了間際のドレイン電圧を低く抑えることができる。

図１０は第３実施形態による信号波形を示す。図１０に示すように、プログラム時、信号ＰＧＭｎがＨＩＧＨになる。書込高電圧供給回路３の出力の電位ＤＡＴＡＢＳｎと共通データバス線ＤＡＴＡＢｎの電位は、抵抗素子分だけレベル差がある。メモリセル２１が消去状態にあり、電圧降下があるため、Ｍ１ビット線Ｍ１ＢＬには少し低い電圧が印加される。メモリセル２１が書き込まれていくと、メモリセル２１が電流を流さなくなり、ドレイン電圧が上昇して、電流が減ってきたことが検出され、プログラム終了間際になると、信号ＤＯＮがＨＩＧＨになる。プルダウン回路６がオンすると同時に、書込高電圧制限回路８によりノードＰＧが高くなり、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎの電圧が下がってくるので、ドレイン電圧ＤＡＴＡＢｎも下がってくる。これにより、ドレインを共有しているメモリセル２２にかかるドレインディスターブを軽減することができる。

本実施形態によれば、プルダウン回路６により書込高電圧供給回路３の出力ＤＡＴＡＢＳｎをグランドに引っ張り、書込高電圧制限回路８により、書込高電圧供給回路３の出力ＤＡＴＡＢＳｎの電位を上に引っ張るＰＭＯＳトランジスタ３７の能力を弱める。これにより、プログラム終了時および終了間際のドレイン電圧をより効果的に抑えることができ、ドレインを共有している非選択のメモリセル２２がドレインディスターブを受けるのをより防ぐことができる。

［第４実施形態］次に、第４実施形態について説明する。図１１は第４実施形態による不揮発性記憶装置の書込み時の回路構成を示す図である。図１１において、符号３００は不揮発性半導体記憶装置、２１、２２はメモリセル、３は書込高電圧供給回路、１４は抵抗素子、５は比較回路、６はプルダウン回路及び８は書込高電圧制限回路をそれぞれ示す。上記実施形態と同一箇所については同一符号を付して説明する。

書込高電圧供給回路３は、ＮＭＯＳトランジスタ３１乃至３４、ＰＭＯＳトランジスタ３５乃至３７、インバータ３８を含む。抵抗素子１４は、書込高電圧供給回路３の出力ＤＡＴＡＢＳと共通データバス線ＤＡＴＡＢｎの間に接続されたポリシリコン抵抗である。比較回路５は、ＮＭＯＳトランジスタ５１乃至５３、ＰＭＯＳトランジスタ５４および５５、インバータ５６、抵抗５７および５８を含む。プルダウン回路６は、ＮＭＯＳトランジスタで構成されている。高込高電圧制限回路８は、ＮＭＯＳトランジスタ８１乃至８３、ＮＡＮＤ回路８４、インバータ８５乃至８７を含む。動作については上記と同様であるため説明を省略する。このようにして、抵抗素子１４はポリシリコン抵抗で実現することもできる。

以上、各実施形態によれば、プログラム中のドレインノードに流れるプログラム電流Ｉｄａｔａｂがある一定のレベルより小さくなったときにドレイン電圧を通常のプログラム時のレベルより低く制御する。これにより、プログラム終了時および終了間際のドレイン電圧を抑えることができ、ドレインを共有している非選択のメモリセルがドレインディスターブを受けるのを防ぐことができる。

ドレイン電圧の制御は、ダミーの電流源をドレインに接続するプルダウン回路６、およびドレイン電源のドライバＰＭＯＳトランジスタ３７のゲートを比較回路５の出力信号ＤＯＮで絞る書込高電圧制限回路８で行う。

また書込高電圧供給回路毎に本発明の回路構成をとることで、書込みビット毎の書込み終了間際の判定ができる。プルダウン回路を使用する場合トランジスタサイズを書込み開始時のセル電流を流す程度に調整することで各ビットの書込み状態に依らずプログラム電源電圧が安定するようにすることも可能である。

なお、上記不揮発性半導体記憶装置は例えばフラッシュメモリ等である。この不揮発性半導体記憶装置は、半導体装置の一部に組み込まれたものであってもよい。また、上記不揮発性半導体記憶装置は、例えばＮＯＲ型、ＡＮＤ型のフラッシュメモリ、ミラービット（ＭｉｒｒｏｒＢｉｔ（登録商標））などの仮想接地型フラッシュメモリに適用できる。書込電圧供給回路は書込高電圧供給回路に、書込電圧制限回路は書込高電圧制限回路に対応する。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims (10)

1. メモリセルのドレインに書込み電圧を供給する書込電圧供給回路、
   前記書込電圧供給回路の出力と前記メモリセルに接続されるデータバス線との間に挿入され、前記メモリセルに対して前記データバス線を介して電流を流す抵抗素子、
   前記抵抗素子の両端の電位差が基準電圧を下回ったことを判定する比較回路、および
   前記比較回路の出力信号に応じて前記書込電圧供給回路の前記出力の電位をグランドレベルより高く通常のプログラム時より低いレベルに下げるプルダウン回路とを含む半導体装置。
2. メモリセルのドレインに書込み電圧を供給するトランジスタを含む書込電圧供給回路、
   前記書込電圧供給回路のトランジスタと前記メモリセルに接続されるデータバス線との間に挿入され、前記データバス線を介して前記メモリセルに対して電流を流す抵抗素子、
   前記抵抗素子の両端の電位差が基準電圧を下回ったことを判定する比較回路、および
   前記比較回路の出力信号に応じて、前記トランジスタの前記書込み電圧を供給する能力を低減するように前記トランジスタのゲート電位を調整して前記書込電圧供給回路の前記トランジスタが供給する書込み電圧のレベルを低下させる書込電圧制限回路とを含む半導体装置。
3. 前記書込電圧供給回路は、前記書込み電圧を出力するトランジスタを含む請求項１記載の半導体装置。
4. 前記抵抗素子は、トランジスタで構成される請求項１または２記載の半導体装置。
5. 前記抵抗素子は、ポリシリコン抵抗である請求項１または２記載の半導体装置。
6. 前記プルダウン回路は、前記書込電圧供給回路の前記出力とグランド間に接続されたトランジスタである請求項１記載の半導体装置。
7. 前記半導体装置は、対応するメモリセルのドレインにそれぞれ書込み電圧を供給するよう複数の前記書込電圧供給回路を含み、
   前記抵抗素子及び前記比較回路は、前記書込電圧供給回路毎に設けられている請求項１または２記載の半導体装置。
8. 前記メモリセルは電荷蓄積層を備えた不揮発性メモリセルである請求項１から請求項７のいずれか一項に記載の半導体装置。
9. 書込電圧供給回路の出力とメモリセルに接続されたデータバス線の間に挿入されて電流を前記データバス線を介して前記メモリセルに流す抵抗素子の両端の電位差を基準電圧と比較するステップと、
   前記電位差が前記基準電圧よりも小さい場合に、前記書込電圧供給回路の出力に接続されるプルダウン回路を活性化して前記書込電圧供給回路の前記出力の電位をプルダウンして前記書込電圧供給回路の前記出力の電位をグランドレベルより高く通常のプログラム時より低いレベルに引き下げるステップとを含む半導体装置の制御方法。
10. 書込電圧供給回路の出力に配置されて書込み電圧を供給するトランジスタとメモリセルに接続されたデータバス線との間に挿入され前記メモリセルに対して前記書込み電圧に従って前記データバス線を介して電流を流す抵抗素子の両端の電位差を基準電圧と比較するステップと、
    前記電位差が前記基準電圧よりも小さい場合に、前記トランジスタの前記書込み電圧を供給する能力を低減するように前記トランジスタのゲート電位を調整して、前記書込電圧供給回路の前記トランジスタが供給する前記書込み電圧のレベルを低下させるステップとを含む半導体装置の制御方法。

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