JP4821029B2 - アクティブマトリクス型ディスプレイ装置及びこれを備える電子機器 - Google Patents

Description

本発明は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器に関する。

従来のアクティブマトリクス型ディスプレイ装置では、動画又は静止画のいずれの表示モードでも同じようにドライバによって画素へデータが書き込まれていた。この場合に、静止画が表示されている間は常に、同じデータが画素に書き込まれる。そこで、各画素にメモリを設け、静止画表示時には、メモリに記憶されたデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減することが提案されている（例えば、特許文献１参照。）。この技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。

一般的に、ＭＩＰ技術では、各画素のメモリに記憶されたデータを保持するために、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられる。ＳＲＡＭがトランジスタによる順序回路で構成される一方、ＤＲＡＭはトランジスタ及びキャパシタ各１つずつで構成されるので、回路面積の縮小化及び画素ピッチの狭小化の点で、ＤＲＡＭの方が有利である。しかし、ＤＲＡＭは、キャパシタに蓄えられた微小電荷を保持するためにリフレッシュ動作を要する。ＤＲＡＭを用いた画素回路の例は、例えば、国際公開第２００４／０９０８５４（Ａ１）号パンフレット（特許文献２）に記載されている。

図１は、ＤＲＡＭの一般的な回路構成を表す。ＤＲＡＭは、１つのトランジスタＱ１及び１つのキャパシタＣ１を有する。トランジスタＱ１のソース端子にはビット線１１が接続され、ゲート端子にはワード線１２が接続されている。キャパシタＣ１の一方の端子はトランジスタＱ１のドレイン端子に接続され、他方の端子は接地されている。書込動作において、最初に、トランジスタＱ１は、ワード線１２を介してゲートに電圧を印加されることでオンする。続いて、２進データ“１”に相当する電圧がビット線１１に供給されることにより、トランジスタＱ１を介してキャパシタＣ１に電荷が蓄えられる。このようにキャパシタＣ１の充放電を利用して、ＤＲＡＭは“１”又は“０”で表されるデータを記憶する１ビットメモリとして機能することができる。

実際の使用においては、トランジスタＱ１のドレイン端子とキャパシタＣ１との間の接続点には、更なるトランジスタＱ２（図示せず。）のゲート端子が接続される。このトランジスタＱ２は、トランジスタＱ２のゲート端子に接続された側のキャパシタＣ１の端子にある電圧が所定値以上であるかどうかを検出するための電圧検知素子として働く。トランジスタＱ１がワード線１２を介してオンにされると、キャパシタＣ１にはビット線１１を介して入力電圧Ｖ_ｉｎが印加される。このとき、トランジスタＱ２のゲート端子には入力電圧Ｖ_ｉｎに等しい電圧Ｖ_ｓが印加され、これによってトランジスタＱ２はオンする。

特開２００７−３２８３５１号公報 国際公開第２００４／０９０８５４（Ａ１）パンフレット

しかし、上述したような従来のＤＲＡＭ回路を用いた場合には、電圧検知のための電圧値が、電圧検知素子として用いられる素子の特性によって決まる閾値電圧によって制限されるという問題がある。

本発明は、このような問題を鑑み、電圧検知に用いられる素子の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器を提供することを目的とする。

上記目的を達成するために、本発明のアクティブマトリクス型ディスプレイ装置は、行及び列のマトリクス状に配置された複数の画素を有するアクティブマトリクス型ディスプレイ装置であって、前記複数の画素の夫々は、表示素子と、前記表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタと、前記表示素子と前記キャパシタとの間に接続され、前記表示素子の電圧状態が記憶されるサンプリング期間中にオンするスイッチング素子と、前記キャパシタと前記スイッチング素子との間に現れる電圧を検知する電圧検知回路とを有し、当該ディスプレイ装置は、前記電圧検知回路に接続されていない側の前記キャパシタの端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記キャパシタへ印加する第１のキャパシタ電圧源、及び／又は前記スイッチング素子に接続されていない側の前記表示素子の端子に接続され、前記サンプリング期間に、前記表示素子の電圧状態の変動範囲内にある所定電圧を前記表示素子へ印加する第２のキャパシタ電圧源を更に有する。

このように、メモリ回路に用いられるキャパシタの、表示素子の一方の端子に接続される側とは反対の端子、及び／又は表示素子の他方の端子に所定電圧を印加することで、電圧検知回路の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置が提供される。

本発明のアクティブマトリクス型ディスプレイ装置は、前記複数の画素へソースラインを介してデータを供給するソースドライバを更に有し、前記ソースドライバは前記第１のキャパシタ電圧源として動作し、前記キャパシタは前記ソースラインを介して前記ソースドライバへ接続される。また、前記第２のキャパシタ電圧源は、前記複数の画素へコモン電極ラインを介して接続されるコモンドライバであっても良い。

このように、既存の構成を利用することで、専用の電圧源回路及びラインを設けることがなく、装置規模は維持される。

前記電圧検知回路は、ｎ形トランジスタ若しくはｐ形トランジスタ、又はインバータ回路、又は差動増幅回路である。

このように、制御端子に印加される電圧に応じて動作する回路であれば、用途や使用に応じて、いずれの回路が電圧検知回路として用いられても良い。

また、本発明のアクティブマトリクス型ディスプレイ装置は、画素に含まれる表示素子として液晶セルを用いる液晶ディスプレイ装置又は有機ＥＬを用いるＯＬＥＤディスプレイ装置であっても良い。

更に、本発明のアクティブマトリクス型ディスプレイ装置は、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、携帯オーディオプレーヤ及び携帯ゲーム機のような、電力消費が制限されるバッテリー駆動の携帯機器や、ポスターのように広告宣伝を表示するモニター等の電子機器に組み込まれて使用され得る。

本発明により、電圧検知に用いられる素子の特性によらずに安定して動作可能なメモリ回路内蔵画素を有するアクティブマトリクス型ディスプレイ装置及びこれを備える電子機器を提供することが可能となる。

一般的なＤＲＡＭの構成を表す。 本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の構成を表す。 本発明の一実施例に従う画素回路の例を表す。 図３に表される画素回路の動作の一例を表すタイミングチャートである。 ｎ形トランジスタの電圧−抵抗特性を示す。 本発明の一実施例に従うソースドライバの構成を表す。 図３に表される画素回路の動作の他の例を表すタイミングチャートである。 本発明の一実施例に従う画素回路で用いられる電圧検知回路の例を示す。 本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置を備えた電子機器の例を示す。

以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。

図２は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の構成を表す。図２のディスプレイ装置１は、ディスプレイ部１０と、ソースドライバ２０と、ゲートドライバ３０と、コモンドライバ４０と、コントローラ５０とを有する。

ディスプレイ部１０は、行及び列のマトリクス状に配置された複数の画素１００を有する。ソースドライバ２０は、ソースラインＳ_１〜Ｓ_ｍを介して各画素へ接続され、画素へアナログ又はデジタルで画像データを供給する。ゲートドライバ３０は、ゲートラインＧ_１〜Ｇ_ｎを介して各画素のオン／オフを制御する。コモンドライバ４０は、コモン電極ラインＣＯＭ_１〜ＣＯＭ_ｎを介して各画素へ接続され、各画素の駆動状態に従ってコモン電極ラインの電位を変化させる。コントローラ５０は、ソースドライバ２０、ゲートドライバ３０及びコモンドライバ４０を同期させ、それらの動作を制御する。

各画素１００は、ディスプレイ部１０において、ソースラインＳ_１〜Ｓ_ｍ及びゲートラインＧ_１〜Ｇ_ｎの交差領域に位置し、表示素子（例えば、液晶セル又は有機ＥＬ等。）及び対応する画素内メモリを少なくとも各１つずつ有する。静止画像表示モードでは、各画素は、ソースラインＳ_１〜Ｓ_ｍを介して伝送されるデータに代えて、内蔵されるメモリに記憶されたデータに基づき動作する。従って、静止画像表示モードでは、ソースドライバ２０を停止させることが可能であり、一方、ディスプレイ部１０は連続的に静止画を表示することができる。

図３は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置の画素回路の例を表す。

図３の画素１００は、例えば液晶セルのような表示素子Ｃ_ｌｃ及び保持キャパシタＣ_ｓを有する画素容量Ｃ_ｐｉｘと、第１のトランジスタＱ１１とを有する。表示素子Ｃ_ｌｃの一方の端子はコモン電極ラインＣＯＭ_ｉに接続され、他方の端子は、第１のトランジスタＱ１１を介してソースラインＳ_ｉに接続されている。第１のトランジスタＱ１１のゲート端子はゲートラインＧ_ｉに接続されている。保持キャパシタＣ_ｓの一方の端子は保持容量ラインＬ_ｃｓに接続され、他方の端子は、表示素子Ｃ_ｌｃと同じく、第１のトランジスタＱ１１を介してソースラインＳ_ｉに接続されている。代替的に、保持キャパシタＣ_ｓは、保持容量ラインＬ_ｃｓではなく、コモン電極ラインＣＯＭ_ｉ又は次の行のゲートラインＧ_{（ｉ−１）}へ接続されても良い。ゲートドライバ３０によってゲートラインＧ_ｉを介して第１のトランジスタＱ１１がオンされると、ソースラインＳ_ｉの電圧が表示素子Ｃ_ｌｃに印加され、表示素子Ｃ_ｌｃは光を放射する（すなわち、液晶セルの場合には、光を通すよう偏向する。）。なお、図３で、表示画素Ｃ_ｌｃは、例えば液晶セルのような容量性素子として表されているが、ＯＬＥＤ（Organic Light-Emitting Diode）のような自発光ダイオードであっても良い。

画素１００は、更に、第２、第３及び第４のトランジスタＱ１２、Ｑ１３、Ｑ１４と、サンプリングキャパシタＣ１１とを有する。サンプリングキャパシタＣ１１の一方の端子はソースラインＳ_ｉに接続され、他方の端子は、第２のトランジスタＱ１２を介して、表示素子Ｃ_ｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。第２のトランジスタＱ１２のゲート端子はサンプリングラインＬ_ｓａｍに接続されている。第３のトランジスタＱ１３及び第４のトランジスタＱ１４は直列に接続されて、表示素子Ｃ_ｌｃと第１のトランジスタＱ１１との間の接続点とソースラインＳ_ｉとの間に挿入されている。第３のトランジスタのゲート端子は、サンプリングキャパシタＣ１１と第２のトランジスタＱ１２との間の接続点に接続されている。第４のトランジスタＱ１４のゲート端子は、リフレッシュラインＬ_ｒｅｆに接続されている。サンプリングキャパシタＣ１１並びに第２及び第３のトランジスタＱ１２、Ｑ１３はＤＲＡＭを構成しており、中でも第３のトランジスタＱ１３は電圧検知素子に相当する。

ここで、本実施例に従うディスプレイ装置がノーマリーブラックの液晶ディスプレイであるとする。このような装置において、以下、白表示時の反転駆動を例として、図３に表される画素回路の動作を説明する。

図４は、図３に表される画素回路の動作の一例を表すタイミングチャートである。

初期状態（〜Ｔ_１１）で、第１のトランジスタＱ１１を介してソースＳ_ｉに接続された側の画素容量Ｃ_ｐｉｘの端子の電圧（以下、「画素電圧」と称する。）Ｖ_ｐｉｘはハイ（例えば、５ボルト（Ｖ）。）であり、一方、画素容量Ｃ_ｐｉｘの他方の端子、すなわち、コモン電極ラインＣＯＭ_ｉの電位はコモンドライバ４０によってロー（例えば、０Ｖ。）に駆動されている。このとき、第１、第２、第３及び第４のトランジスタＱ１１〜Ｑ１４はオフ状態である。

時間Ｔ_１１で、現在の画素電圧Ｖ_ｐｉｘをサンプリングするために、コントローラ５０によってサンプリングラインＬ_ｓａｍがハイに駆動される。このとき、第２のトランジスタＱ１２はオンする。よって、第２のトランジスタＱ１２とサンプリングキャパシタＣ１１との間に現れる電圧（以下、「サンプリング電圧」と称する。）Ｖ_ｓは、ハイに相当する電圧（＝５Ｖ）を示す。その後、時間Ｔ_１２でサンプリングラインＬ_ｓａｍがローに駆動されたとしても、キャパシタＣ１１によって、サンプリング電圧Ｖ_ｓはハイのまま保持される。

また、サンプリングラインＬ_ｓａｍがハイであるサンプリング期間Ｔ_１１〜Ｔ_１２の間、ソースドライバ２０によって、ソースラインＳ_ｉには、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電圧Ｖ_ｍｉｄ（例えば、１．２５Ｖ。）が供給される。

続いて、期間Ｔ_１３〜Ｔ_１４の間、画素容量Ｃ_ｐｉｘをプリチャージするために、ゲートラインＧ_ｉがゲートドライバ３０によってハイに駆動され、同時に、ソースラインＳ_ｉがソースドライバ２０によってハイに駆動される。このとき、第１のトランジスタＱ１１はオンし、画素容量Ｃ_ｐｉｘをソースラインＳ_ｉと接続する。また、プリチャージ期間の開始時Ｔ_１３に、コモン電極ラインＣＯＭ_ｉはコモンドライバ４０によってハイに駆動される。

プリチャージ期間Ｔ_１３〜Ｔ_１４の終了後、時間Ｔ_１５で、コントローラ５０によってリフレッシュラインＬ_ｒｅｆがハイに駆動される。このとき、第４のトランジスタＱ１４はオンする。よって、第３のトランジスタＱ１３のソース端子はソースラインＳ_ｉと接続される。プリチャージ期間Ｔ_１３〜Ｔ_１４が終了すると、ソースドライバ２０によってソースラインＳ_ｉはロー（＝０Ｖ）に駆動され、よって、第３のトランジスタＱ１３のソース端子の電圧は同じくロー（＝０Ｖ）である。また、第３のトランジスタＱ１３のゲート端子には、サンプリング期間Ｔ_１１〜Ｔ_１２の間にソースラインＳ_ｉに中間電圧Ｖ_ｍｉｄが存在していたことにより、サンプリング電圧Ｖ_ｓ＝Ｖ_ｐｉｘ−Ｖ_ｍｉｄが現れる。よって、第３のトランジスタＱ１３はオンする。これにより、画素容量Ｃ_ｐｉｘは、第３のトランジスタＱ１３及び第４のトランジスタＱ１４を介してソースラインＳ_ｉと接続され、画素電圧Ｖ_ｐｉｘはロー（＝０Ｖ）となる。その後、時間Ｔ_１６で、リフレッシュラインＬ_ｒｅｆは再びローに駆動される。

最終的に、画素電圧Ｖ_ｐｉｘ及びコモン電圧Ｖ_ｃｏｍは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。

この状態で、次のサンプリングタイミングＴ_２１で、現在の画素電圧Ｖ_ｐｉｘをサンプリングするために、コントローラ５０によってサンプリングラインＬ_ｓａｍがハイに駆動される。このとき、第２のトランジスタＱ１２はオンする。よって、第２のトランジスタＱ１２とサンプリングキャパシタＣ１１との間に現れるサンプリング電圧Ｖ_ｓは、画素容量Ｃ_ｐｉｘに接続されてロー（＝０Ｖ）を示す。その後、時間Ｔ_２２で、サンプリングラインＬ_ｓａｍはローに駆動される。

また、サンプリングラインＬ_ｓａｍがハイであるサンプリング期間Ｔ_２１〜Ｔ_２２の間、ソースドライバ２０によって、ソースラインＳ_ｉには、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電位Ｖ_ｍｉｄ（例えば、１．２５ボルト。）が供給される。

続いて、期間Ｔ_２３〜Ｔ_２４の間、画素容量Ｃ_ｐｉｘをプリチャージするために、ゲートラインＧ_ｉがゲートドライバ３０によってハイに駆動され、同時に、ソースラインＳ_ｉがソースドライバ２０によってハイに駆動される。このとき、第１のトランジスタＱ１１はオンし、画素容量Ｃ_ｐｉｘをソースラインＳ_ｉと接続する。よって、画素電圧Ｖ_ｐｉｘはハイとなる。また、プリチャージ期間の開始時Ｔ_２３に、コモン電極ラインＣＯＭ_ｉはコモンドライバ４０によってローに駆動される。

プリチャージ期間Ｔ_２３〜Ｔ_２４の終了後、時間Ｔ_２５で、コントローラ５０によってリフレッシュラインＬ_ｒｅｆがハイに駆動される。このとき、第４のトランジスタＱ１４はオンする。よって、第３のトランジスタＱ１３のソース端子はソースラインＳ_ｉと接続される。プリチャージ期間Ｔ_１３〜Ｔ_１４が終了すると、ソースドライバ２０によってソースラインＳ_ｉはロー（＝０Ｖ）に駆動され、よって、第３のトランジスタＱ１３のソース端子の電圧は同じくロー（＝０Ｖ）である。また、第３のトランジスタＱ１３のゲート端子には、サンプリング期間Ｔ_２１〜Ｔ_２２の間にソースラインＳ_ｉに中間電圧Ｖ_ｍｉｄが存在していたことにより、サンプリング電圧Ｖ_ｓ＝Ｖ_ｐｉｘ−Ｖ_ｍｉｄ＜０Ｖが現れる。よって、第３のトランジスタＱ１３はオフしたままである。その後、時間Ｔ_２６で、リフレッシュラインＬ_ｒｅｆはローにされる。

最終的に、画素電圧Ｖ_ｐｉｘ及びコモン電圧Ｖ_ｃｏｍは、夫々再び反転されて、ハイ／ローが入れ替わり、初期状態に戻る。

このように、本発明の一実施例に従う画素回路では、サンプリング期間中に、サンプリングキャパシタＣ１１の、画素容量Ｃ_ｐｉｘに接続される側とは反対の端子に、ソースラインＳ_ｉを介して、ハイに相当する電圧からローに相当する電圧の間にある所定の中間電圧Ｖ_ｍｉｄが印加される。以下、サンプリング期間中に所定の中間電位Ｖ_ｍｉｄが印加される必要性について説明する。

サンプリング期間の前、すなわち、画素容量Ｃ_ｐｉｘがサンプリングキャパシタＣ１１と接続される前の回路全体の電荷Ｑ_０は：
Ｑ_０＝Ｃ_ｐｉｘ（Ｖ_ｐｉｘ−Ｖ_ｃｏｍ）＋Ｃ１１（Ｖ_ｓ−Ｖ_Ｓｉ）
と表される。なお、Ｖ_ＳｉはソースラインＳ_ｉの電圧である。

次に、サンプリング期間中、すなわち、第２のトランジスタＱ１２がオンしたことにより画素容量Ｃ_ｐｉｘがサンプリングキャパシタＣ１１と接続された場合の回路全体の電荷Ｑ_Ｓは：
Ｑ_Ｓ＝Ｃ_ｐｉｘ（Ｖ_０−Ｖ_ｃｏｍ）＋Ｃ１１（Ｖ_０−Ｖ_Ｓｉ）
と表される。なお、Ｖ_０は画素容量Ｃ_ｐｉｘとサンプリングキャパシタＣ１１との間に現れる電圧である（この場合、Ｖ_０＝Ｖ_ｐｉｘ＝Ｖ_ｓ）。

ここで、電荷保存の法則よりＱ_０＝Ｑ_Ｓであるから、電圧Ｖ_０は：
Ｖ_０＝（Ｖ_ｐｉｘ＋Ｖ_ｓ・Ｃ１１／Ｃ_ｐｉｘ）／（１＋Ｃ１１／Ｃ_ｐｉｘ）
と求まる。一般に、Ｃ１１／Ｃ_ｐｉｘ〜０と考えることができるから、最終的に、電圧Ｖ_０は：
Ｖ_０＝Ｖ_ｐｉｘ
となる。よって、サンプリング期間中にサンプリングキャパシタＣ１１に蓄積される電荷Ｑ_１は：
Ｑ_１＝Ｃ１１（Ｖ_ｐｉｘ−Ｖ_Ｓｉ）＝Ｃ１１（Ｖ_ｐｉｘ−Ｖ_ｍｉｄ）
となる。この電荷は、サンプリング期間の終了後に第２のトランジスタＱ１２がオフするため、サンプリングＣ１１に保持される。

その後、リフレッシュ期間に、第２のトランジスタＱ１２はオフしたままであるが、ソースラインＳ_ｉの電圧Ｖ_Ｓｉが０Ｖに変化する。このときのサンプリング電圧Ｖ_ｓをＶ_ｇとすると、電荷保存の法則により：
Ｑ_１＝Ｃ１１（Ｖ_ｐｉｘ−Ｖ_ｍｉｄ）＝Ｃ１１（Ｖ_ｇ−０）
が成立する。従って、電圧Ｖ_ｇは：
Ｖ_ｇ＝Ｖ_ｐｉｘ−Ｖ_ｍｉｄ
である。このように、リフレッシュ期間中のサンプリング電圧Ｖ_ｇは、サンプリング期間中にソースラインＳ_ｉを介して印加された所定の中間電圧Ｖ_ｍｉｄの分だけ下にシフトする。

図５は、ｎ形トランジスタの電圧−抵抗特性を示す。図５（ａ）の電圧−抵抗特性曲線５０１は、所定の閾値電圧Ｖｔｈ（通常、約０．６ボルト。）を有する抵抗がハイからロー又はローからハイに変化することを示す。このように、トランジスタのオン／オフ切替は、閾値電圧Ｖ_ｔｈを境にして如何なる傾きも有さずに生ずることが理想的である。しかし、実際には、トランジスタの電圧−抵抗特性は、図５（ｂ）で曲線５０２及び５０３によって示されるように、オン／オフ切替の際になだらかに変化する。更に、トランジスタは、素子間及びロット間で、例えば、異なる曲線５０２及び５０３で表されるように、異なる電圧−抵抗特性を有する。このようなｎ形トランジスタは、特に、本発明の一実施例に従う画素回路で第３のトランジスタＱ１３として用いられる場合には、図５（ｂ）の電圧−抵抗特性曲線５０３のように、ロー（Ｌｏｗ）側での動作が不安定である。このように、検知電圧素子によって検知される電圧は、検知電圧素子として用いられるトランジスタの特性によって決まる閾値電圧によって制限される。しかし、このような問題は、図５（ｃ）で曲線５０４及び５０５によって示されるように、トランジスタのゲート端子に印加される検知電圧の変化範囲の中心をシフトさせることによって、解消され得る。

このように、本発明の一実施例に従う画素回路は、サンプリング期間中に、サンプリングキャパシタＣ１１の、画素容量Ｃ_ｐｉｘに接続される側とは反対の端子に、ソースラインＳ_ｉを介して、所定の中間電位Ｖ_ｍｉｄが与えられることによって、電圧検知素子として用いられる第３のトランジスタＱ１３の閾値電圧に制限されずに安定して動作することができる。

図６は、本発明の一実施例に従うソースドライバの構成を表す。

ソースドライバ２０は、制御部２１、レジスタ部２２、デジタル−アナログ変換部（Ｄ／Ａ）２３、及びバッファリング／増幅部２４を有する。制御部２１は、外部の又は内蔵する記憶装置に記憶されたプログラム２５に従って、ソースドライバ２０の各部の動作を制御することができる。レジスタ部２２は、ディスプレイ装置本体のコントローラ（図示せず。）から供給されるデジタル画像データを一時的に格納することができる。Ｄ／Ａ２３は、レジスタ部２２から出力されるデジタルデータ信号をアナログデータ信号に変換することができる。バッファリング／増幅部２４は、Ｄ／Ａ２３から出力されるアナログデータ信号又はレジスタ部２２から直接出力されるデジタルデータ信号に対してバッファリング及び増幅を行い、ソースラインＳ_１〜Ｓ_ｍを介してディスプレイ部の各画素へ供給することができる。また、Ｄ／Ａ２３は、画素回路のサンプリング期間中に、制御部２１からの信号に応答して、ソースラインＳ_ｉへ所定の中間電圧Ｖ_ｍｉｄを供給するよう動作する。

このように、本実施例で用いられるソースドライバ２０は、画素内で表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタＣ１１の、表示素子に接続されない側の端子に接続され、サンプリング期間Ｔ_１１〜Ｔ_１２に、表示素子の電圧状態の変動範囲内にある所定電圧Ｖ_ｍｉｄをキャパシタＣ１１へ印加する第１のキャパシタ電圧源として動作することができる。

代替的に、ソースドライバ２０及びソースラインＳ_ｉとは別に、キャパシタＣ１１へ所定の中間電圧Ｖ_ｍｉｄを供給するための専用のキャパシタ電圧源及び専用のラインが設けられても良い。これは、ソースドライバの仕様を変更することができない場合に有利である。

図７は、図３に表される画素回路の動作の他の例を表すタイミングチャートである。

図７に表される例は、サンプリング期間中に中間電位Ｖ_ｍｉｄがソースラインＳ_ｉではなくコモン電極ラインＣＯＭ_ｉに適用される点で、図４に表される例と異なる。また、本例で、中間電位Ｖ_ｍｉｄは負の大きさを有する。

サンプリング期間の前、すなわち、画素容量Ｃ_ｐｉｘがサンプリングキャパシタＣ１１と接続される前の回路全体の電荷Ｑ_０は：
Ｑ_０＝Ｃ_ｐｉｘ（Ｖ_ｐｉｘ−Ｖ_ｃｏｍ）＋Ｃ１１（Ｖ_ｓ−Ｖ_Ｓｉ）
と表される。なお、Ｖ_ＳｉはソースラインＳ_ｉの電圧である。

次に、サンプリング期間中、すなわち、第２のトランジスタＱ１２がオンしたことにより画素容量Ｃ_ｐｉｘがサンプリングキャパシタＣ１１と接続された場合の回路全体の電荷Ｑ_Ｓは：
Ｑ_Ｓ＝Ｃ_ｐｉｘ（Ｖ_０−Ｖ_ｃｏｍ−Ｖ_ｍｉｄ）＋Ｃ１１（Ｖ_０−Ｖ_Ｓｉ）
と表される。なお、Ｖ_０は画素容量ＣｐｉｘとサンプリングキャパシタＣ１１との間に現れる電圧である（この場合、Ｖ_０＝Ｖ_ｐｉｘ＝Ｖ_ｓ）。

ここで、電荷保存の法則よりＱ_０＝Ｑ_Ｓであるから、電圧Ｖ_０は：
Ｖ_０＝（Ｖ_ｐｉｘ＋Ｖ_ｍｉｄ＋Ｖ_ｓ・Ｃ１１／Ｃ_ｐｉｘ）／（１＋Ｃ１１／Ｃ_ｐｉｘ）
と求まる。一般に、Ｃ１１／Ｃ_ｐｉｘ〜０と考えることができるから、最終的に、電圧Ｖ_０は：
Ｖ_０＝Ｖ_ｐｉｘ＋Ｖ_ｍｉｄ
となる。よって、サンプリング期間中にサンプリングキャパシタＣ１１に蓄積される電荷Ｑ_１は：
Ｑ_１＝Ｃ１１（Ｖ_ｐｉｘ＋Ｖ_ｍｉｄ−Ｖ_Ｓｉ）
となる。この電荷は、サンプリング期間の終了後に第２のトランジスタＱ１２がオフするため、サンプリングＣ１１に保持される。

その後、リフレッシュ期間に、第２のトランジスタＱ１２はオフしたままであるが、ソースラインＳ_ｉの電圧Ｖ_Ｓｉが０Ｖに変化する。このときのサンプリング電圧Ｖ_ｓをＶ_ｇとすると、電荷保存の法則により：
Ｑ_１＝Ｃ１１（Ｖ_ｐｉｘ＋Ｖ_ｍｉｄ−Ｖ_Ｓｉ）＝Ｃ１１（Ｖ_ｇ−０）
が成立する。従って、電圧Ｖ_ｇは：
Ｖ_ｇ＝Ｖ_ｐｉｘ＋Ｖ_ｍｉｄ
である。このように、リフレッシュ期間中のサンプリング電圧Ｖ_ｇは、サンプリング期間中にコモンドライバ４０によってコモン電極ラインＣＯＭ_ｉを介して印加された所定の中間電圧Ｖ_ｍｉｄの分だけ上にシフトする。しかし、本例で中間電位Ｖ_ｍｉｄは負の大きさを有しており、実際には、サンプリング電圧Ｖ_ｇは中間電圧Ｖ_ｍｉｄの分だけ下にシフトする。これにより、本発明の一実施例に従う画素回路は、図５を参照して上述されたように、電圧検知素子として用いられる第３のトランジスタＱ１３の閾値電圧に制限されずに安定して動作することができる。

このように、本実施例で用いられるコモンドライバ４０は、画素内で表示素子の電圧状態がハイ又はローのいずれであるかを記憶するキャパシタＣ１１に接続されていない側の表示素子Ｃ_ｌｃの端子に接続され、サンプリング期間Ｔ_１１〜Ｔ_１２に、表示素子の電圧状態の変動範囲内にある所定電圧Ｖ_ｍｉｄを表示素子Ｃ_ｌｃへ印加する第２のキャパシタ電圧源として動作することができる。

代替的に、コモンドライバ４０及びコモン電極ラインＣＯＭ_ｉとは別に、表示素子Ｃ_ｌｃへ所定の中間電圧Ｖ_ｍｉｄを供給するための専用のキャパシタ電圧源及び専用のラインが設けられても良い。これは、コモンドライバの仕様を変更することができない場合に有利である。

以上説明してきた実施例では、電圧検知素子としてｎ形トランジスタが用いられた。しかし、当然ｐ形トランジスタが用いられて良く、あるいは、電圧検知素子に代えて、以下のような回路が用いられても良い。

図８は、本発明の一実施例に従う画素回路で用いられる電圧検知回路の例を示す。図８には、理解を容易にするため、画素回路内に形成されるＤＲＡＭ回路及びその出力に接続された電圧検知回路のみが示される。

図８（ａ）は、図３に表される画素回路において、電圧検知素子としての第３のトランジスタＱ１３に代えて、電圧検知回路として、ｐ形トランジスタ及びｎ形トランジスタから成るインバータ回路７１が用いられる場合を示す。インバータ回路７１の出力Ｏｕｔは、表示素子Ｃ_ｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。

図８（ｂ）は、図３に表される画素回路において、電圧検知素子としての第３のトランジスタＱ１３に代えて、電圧検知回路として、カレントミラー回路及び定電流回路を用いた差動増幅回路７２が用いられる場合を示す。差動増幅回路７２の出力Ｏｕｔは、表示素子Ｃ_ｌｃと第１のトランジスタＱ１１との間の接続点に接続されている。

いずれの電圧検知回路７１、７２も、サンプリング期間中にソースラインＳ_ｉ又はコモン電極ラインＣＯＭ_ｉを介して所定の中間電位Ｖ_ｍｉｄが適用されることによって、検知電圧の変化範囲の中心をシフトさせられる。

図９は、本発明の一実施例に従うアクティブマトリクス型ディスプレイ装置を備えた電子機器の例である。

図９の電子機器２００は、ラップトップ型ＰＣとして表されているが、例えば、携帯電話、ポータブルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置又はポータブルゲーム機のような他の電子機器であっても良い。電子機器２００は、画像等を表示可能なディスプレイモジュールを備えたディスプレイ装置１を有する。

以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。

例えば、上記実施例は、電圧検知回路の検知電圧の変化範囲の中心をシフトするためにソースラインＳ_ｉ又はコモン電極ラインＣＯＭ_ｉのいずれか一方に中間電位Ｖ_ｍｉｄが適用される動作の例に関して説明されたが、これらの動作を組み合わせて具現化されることも可能である。

１ アクティブマトリクス型ディスプレイ装置
１０ ディスプレイ部
２０ ソースドライバ
２１ 制御部
２２ レジスタ部
２３ デジタル−アナログ変換部
２４ バッファリング／増幅部
２５ プログラム
３０ ゲートドライバ
４０ コモンドライバ
５０ コントローラ
１００ 画素
２００ 電子機器
Ｃ１１ サンプリングコンデンサ
Ｃ_ｌｃ 表示素子
Ｃ_ｐｉｘ 画素容量
Ｇ_１〜Ｇ_ｎ、Ｇ_ｉ ゲートライン
Ｌ_ｒｅｆ リフレッシュライン
Ｌ_ｓａｍ サンプリングライン
Ｑ１１〜Ｑ１４ トランジスタ
Ｓ_１〜Ｓ_ｍ、Ｓ_ｉ ソースライン
Ｖ_ｃｏｍ コモン電圧
Ｖ_ｐｉｘ 画素電圧

Claims (6)

1. 行及び列のマトリクス状に配置された複数の画素と、前記複数の画素の行又は列ごとに設けられたソースラインを介して前記複数の画素の夫々へ画像データを供給するソースドライバを有するアクティブマトリクス型ディスプレイ装置であって、
   前記複数の画素の夫々は、
   第１及び第２の端子を有する表示素子と、
   当該画素の行又は列に対応するソースラインと前記表示素子の第１の端子との間に接続される第１のスイッチング素子と、
   第１及び第２の端子を有し、前記表示素子の第１の端子に現れる電圧状態がハイ又はローのいずれであるかを記憶するキャパシタと、
   前記表示素子の第１の端子と前記キャパシタの第１の端子との間に接続される第２のスイッチング素子と、
   前記キャパシタの第１の端子と前記第２のスイッチング素子との間に現れる電圧を検知する電圧検知回路と、
   前記対応するソースラインと前記電圧検知回路との間に接続される第３のスイッチング素子とを有し、
   サンプリング期間の間、前記第２のスイッチング素子はオンして、前記表示素子の第１の端子を前記キャパシタの第１の端子に接続し、前記表示素子の第１の端子に現れる電圧状態が前記キャパシタに記憶されるようにし、
   前記サンプリング期間に続くプリチャージ期間の間、前記第１のスイッチング素子はオンして、前記表示素子の第１の端子を前記対応するソースラインに接続し、前記表示素子がハイに充電されるようにし、
   前記プリチャージ期間に続くリフレッシュ期間の間、前記ソースドライバは前記対応するソースラインをローに駆動し、前記第３のスイッチング素子はオンして、前記電圧検知回路を前記対応するソースラインに接続し、前記電圧検知回路は、前記キャパシタの第１の端子と前記第２のスイッチング素子との間に現れる電圧と前記対応するソースラインの電圧との間の電位差に応じて前記表示素子の第１の端子を前記対応するソースラインに接続し、前記表示素子の第１の端子に現れる電圧状態を反転させるようにし、
   前記キャパシタは、前記対応するソースラインに接続される前記キャパシタの第２の端子を介して、前記サンプリング期間に前記ソースドライバによって前記表示素子の電圧状態のハイからローの間の変動範囲内にある第１の所定電圧を印加され、
   前記ソースドライバが前記キャパシタに前記所定電圧を印加することに代えて、又はそれに加えて、前記表示素子は、前記ソースドライバとは別個に設けられた電圧源に接続される第２の端子を介して、前記サンプリング期間に前記電圧源によって前記表示素子の電圧状態のハイからローの間の変動範囲内にある大きさを有するが極性は負である第２の所定電圧を印加される、アクティブマトリクス型ディスプレイ装置。
2. 前記電圧源は、前記複数の画素へコモン電極ラインを介して接続されるコモンドライバである、請求項１記載のアクティブマトリクス型ディスプレイ装置。
3. 前記電圧検知回路は、ｎ形トランジスタ又はｐ形トランジスタである、請求項１又は２記載のアクティブマトリクス型ディスプレイ装置。
4. 液晶ディスプレイ装置である請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
5. ＯＬＥＤディスプレイ装置である請求項１乃至３のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置。
6. 請求項１乃至５のうちいずれか一項記載のアクティブマトリクス型ディスプレイ装置を備える電子機器。

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