JP4829598B2 - 多ビット記憶装置及び多ビット記憶方法 - Google Patents

Description

本発明は、複数のビットから構成されるデータを記憶する多ビット記憶装置及びそれを用いた多ビット記憶方法に関する。

従来より、複数のビットから構成されるデータを記憶する装置として、フリップフロップ（以下、Ｆ／Ｆと称する）を用いたレジスタが記憶素子として使用される記憶装置やメモリが記憶素子として使用される記憶装置等が挙げられる。

Ｆ／Ｆが記憶素子として使用される記憶装置の場合、Ｆ／Ｆの動作による消費電力が大きくなってしまうため、その消費電力の低減が課題とされる。

図５は、従来のＦ／Ｆが記憶素子として使用された多ビット記憶装置の一構成例を示す図である。

図５に示した多ビット記憶装置は、チップセレクト生成部５０１と、ライトパルス生成部５０２と、レジスタ部５０３と、リードデータ選択部５０４とから構成されている。チップセレクト生成部５０１は、ライトデータが記憶されるレジスタ部５０３のアドレスと、ライトデータがライトされるタイミングを示す信号であるライトイネーブルとが入力され、それらに基づいて各アドレスに応じたチップセレクト１〜ｎを生成する。ライトパルス生成部５０２は、クロックと、チップセレクト生成部５０１にて生成されたチップセレクト１〜ｎとが入力され、クロックにチップセレクト１〜ｎでゲートをかけることにより、チップセレクト１〜ｎが有効な区間のみクロックをライトパルス１〜ｎとして出力する。レジスタ部５０３には、複数のＦ／Ｆ５３１−１〜５３１−ｎが設けられており、それぞれが１つのアドレスと対応しており、該当するアドレスによって指定されたエリアにライトデータを記憶する。Ｆ／Ｆ５３１−１〜５３１−ｎの動作は、一般的なＦ／Ｆの動作と同様であり、「Ｄ」端子に入力されたデータを「ＣＬＫ」端子に入力されたクロックで打ち抜くことにより、データを記憶する。リードデータ選択部５０４は、アドレスと、レジスタ部５０３のＦ／Ｆ５３１−１〜５３１−ｎから出力されたリードデータ１〜ｎとが入力され、アドレスに基づいてそれらのリードデータ１〜ｎの中から１つのリードデータを選択する。

上述した構成において、レジスタへ供給されるクロックに不要な時にはゲートをかけることにより、Ｆ／Ｆ５３１−１〜５３１−ｎの消費電力の低減を図っている。

一方、メモリが記憶素子として使用される記憶装置の場合、Ｆ／Ｆよりもメモリの方が消費電力が少ないが、装置の初期化時にメモリの全エリアの初期化をしなければならない。容易に初期化できる機能を有するメモリであれば良いが、そのような初期化機能を有しないメモリの場合は、初期化を行う煩雑な処理が必要となってしまう。

そこで、メモリのアドレスをビットマップで表し、所定のビットがラッチ回路に予め格納された値と同一であるアドレスにエントリーされているデータのみを一括で初期化（クリア）する方法が考えられている（例えば、特許文献１参照。）。

また、メモリ自体を初期化するのではなく、ライトアクセスされたメモリのアドレスを記憶しておき、メモリがリードアクセスされた際に記憶されたアドレスとリードアクセスされたアドレスとを比較し、比較した結果、記憶されたアドレスとリードアクセスされたアドレスとが一致しない場合、リードアクセスされたメモリのアドレスに記憶されているデータではなく、予めレジスタ等に記憶されている初期値データを出力することにより、電源投入直後等の初期状態にメモリ内に残っている不定データをリードしてしまうことを避ける方法が考えられている（例えば、特許文献２参照。）。
特開平０４−１３３１４７号公報 特開平０７−０３５８２０号公報

しかしながら、図５に示した従来のＦ／Ｆが記憶素子として使用された多ビット記憶装置では、Ｆ／Ｆの数がライトデータのバス幅分×必要アドレス分必要となり、Ｆ／Ｆの消費電力の低減ができないという問題点がある。また、Ｆ／Ｆに入力されるクロックにゲートをかけているため、ゲートをかけられたクロックとゲートをかけられたクロックによって打ち抜かれる信号との位相関係が不安定となり、誤動作の原因になってしまうという問題点がある。

また、特許文献１に記載された方法においては、初期化するアドレスを指定するためのラッチ回路を構成するには、少なくともアドレスのビット数と同数のＦ／Ｆが必要となり、装置としての消費電力の低減ができないという問題点がある。

また、特許文献２に記載された方法においては、メモリがライトアクセスされる度に、そのライトアクセスされたアドレスを記憶しなければならなく、さらに記憶するためのメモリ等の記憶手段を設けなければならないという問題点がある。

本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、装置の消費電力を容易に低減できる多ビット記憶装置及び多ビット記憶方法を提供することを目的とする。

上記目的を達成するために本発明は、
複数のビットから構成されるデータを記憶する多ビット記憶装置であって、
前記多ビット記憶装置のリセット後、メモリ内の、外部から入力されたアドレスによって指定されたエリアへの外部から入力されたデータの書き込み処理が終了するまでは無効となり、該データの書き込み処理が終了した後は有効となる初期化解除信号を生成し、前記初期化解除信号が無効である場合、予め設定された初期値を選択して出力し、また、前記初期化解除信号が有効である場合は、前記メモリから読み出されたデータを選択して出力する。

また、前記データを記憶するメモリと、
前記多ビット記憶装置のリセット後、前記メモリ内の、外部から入力されたアドレスによって指定されたエリアへの外部から入力されたデータの書き込み処理が終了するまでは無効となり、該データの書き込み処理が終了した後は有効となる初期化解除信号を生成する初期化監視手段と、
前記初期化解除信号が無効である場合、予め設定された初期値を選択して出力し、また、前記初期化解除信号が有効である場合は、前記メモリから読み出されたデータを選択して出力するデータ選択手段とを有することを特徴とする。

また、前記初期化監視手段は、１つの前記アドレスにつき１つのフリップフロップによって初期化解除信号を生成することを特徴とする。

また、複数のビットから構成されるデータを記憶する多ビット記憶装置における多ビット記憶方法であって、
前記多ビット記憶装置のリセット後、メモリ内の、外部から入力されたアドレスによって指定されたエリアへの外部から入力されたデータの書き込み処理が終了するまでは無効となり、該データの書き込み処理が終了した後は有効となる初期化解除信号を生成する処理と、
前記初期化解除信号が無効である場合、予め設定された初期値を選択して出力する処理と、
前記初期化解除信号が有効である場合は、前記メモリから読み出されたデータを選択して出力する処理とを有する。

上記のように構成された本発明においては、多ビット記憶装置のリセット後、データを記憶するメモリ内の当該アドレスによって指定されたエリアへのデータの書き込み処理が終了するまでは無効となり、また、データの書き込み処理が終了した後は有効となる初期化解除信号が生成され、生成された初期化解除信号が無効である場合、予め設定された初期値が選択されて出力され、また、生成された初期化解除信号が有効である場合は、メモリから読み出されたデータが選択されて出力される。

このように、Ｆ／Ｆよりも消費電力の少ないメモリを使用することにより、装置の消費電力が低減され、また、メモリを使用することによる装置の電源投入時等のメモリの初期化という煩雑な処理を行う必要が無い。

以上説明したように本発明においては、多ビット記憶装置のリセット後、データを記憶するメモリ内の当該アドレスによって指定されたエリアへのデータの書き込み処理が終了するまでは無効となり、また、データの書き込み処理が終了した後は有効となる初期化解除信号を生成し、生成された初期化解除信号が無効である場合、予め設定された初期値を選択して出力し、また、生成された初期化解除信号が有効である場合は、メモリから読み出されたデータが選択して出力する構成としたため、装置の消費電力を容易に低減できる。

以下に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の多ビット記憶装置の実施の一形態を示す図である。

本形態は図１に示すように、メモリチップセレクト生成部１０１と、メモリ１０２と、チップセレクト生成部１０３と、初期化監視部１０４と、初期化解除信号選択部１０５と、データ選択部１０６と、タイミング調整部１０７とから構成されている。また、初期化監視部１０４には、複数のＦ／Ｆ１４１−１〜１４１−ｎが設けられている。ここで、メモリ１０２は、説明の便宜上、アドレスが「０」〜「ｎ−１」であるメモリを例に挙げる。データ幅については、任意のデータ幅で良い。一般的なメモリと同様に、各アドレスによって指定されるエリアには、データが１つずつエントリー（記憶）されるようになっている。また、図１中に示す信号は説明しやすいようにすべて正論理の信号とする。

図２は、図１に示した多ビット記憶装置にて使用されるメモリ１０２のアドレスとエントリーとの対応付けを示す図である。

図２に示すようにメモリ１０２の各アドレスに１つずつエントリーがそれぞれ対応付けられている。すなわち、アドレス「０」にエントリー１が、また、アドレス「１」にエントリー２が、また、アドレス「２」にエントリー３が、また、アドレス「ｎ−１」にエントリーｎがそれぞれ対応付けられている。実際にメモリ１０２には、アドレスによって指定されるエリアに、エントリー１〜ｎのライトデータが記憶される。

メモリチップセレクト生成部１０１は、メモリ１０２にライトデータを書き込むためのアドレスと、ライトデータの書き込みが可能かどうかを示すライトイネーブルとが入力され、入力されたアドレスをデコードしてメモリに割り当てられたアドレスであるかどうかを判断し、メモリに割り当てられたアドレスであると判断され、且つ、入力されたライトイネーブルが「Ｈｉｇｈ」レベルである場合に、メモリチップセレクトを「Ｈｉｇｈ」レベルでメモリ１０２へ出力する。

メモリ１０２は、アドレスと、ライトデータと、クロックと、メモリチップセレクト生成部１０１から出力されたメモリチップセレクトとが入力され、入力されたメモリチップセレクトが「Ｈｉｇｈ」レベルである場合に、入力されたアドレスによって指定されたエリアにライトデータをクロックに同期して書き込む。メモリ１０２は一般的なクロック同期型のメモリであり、「ＤＴＩ」は所定のビット幅を持つデータ入力、また、「ＡＤＤ」は所定のビット幅を持つアドレス入力、また、「ＣＳ」はチップセレクト信号入力、また、「ＣＬＫ」はデータの書き込み及び読み出しのトリガとなるクロック入力、また、「ＤＴＯ」は所定のビット幅を持つデータ出力のための端子である。また、メモリ１０２は、電源投入後等の初期状態では、ライトデータが書き込まれるまでメモリリードデータが不定となるため、メモリリードデータを選択するためには、メモリ１０２の後段に出力タイミングを調整するための手段が必要である。

チップセレクト生成部１０３は、アドレスと、ライトイネーブルとが入力され、入力されたアドレスをデコードしてメモリに割り当てられたアドレスであるかどうかを判断し、メモリに割り当てられたアドレスであると判断され、且つ、入力されたライトイネーブルが「Ｈｉｇｈ」レベルである場合に、該当するアドレスのエントリーに応じたチップセレクト１〜ｎを「Ｈｉｇｈ」レベルでそれぞれ出力する。ここでは、アドレスが「０」である場合、チップセレクト１を「Ｈｉｇｈ」レベルに、また、アドレスが「１」である場合は、チップセレクト２を「Ｈｉｇｈ」レベルに、また、アドレスが「ｎ−１」である場合は、チップセレクトｎを「Ｈｉｇｈ」レベルにして出力する。

初期化監視部１０４は、設けられた複数のＦ／Ｆ１４１−１〜１４１−ｎのそれぞれが１つのアドレスと対応しており、チップセレクト生成部１０３から該当するアドレスのエントリーに対して出力されたチップセレクト１〜ｎが、Ｆ／Ｆ１４１−１〜１４１−ｎのそれぞれに入力され、入力されたチップセレクト１〜ｎが「Ｈｉｇｈ」レベルである場合、初期化解除信号１〜ｎを「Ｈｉｇｈ」レベルでそれぞれ出力する。また、Ｆ／Ｆ１４１−１〜１４１−ｎは、一般的な非同期リセット型のフリップフロップであり、「Ｄ」はデータ入力、また、「ＣＳ」はイネーブル信号入力、また、「ＣＬＫ」は動作するために入力されるクロック入力、また、「ＲＳＴ」はリセット信号入力、また、「Ｑ」はデータ出力のための端子である。

初期化解除信号選択部１０５は、アドレスと、初期化監視部１０４のＦ／Ｆ１４１−１〜１４１−ｎから出力される初期化解除信号１〜ｎとが入力され、入力された初期化解除信号１〜ｎのうち１つの初期化解除信号を選択する。どの初期化解除信号を選択するかは、入力されたアドレスに基づいて決定される。ここでは、アドレスが「０」である場合、初期化解除信号１を、また、アドレスが「１」である場合は、初期化解除信号２を、また、アドレスが「ｎ−１」の場合は、初期化解除信号ｎを選択する。

タイミング調整部１０７は、初期解除信号選択部１０５から出力された初期化解除信号の出力タイミングを調整する。上述したように、本形態におけるメモリ１０２は、電源投入後等の初期状態では、ライトデータが書き込まれるまでメモリリードデータが不定となるため、メモリリードデータの有効データを選択するための初期化解除信号の出力タイミングを調整するタイミング調整部１０７が設けられている。

データ選択部１０６は、メモリ１０２から出力されたメモリリードデータと、予め設定された初期値と、タイミング調整部１０７から出力された初期化解除信号とが入力され、入力された初期解除信号に基づいて、初期値とメモリリードデータとのどちらかを選択してリードデータとして出力する。つまり、初期値とメモリリードデータとを入力として、タイミング調整部１０７から出力された初期化解除信号をセレクト制御信号とした２入力１出力のセレクタと同様に動作する。

また、図１に示したチップセレクト１〜ｎは、図２に示したエントリー１〜ｎにアクセス可能な場合に「Ｈｉｇｈ」レベルになる信号であり、また、図１に示した初期化解除信号１〜ｎについては、図２に示したエントリー１〜ｎの初期化解除を行う信号である。

以下に、図１に示した多ビット記憶装置における各信号のタイミングについて説明する。

図３は、図１に示した多ビット記憶装置における各信号のタイミングを示すタイムチャートである。

まず、多ビット記憶装置に入力されているリセットが解除された後（タイムスロットＴ１）、アドレス「０」及びライトデータ「Ａ」が入力され、ライトイネーブルが「Ｈｉｇｈ」レベルで入力されると、メモリチップセレクト生成部１０１にて入力されたアドレスがメモリ１０２のアドレスであると判断され、且つ、入力されたライトイネーブルが「Ｈｉｇｈ」レベルであるため、メモリチップセレクトが「Ｈｉｇｈ」レベルとなって出力される。同時に、チップセレクト生成部１０３にて、入力されたアドレスがデコードされることによりエントリー１のものであることが判断され、且つ、入力されたライトイネーブルが「Ｈｉｇｈ」レベルであるため、初期化監視部１０４のＦ／Ｆ１４１−１へ出力するチップセレクト１が「Ｈｉｇｈ」レベルに設定されて出力される（タイムスロットＴ２）。

タイムスロットＴ２にてチップセレクト１が「Ｈｉｇｈ」レベルに設定されて出力されると、チップセレクト１がイネーブル信号入力となっているＦ／Ｆ１４１−１の「ＣＳ」に入力され、Ｆ／Ｆ１４１−１が動作可能状態となり、入力データとして「Ｄ」に接続されている「Ｈｉｇｈ」レベルの固定信号が「ＣＬＫ」に入力されているクロックで打ち抜かれて、初期化解除信号１が「Ｈｉｇｈ」レベル信号となって「Ｑ」から出力される（タイムスロットＴ３）。

一方、メモリ１０２へのライト動作においては、メモリチップセレクトが「Ｈｉｇｈ」となった次のクロックの立ち上がりであるタイムスロットＴ３にて、メモリ１０２に入力されたアドレス「０」によって指定されたエリアにライトデータ「Ａ」が書き込まれる。その後、ライトイネーブルが「Ｌｏｗ」レベルになると（タイムスロットＴ４）、書き込まれたデータ「Ａ」は次のクロックの立ち上がりからメモリリードデータとして「ＤＴＯ」から出力され、また、Ｆ／Ｆ１４１−１から出力された初期解除信号１は、メモリリードデータの出力タイミングと合わせるために、タイミング調整部１０７にてタイミングを調整されて出力される（タイムスロットＴ５）。本形態では、１クロック分遅らされて出力される。

そして、データ選択部１０６にて、予め設定されている初期値と、メモリ１０２から出力されたメモリリードデータと、タイミング調整部１０７から出力された初期化解除信号とが入力され、初期化解除信号が「Ｌｏｗ」レベルである場合、初期値が選択され、また初期化解除信号が「Ｈｉｇｈ」レベルである場合は、メモリリードデータが選択される。そして、選択された信号がリードデータとしてデータ選択部１０６から出力される。

タイムスロットＴ５までは、タイミング調整部１０７の出力が「Ｌｏｗ」レベルであるため、データ選択部１０６にて初期値が選択されて出力される。一方、タイムスロットＴ５以降は、タイミング調整部１０７の出力が「Ｈｉｇｈ」レベルであるため、データ選択部１０６にてメモリリードデータが選択されて出力される。

その後、再度リセットが入力されると、初期化監視部１０４内のＦ／Ｆ１４１−１〜１４１−ｎがリセットされ、初期化解除信号１〜ｎが「Ｌｏｗ」レベルとなり、「Ｌｏｗ」レベルとなった初期化解除信号が、タイミング調整部１０７にて１クロック遅らされると、そのタイミングから、データ選択部１０６にて初期値が選択されて出力される（タイムスロットＴ６）。

その後、リセットが解除され（タイムスロットＴ７）、アドレス「１」及びライトデータ「Ｂ」が入力され、ライトイネーブルが「Ｈｉｇｈ」レベルで入力されると、メモリチップセレクト生成部１０１にて入力されたアドレスがメモリ１０２のアドレスであると判断され、且つ、入力されたライトイネーブルが「Ｈｉｇｈ」レベルであるため、メモリチップセレクトが「Ｈｉｇｈ」レベルとなって出力される。同時に、チップセレクト生成部１０３にて、入力されたアドレスがデコードされることによりエントリー２のものであることが判断され、且つ、入力されたライトイネーブルが「Ｈｉｇｈ」レベルであるため、初期化監視部１０４のＦ／Ｆ１４１−２へ出力するチップセレクト２が「Ｈｉｇｈ」レベルに設定されて出力される（タイムスロットＴ８）。

タイムスロットＴ８にてチップセレクト２が「Ｈｉｇｈ」レベルに設定されて出力されると、チップセレクト２がイネーブル信号入力となっているＦ／Ｆ１４１−２の「ＣＳ」に入力され、Ｆ／Ｆ１４１−２が動作可能状態となり、入力データとして「Ｄ」に接続されている「Ｈｉｇｈ」レベルの固定信号が「ＣＬＫ」に入力されているクロックで打ち抜かれて、初期化解除信号２が「Ｈｉｇｈ」レベルとなって「Ｑ」から出力される（タイムスロットＴ９）。

一方、メモリ１０２へのライト動作においては、メモリチップセレクトが「Ｈｉｇｈ」となった次のクロックの立ち上がりであるタイムスロットＴ９にて、メモリ１０２に入力されたアドレス「１」」によって指定されたエリアにライトデータ「Ｂ」が書き込まれる。その後、ライトイネーブルが「Ｌｏｗ」レベルになると（タイムスロットＴ１０）、書き込まれたデータ「Ｂ」は次のクロックの立ち上がりからメモリリードデータとして「ＤＴＯ」から出力され、また、Ｆ／Ｆ１４１−２から出力された初期解除信号２は、メモリリードデータの出力タイミングと合わせるために、タイミング調整部１０７にてタイミングを調整されて出力される（タイムスロットＴ１１）。ここでは、初期解除信号１のときと同様に、１クロック分遅らされて出力される。

そして、データ選択部１０６にて、予め設定されている初期値と、メモリ１０２から出力されたメモリリードデータと、タイミング調整部１０７から出力された初期化解除信号とが入力され、初期化解除信号が「Ｌｏｗ」レベルである場合、初期値が選択され、また初期化解除信号が「Ｈｉｇｈ」レベルである場合は、メモリリードデータが選択される。そして、選択された信号がリードデータとしてデータ選択部１０６から出力される。

タイムスロットＴ１１までは、タイミング調整部１０７の出力が「Ｌｏｗ」レベルであるため、データ選択部１０６にて初期値が選択されて出力される。一方、タイムスロットＴ１１以降は、タイミング調整部１０７の出力が「Ｈｉｇｈ」レベルであるため、データ選択部１０６にてメモリリードデータが選択されて出力される。

このように、多ビット記憶装置のリセット後、メモリ１０２内のあるアドレスによって指定されたエリアへのライトデータの書き込み処理が終了するまでは、予め設定された初期値が出力され、また、メモリ１０２内のあるアドレスによって指定されたエリアへのライトデータの書き込み処理が終了した後は、メモリ１０２に書き込まれたライトデータが出力されることとなる。

なお、データ選択部１０６に入力される初期値は、各エントリー毎に固有の値に設定されても良い。

図４は、図１に示したデータ選択部１０６に入力される初期値が、各エントリー毎に固有に設定された値が使用される場合の多ビット記憶装置の実施の一形態を示す図である。

本形態は図４に示すように、図１に示した形態に初期値選択部１１０が追加された形態となっている。

初期値選択部１１０は、各エントリーに対応付けられた初期値１〜ｎと、アドレスとが入力され、入力されたアドレスに基づいて初期値１〜ｎのうち１つを選択する。つまり、アドレスが「０」である場合、初期値１を、また、アドレスが「１」である場合は、初期値２を、また、アドレスが「ｎ−１」である場合は、初期値ｎを選択する。そして、選択された初期値をデータ選択部１０６へ出力する。その他の構成及び動作については、図１に示した形態と同様である。

また、上述した初期値については、メモリ１０２の未使用エリアや、他にレジスタを設けてその中に予め格納されてあっても良い。

本発明の多ビット記憶装置の実施の一形態を示す図である。 図１に示した多ビット記憶装置にて使用されるメモリのアドレスとエントリーとの対応付けを示す図である。 図１に示した多ビット記憶装置における各信号のタイミングを示すタイムチャートである。 図１に示したデータ選択部に入力される初期値が、各エントリー毎に固有に設定された値が使用される場合の多ビット記憶装置の実施の一形態を示す図である。 従来のＦ／Ｆが記憶素子として使用された多ビット記憶装置の一構成例を示す図である。

符号の説明

１０１ メモリチップセレクト生成部
１０２ メモリ
１０３ チップセレクト生成部
１０４ 初期値監視部
１０５ 初期化解除信号選択部
１０６ データ選択部
１０７ タイミング調整部
１１０ 初期値選択部
１４１−１〜１４１−ｎ Ｆ／Ｆ

Claims (4)

1. 複数のビットから構成されるデータを記憶する多ビット記憶装置であって、
   前記多ビット記憶装置のリセット後、メモリ内の、外部から入力されたアドレスによって指定されたエリアへの外部から入力されたデータの書き込み処理が終了するまでは無効となり、該データの書き込み処理が終了した後は有効となる初期化解除信号を生成し、前記初期化解除信号が無効である場合、予め設定された初期値を選択して出力し、また、前記初期化解除信号が有効である場合は、前記メモリから読み出されたデータを選択して出力する多ビット記憶装置。
2. 請求項１に記載の多ビット記憶装置において、
   前記データを記憶するメモリと、
   前記多ビット記憶装置のリセット後、前記メモリ内の、外部から入力されたアドレスによって指定されたエリアへの外部から入力されたデータの書き込み処理が終了するまでは無効となり、該データの書き込み処理が終了した後は有効となる初期化解除信号を生成する初期化監視手段と、
   前記初期化解除信号が無効である場合、予め設定された初期値を選択して出力し、また、前記初期化解除信号が有効である場合は、前記メモリから読み出されたデータを選択して出力するデータ選択手段とを有することを特徴とする多ビット記憶装置。
3. 請求項２に記載の多ビット記憶装置において、
   前記初期化監視手段は、１つの前記アドレスにつき１つのフリップフロップによって初期化解除信号を生成することを特徴とする多ビット記憶装置。
4. 複数のビットから構成されるデータを記憶する多ビット記憶装置における多ビット記憶方法であって、
   前記多ビット記憶装置のリセット後、メモリ内の、外部から入力されたアドレスによって指定されたエリアへの外部から入力されたデータの書き込み処理が終了するまでは無効となり、該データの書き込み処理が終了した後は有効となる初期化解除信号を生成する処理と、
   前記初期化解除信号が無効である場合、予め設定された初期値を選択して出力する処理と、
   前記初期化解除信号が有効である場合は、前記メモリから読み出されたデータを選択して出力する処理とを有する多ビット記憶方法。

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