JP4857773B2 - 固体撮像素子及びその製造方法 - Google Patents

Description

本発明は、カラーフィルタを有する固体撮像素子に関するものである。

近年、ビデオカメラや電子カメラが広く一般に普及している。これらのカメラには、ＣＣＤ型、ＣＭＯＳ型等の固体撮像素子が使用されている。固体撮像素子は、光電変換部を有する画素がマトリクス状に複数配置されており、各画素の光電変換部にて信号電荷を生成する。各光電変換部の間は、分離領域によって電気的に分離されている。ＣＭＯＳ型の固体撮像素子は、各画素に画素アンプを有し、信号電荷に対応する電気信号を生成し出力する。

生成され蓄積された信号電荷は、光電変換部に隣接して配置される転送部の動作に従い、電荷蓄積部からＣＣＤまたは画素アンプに転送される。そして、信号電荷または信号電荷に応じた電気信号がＣＣＤや信号線を介して外部に出力される。

ＣＭＯＳ型の固体撮像素子は、ＣＭＯＳを形成するためにＮ型のシリコン基板上にＰ型のウエルを設け、Ｐ型ウエルに画素領域を配置することが広く行われている。しかしながら、上記のようなＮ型のシリコン基板上にＰ型のウエルを設ける構成は、感度（即ち、入射量に対する発生する電荷の量））不足になる傾向がある。

これは、Ｐ型のウエル中で発生した電荷がＮ型シリコン基板に取り込まれ、信号電荷として寄与しない成分が生ずるためである。このため、Ｐ型シリコン基板上にこれより低濃度のＰ型ウエルを配置させる構成が提案されている（例えば特許文献１）。

また、カラー信号を得る固体撮像素子は、画素の光電変換部の上部に所定のカラーフィルタを有している。カラーフィルタは、ＲＧＢ系においては赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかが、補色系においてはシアン、マゼンタ、イエローのいずれかが、光電変換部に対応して配置される。さらに、４色以上のカラーフィルタを用いることもある。

ところで、このようにカラー信号を得る固体撮像素子は、波長の長い光（ＲＧＢ系ならＲ）に対する感度が低いことが知られている。これは、波長が長い光ほど半導体の表面から深い位置まで侵入して光電変換するためである。深い位置で光電変換すると、電荷は、ドリフトする距離が長くなるため所望の光電変換部に到達する確率が低くなる。

このため、波長の長い光は感度が低下する。また、このような電荷が隣接する画素の光電変換部に到達すると、クロストークとなる。近年、画素サイズを縮小化してより解像度を向上させることが望まれている。しかし、画素サイズが縮小化されると、隣接する光電変換部間の距離も縮小され、波長の長い光によって生成されるクロストーク成分が増大し、ＳＮ比は悪化する。

そこで、特許文献２においては、Ｒのカラーフィルタが配置される光電変換部（以下、Ｒ画素、Ｒ光電変換部、或は単にＲと記載する。Ｂ、Ｇについても同様）以外の光電変換部の下部にバリア領域を配置させ、Ｒのカラーフィルタから入射して隣接する光電変換部に進入してクロストークとなる電荷を阻止することによって、ＳＮ比を向上させることが提案されている。
特開２００２−１７０９４５号公報 特開２００４−１５２８１９号公報

特許文献１に従ってＰ型半導体基板に低濃度のＰ型ウエルを設け、特許文献２に従ってバリア領域を配置させるなら、光出力が向上しクロストークの低減された固体撮像素子が得られるはずである。
しかしながら、実際にはＲの感度は向上しクロストークは低減されるものの、Ｒ以外の光信号の出力値が小さくなってしまうという新たな問題点が生じていた。

本発明は、このような問題点に鑑みてなされたものであり、クロストークが低減されたまま、各色の信号出力が増大される固体撮像素子を提供する。

本発明者は、更なる研究の結果、上記特許文献に開示されている構成では、バリア領域が分離領域の最下部より光電変換部側に設けられており、これが上記問題点の原因であることを突き止め、発明するに至った。すなわち、上記の構成では、Ｒ以外の光電変換部は、表面からの幅が十分ではなく光電変換する領域が少なくなってしまっていた。よって、従来の構成では、入射する光が効率良く光電変換されていなかったのである。
そこで、本発明の第１の態様による固体撮像素子は、第１導電型の第１半導体層と、前記第１半導体層の上面に配置され前記第１半導体層より第１導電型の不純物濃度が低濃度である第２半導体層と、前記第２半導体層の内部に配置され前記第２半導体層より不純物濃度が高濃度である第１導電型のバリア領域層とを有し、入射光量に応じて電荷を生成し蓄積する光電変換部を少なくとも有するアクティブ領域と前記光電変換部と対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタ及び前記アクティブ領域間を電気的に分離する分離領域とを含む画素が前記第２半導体層の表面に二次元状に複数配置され、前記バリア領域層は最も長波長の色に対応する前記カラーフィルタが配置される光電変換部以外の光電変換部の下、及び、前記分離領域の下に設けられ、前記アクティブ領域の下に配置される前記バリア領域層は前記分離領域の下に配置される前記バリア領域層よりも前記第１半導体層側に配置され、前記最も長波長の色に対応する前記カラーフィルタが配置される光電変換部以外の光電変換部と当該光電変換部の下に配置される前記バリア領域層との間に、当該光電変換部の全領域に渡って一定の間隔があけられ、前記バリア領域層は、最も長波長の色に対応する前記カラーフィルタが配置される光電変換部以外の光電変換部の下から前記分離領域の下へ段差が生ずるように連続して形成されたことを特徴とする。
この構成により、クロストークが低減されたまま、光電変換を行う厚さ方向の幅が増大して入射光を効率よく光電変換することが可能となる。このため、光信号の出力が増大する。

本発明の第２の態様による固体撮像素子は、前記第１の態様において、前記光電変換部は第２導電型の電荷蓄積層を有し、前記アクティブ領域は前記電荷蓄積層に蓄積された電荷を転送する転送ゲート部と前記転送ゲート部の動作により前記電荷蓄積層と電気的に接続され前記電荷蓄積層に蓄積された電荷が転送されるフローティング拡散部と前記フローティング拡散部に転送された電荷に対応する信号を出力する画素アンプ部と前記フローティング拡散部を一定電位にリセットするリセットトランジスタと画素を選択する選択トランジスタとをさらに有し、前記分離領域には選択酸化によるシリコン酸化膜が配置されることを特徴とする。

ある画素から入射した光よって生成された電荷が隣接する画素の光電変換部に進入すれば、そのような電荷はクロストークとなる。しかし、このような電荷が同一内の画素においても悪影響を及ぼすこともある。つまり、画素内に光電変換部以外の能動素子が配置され、そのような能動素子に不要な電荷が進入すると誤動作等の悪影響を及ぼし、能動素子を不安定な状態にする。本態様のように画素内に複数の能動素子を有する構成では、単にクロストーク低減に留まらず、画素内の光電変換部以外の能動素子にノイズとなる電荷が侵入することが防止され、よって、能動素子をより安定的な状態に保持することが可能となる。また、分離領域にいわゆるＬＯＣＯＳ酸化膜を用いると、段差を有するバリア領域層の形成が容易となる。

本発明の第３の態様による固体撮像素子は、前記第２の態様において、前記アクティブ領域は、前記光電変換部が少なくとも配置される第１のアクティブ領域と、前記画素アンプ部及び前記選択トランジスタとが少なくとも配置される第２のアクティブ領域とを有し、前記第１のアクティブ領域と前記第２のアクティブ領域とは前記選択酸化によるシリコン酸化膜によって電気的に分離されていることを特徴とする。
本態様は、第１のアクティブ領域に電荷蓄積部を有する光電変換部を配置させ、第２のアクティブ領域にはノイズを嫌う能動素子を配置さるものである。この構成により、画素アンプ及び選択トランジスタに上記のノイズが侵入することは、更に困難となり、より安定的な動作が保持される。

本発明の第４の態様による固体撮像素子は、前記第１から第３のいずれかの態様において、前記バリア領域層と前記第２半導体層表面との間には前記第１導電型のクロストーク防止層が配置されることを特徴とする。この構成により、クロストークは、さらに低減される。

本発明の第５の態様による固体撮像素子は、前記第１から第４のいずれかの態様において、前記画素から信号を出力するための回路がさらに配置され、前記回路は、前記第２半導体層に配置されるＭＯＳトランジスタと、前記第２半導体層表面に第２導電型のウエル領域を設け該第２導電型のウエル領域に配置されるＭＯＳトランジスタと、前記第２半導体層とは電気的に分離される第１導電型のウエル領域を設け該第１導電型のウエル領域に配置されるＭＯＳトランジスタとを有する。
本発明の第６の態様による固体撮像素子は、前記第１から第５のいずれかの態様において、前記第１半導体層の不純物濃度は１Ｅ１８ｃｍ ^−３ 以上であり、前記第２半導体層の不純物濃度は前記第１半導体層の不純物濃度に比べて１／１０以下であることを特徴とする。

本発明の第７の態様による固体撮像素子は、第１導電型の第１半導体層と、前記第１半導体層の上に配置され前記第１半導体層より第１導電型の不純物濃度が低濃度である第２半導体層と、入射光量に応じて電荷を生成し蓄積する光電変換部及び前記光電変換部と対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタとを少なくとも有する画素が前記第２半導体層の表面に二次元状に複数配置され、最も長波長の色に対応する前記カラーフィルタが配置される光電変換部の下にはその他のカラーフィルタが配置される光電変換部の下よりも厚さの厚い前記第２半導体層が配置され、前記電荷が電子である場合には前記第１導電型はＰ型であり、前記電荷がホールである場合には前記第１導電型はＮ型であることを特徴とする。

このような構成においても、第１の態様と同様にクロストークが低減されたまま、光電変換を行う厚さ方向の幅が増大して入射光を効率よく光電変換することが可能となる。このため、光信号の出力が増大する。
また、第７の態様において、前記第２半導体層表面と前記第１半導体層との間少なくとも一部には、第１導電型のクロストーク防止層が配置されても良い。
本発明の第９の態様による固体撮像素子の製造方法は、前記第１乃至第６のいずれかの態様による固体撮像素子を製造する固体撮像素子の製造方法であって、前記バリア領域層の全体を一括して形成する工程を備えたものである。

本発明によれば、光電変換を行う厚さ方向の幅が増大して入射光を効率よく光電変換し、且つ、クロストークを低減することが可能となる。このため、光信号の出力が増大する。

以下、本発明による固体撮像素子について、図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る固体撮像素子の２×２個の画素概略平面図である。各配線電極は略して記載している。また、前記した通り「Ｒ」はＲのカラーフィルタを有する画素（又は光電変換部。以下、同様）を「Ｇ」はＧのカラーフィルタを有する画素を「Ｂ」はＢのカラーフィルタを有する画素を示している。ここではカラーフィルタはベイヤー配列にされている。しかし、これに限らずストライプ配列にしても構わない。

各画素２は、光電変換部３、転送トランジスタ４、画素アンプ５、行選択トランジスタ６、リセットトランジスタ７を有している。ここでは、転送トランジスタ４、画素アンプ５、行選択トランジスタ６、リセットトランジスタ７のいずれもＮＭＯＳトランジスタを用いている。

符号３１、３２、３８、３９及び４０は、各トランジスタの一部となっているＮ型不純物拡散領域であり、符号３３、３４、３５及び３６は、ポリシリコンによる各トランジスタのゲート（電極）である。なお、符号３８は、電源電圧ＶＤＤが印加される電源拡散部であり、符号３１、３２は、後述するようにフローティング拡散部である。

光電変換部３は、電荷蓄積層４４と空乏化防止層４３からなる埋め込み型フォトダイオードである（図２参照）。光電変換部３に対応してＲ、Ｇ、Ｂのいずれかのカラーフィルタが配置される。なお、ここでは、ＲＧＢ系のカラーフィルタとしたが、それに限られるものではなく、補色系のカラーフィルタを用いても良い。また、埋め込みフォトダイオードに代えて、空乏化防止層の無いフォトダイオードにしても良い。

光電変換部３は、カラーフィルタを透過して入射した光を光電変換し、生じた電荷を電荷蓄積層４４に蓄積する。光電変換部３の電荷蓄積層４４に蓄積された電荷は、転送トランジスタ４がオン状態とされることによってフローティング拡散部３１、３２に転送される。

転送トランジスタ４は、光電変換部３の電荷蓄積層４４をドレイン、一方のフローティング拡散部３１をソースとしたＭＯＳトランジスタである。転送トランジスタ４は、そのゲート３３（以下、転送ゲートと称す）に印加される駆動信号により駆動される。

フローティング拡散部３１、３２は、転送ゲート３３と隣接配置される第１のフローティング拡散部３１と、第１のフローティング拡散部３１とは分離領域４６によって隔てられた第２のフローティング拡散部３２とを有し、それらは配線電極３７によって電気的に接続されている。また、フローティング拡散部３１、３２は、配線電極３７によって画素アンプ５のゲート３５と電気的に接続されている。

画素アンプ５は、電源拡散部３８をドレイン、拡散領域３９をソースとするＭＯＳトランジスタである。上記のように、画素アンプ５のゲート３５は、フローティング拡散部３１、３２（転送トランジスタ４のソース）に接続されている。そして画素アンプ５は、そのゲートの電圧に応じた電気信号を出力する。したがって、画素アンプ５は、光電変換部３で生成された電荷の量に応じた電気信号を出力する。

行選択トランジスタ６は、拡散領域３９をドレイン、拡散領域４０をソースとするＭＯＳトランジスタである。行選択トランジスタ６は、オン状態にされることで画素アンプ５の出力を垂直信号線２２に出力する。すなわち、画素アンプ５と行選択トランジスタ６によってソースフォロワによる読み出しが可能となっている。

リセットトランジスタ７は、電源拡散部３８をドレイン、第２のフローティング拡散部３２をソースとするＭＯＳトランジスタである。リセットトランジスタ７は、オン状態にされることでフローティング拡散部３１、３２に蓄積されている電荷をリセットする。
図２は、図１のＢ−Ｂ’部における断面図である。なお、シリコン酸化膜より上方部の構成は省略している。実際には、シリコン酸化膜４５、４８の上方部には配線電極、保護膜、カラーフィルタ等が配置されている。

本固体撮像素子は、不純物濃度が高濃度であるＰ型シリコン基板４１に、それより低濃度であるＰ型エピタキシャル層４２が配置される。即ち、第１導電型の第１半導体層と、第１導電型の第２半導体層とによって一つの基体をなしている。Ｐ型エピタキシャル層４２の厚さは、６マイクロメートルである（後述する図３にて算出。過度期的濃度の領域も含む）。ただし、これに限られるものではなく、５−１２マイクロメートルの範囲なら良い。

Ｐ型シリコン基板４１の不純物濃度は１Ｅ１８／ｃｍ3（単位立方センチメートル当たり１０の１８乗。以下同様。）であり、Ｐ型エピタキシャル層４２の不純物濃度（以下、単に濃度と記載する）は、１Ｅ１５／ｃｍ3である。しかし、これらの濃度に限定されず、Ｐ型シリコン基板４１の濃度は、１Ｅ１６から５Ｅ２０／ｃｍ3の範囲で、Ｐ型エピタキシャル層４２の濃度は、それより低濃度であれば良い。

このように本固体撮像素子１は、Ｐ型シリコン基板４１の濃度の方がその上部に配置されるＰ型エピタキシャル層４２より高濃度とされている。一方、光電変換によって発生し信号となる電荷は、ここでは電子であり、ポテンシャルの高い方へ移動して行く。Ｐ型不純物が高濃度に含まれるＰ型シリコン基板４１は、Ｐ型エピタキシャル層４２に比べてポテンシャルが低い。このため、Ｐ型エピタキシャル層４２で生成される電荷（電子）は、ドリフトしても、基板側ではなく、Ｐ型エピタキシャル層４２の表面側に導かれる。Ｐ型エピタキシャル層４２の表面側には光電変換部３が配置されている。したがって、上記の構成により、基板側に吸収される電荷が少なくなり、高い光出力が得られる。

Ｐ型エピタキシャル層４２の濃度は、Ｐ型シリコン基板４１より低濃度であれば上記の効果が得られる。しかし、Ｐ型シリコン基板４１の濃度が１Ｅ１８／ｃｍ3以上であり、Ｐ型エピタキシャル層４２の濃度がＰ型シリコン基板４１の濃度の１／１０以下の濃度であれば、２つの濃度差によって生ずるポテンシャル差の絶対値は十分に大きく、より好ましい。

光電変換部３Ｒ、３Ｇは、Ｎ型の電荷蓄積層４４と、その上面にＰ型の空乏化防止層４３とを有する埋め込み型フォトダイオードである。なお、Ｒのカラーフィルタを有する光電変換部を光電変換部３Ｒ、Ｇのカラーフィルタを有する光電変換部を光電変換部３Ｇ、Ｂのカラーフィルタを有する光電変換部を光電変換部３Ｂと記載する。電荷蓄積層４４の厚さは０．３マイクロメートルであり、濃度は５Ｅ１６から５Ｅ１７／ｃｍ3の範囲である。また、空乏化防止層４３の厚さは０．２マイクロメートルであり、濃度は１Ｅ１８から１Ｅ１９／ｃｍ3の範囲である。

空乏化防止層４３の上面には薄いシリコン酸化膜４５が配置される。ここでは、膜厚を０．０５マイクロメートルとしている。各画素間は、分離領域４６で電気的に分離されている。分離領域４６には、厚いＬＯＣＯＳシリコン酸化膜（以下、ＬＯＣＯＳ酸化膜）４８と、その下部におよそ０．５マイクロメートルの厚さのＰ型不純物による分離拡散４９が配置される。ＬＯＣＯＳ酸化膜４８の膜厚は、０．８マイクロメートルである。しかし、これに限るものではない。また、ＬＯＣＯＳ酸化膜で十分に分離されるなら、分離拡散４９を配置する必要は必ずしも無い。

上記のように、ここでは、分離領域４６に選択酸化（ＬＯＣＯＳ）によるシリコン酸化膜４８とその下の分離拡散４９を用いている。しかし、トレンチによる分離などを用いてもよい。

図３（ａ）は、図２におけるＥ−Ｅ’部分の正味の不純物濃度分布図であり、図３（ｂ）は、図２におけるＦ−Ｆ’部分の正味の不純物濃度分布図である。いずれも縦軸に濃度、横軸に基体表面（空乏化防止層の表面）からの深さを示している。なお、縦軸は、対数表示で規格化をしている。本図より明白なとおり、光電変換部３Ｇ（及び、図２に図示されていない光電変換部３Ｂ）の下には、厚さが約１マイクロメートルのバリア領域層４７が配置される。

図３（ａ）から理解されるように、バリア領域層４７は、光電変換部３Ｒの下には配置されない。また、図３（ｂ）から理解されるように、バリア領域層４７は、表面からおよそ４マイクロメートルの深さに配置されている（即ち、図２のｄ１は、４マイクロメートルである）。また、表面からおよそ０．５マイクロメートルの深さに電荷蓄積層４４とＰ型ウエル層４２とのＰＮ接合がある。

バリア領域層４７は、Ｐ型エピタキシャル層４２と同じＰ型の導電型であり、これより高濃度である。ここでは、ピーク濃度を３Ｅ１７／ｃｍ3としている。しかし、バリア領域層４７のピーク濃度は、Ｐ型エピタキシャル層４２より高濃度であればよい。ただし、Ｐ型エピタキシャル層４２の濃度の１０倍以上が好ましい。

前記したように、光電変換されて信号となる電荷は、ここでは電子であり、ポテンシャルの低いＰ型不純物が高濃度である領域には導かれにくい。したがって、バリア領域層４７が存在するため、光電変換部３Ｒから入射した光７２により発生する電荷７６は、隣接する光電変換部３Ｇに向かってドリフトすることが困難になる。以下、これを説明する。

光電変換部３Ｒより入射した光５１は、波長が長いのでＰ型エピタキシャル層４２の深部で電荷（電子）５２を発生させる。電荷５２は、Ｐ型シリコン基板４１が高濃度であるためＰ型シリコン基板４１から遠ざかるようにＰ型エピタキシャル層４２中をドリフトする。

光電変換部３Ｒの下にはバリア領域層４７が配置されておらず、多くの電荷は、光電変換部３Ｒの電荷蓄積層４４に導かれＲの信号となる。残りの電荷５２のうち、隣接する光電変換部３Ｇに向かってドリフトする電荷５２は、低いポテンシャル（高濃度）であるバリア領域層４７に向かうことになる。このため、バリア領域層４７は、障壁となって電荷５２のドリフトを遮る。つまり、電荷５２は、たとえ一時的に３Ｇに向かってドリフトしても、より高いポテンシャルである光電変換部３Ｒの電荷蓄積部４４に向かってドリフトすることになる。したがって、クロストークが低減される。

さらに、クロストークが低減されるばかりではなく、同一画素内の各トランジスタにノイズとなる電荷が侵入することが防止される。よって、同一画素内の各トランジスタをより安定的な状態に保持することが可能となる。

また、バリア領域層４７は、Ｐ型ウエル層４２の内部であって、分離拡散４９及び電荷蓄積層４４と隔てて配置される。図３（ｂ）から明らかのように、この間隔は、およそ２マイクロメートルである。このように、光電変換部３Ｇ、３Ｂの下には、十分な厚さのＰ型エピタキシャル層４２が配置される。したがって、入射光が光電変換される空乏層が十分得られる。このため、生成される電荷量が増大し、これに伴い光出力値が増加する。
さらに、光電変換部３Ｇ、３Ｂの下に配置されるバリア領域層４７は、分離領域４６の下に配置されるバリア領域層４７よりもＰ型シリコン基板４１側に配置される。即ち、バリア領域層４７は、電荷蓄積層４４の下に配置される深さｄ１と、分離領域４６の下に配置される深さｄ２が異なる。これにより、分離領域４６において段差が生じている。なお、この段差の値（ｄ１−ｄ２）は、およそ０．４マイクロメートルであり、ＬＯＣＯＳ酸化膜４８の１／２である。

このような段差が生じているため、さらにクロストークが低減される。つまり、光電変換部３Ｒの下で発生する電荷５２がＧ隣接する光電変換部３Ｇに向かってドリフトしてクロストークとなるには、分離領域４６の下を通過せねばならない。しかし、その通路は、分離拡散層４９とバリア領域層４７との僅かの幅ｄ３である。しかも、分離拡散層４９及びバリア領域層４７はＰ型不純物濃度が高濃度（したがってポテンシャルが低い）であり、電子は通過するのが困難となる。このため、光電変換部３Ｇ、３Ｂの下には十分な厚さのＰ型エピタキシャル層４２が配置されて光出力値が増加するとともに、上記段差によりクロストークが低減される。

上記のように、この段差は、ここではおよそ０．４マイクロメートルである。しかし、この段差は０．３マイクロメートルでも効果があり、また、段差が大きいほど効果も大きい。なお、本実施形態において、ＬＯＣＯＳ酸化膜４８の膜厚が０．８マイクロメートル、分離拡散層４９の厚さが０．５マイクロメートルであるので、ｄ３は１．１マイクロメートルとなる。しかし、ＬＯＣＯＳ酸化膜４８の膜厚や、分離拡散層４９の厚さを変えることにより、ｄ３の幅は、より狭くされてもよい。ｄ３の幅は、１．５マイクロメートル以下であるのが好ましい。

また、この段差は、ＬＯＣＯＳ酸化膜４８を用いて形成されている。このため、段差のあるバリア領域層４７が一度のイオン注入により容易に形成することが可能となる。後述するとおり、バリア領域層４７は、イオン注入により形成される。イオン注入では、シリコン酸化膜の厚さが厚いほど、シリコン表面からイオンが注入される距離が低減される。分離領域４６にはＬＯＣＯＳ酸化膜４８が配置されており、分離領域４６は、その他の領域よりシリコン酸化膜の厚さが大きい。したがって、分離領域４６は、その他の領域よりもイオンが到達する深さ低減させる。このため、分離領域４６とその他の領域とでバリア領域層４７の深さに段差が生ずる。

ここでは、バリア領域層４７を形成する製造工程において、分離領域４６の酸化膜（ＬＯＣＯＳ酸化膜４８）を０．８マイクロメートルとし、光電変換部３上のシリコン酸化膜をプロテクト膜として０．０５マイクロメートル配置させている。このため、薄いシリコン酸化膜の下に注入されるイオンは、厚いＬＯＣＯＳ酸化膜４８の下に注入されるイオンより、およそ０．４マイクロメートルほど深く注入される。このように、シリコン酸化の膜厚に差が生じている画素領域にイオン注入することによって、段差のあるバリア領域層４７が一度のイオン注入工程により容易に形成することができる。

ＬＯＣＯＳ酸化膜４８の膜厚が厚いほど上記の段差は大きくなり、その効果は増大する。しかし、シリコン酸化膜は、製造工程上１．６マイクロメートル程度を超えると製造が困難となる。

さらに、ＬＯＣＯＳ酸化膜４８は、バリア領域層４７を形成した後にそのまま残され分離領域として使用される。このため、バリア領域層４７の段差部と電荷蓄積層４４とは、自己整合的にアライメントされる。したがって、浅い部分のバリア領域層４７が光電変換部３Ｇ、３Ｂの下にはみ出し、光電変換する幅が低減されることがなく、より好ましい。しかし、それに限らず、バリア領域層４７を形成するマスクとしてレジストを用いても良いし、あるいはＬＯＣＯＳ酸化膜４８をマスクに用いた後、これを除去して再度シリコン酸化膜を形成してもよい。

ところで、図２に記されたｄ３の値は、ｄ２が２．５マイクロメートル、ＬＯＣＯＳ酸化膜４８の膜厚と分離拡散４９の深さの合計が１．６マイクロメートル、バリア領域層４７の厚さが１マイクロメートルとすれば、０．４マイクロメートルである。このように、分離領域４６における電荷が通過できる幅ｄ３は、小さい。クロストークを発生させるためには、電荷はこの狭い幅ｄ３を通過せねばならない。したがって、クロストークは、さらに低減される。

ここで、クロストーク値を計算により算出した。このクロストーク値は、画素の寸法を８マイクロメートル角とし、この画素に垂直に光が入射したと仮定して、隣接する画素へドリフトしてクロストークとなる電荷数を光が入射する画素に捕獲される電荷数で割った値としている。

Ｒの光電変換部から入射して隣接するＧ画素の出力値に寄与するクロストーク値は０．３５％、Ｇの光電変換部から入射して隣接するＲ画素の出力値に寄与するクロストーク値は０．１４％であった。この値は、画像の乱れとして顕著に認識される１％を大幅に下回っている。

図４は、本実施形態に係る固体撮像素子１の分光感度特性を示すグラフである。なお、比較例として、Ｎ型シリコン基板上にＰ型半導体層を配置させてこのＰ型半導体層に光電変換部を設けた従来の固体撮像素子の分光感度特性も合わせて示した。縦軸は、光電流を規格化した値をリニア表示している。この値は、各画素から出力される光電荷による電気信号に相当する。横軸は波長である。

Ｂ（青色）の波長領域である０．４５マイクロメートル程度の波長においては、本固体撮像素子１の光電流は、比較例の固体撮像素子と差が無い。しかし、Ｇ（緑）の波長領域である０．５マイクロメートル付近の波長より長波長側において、本固体撮像素子１の光電流は、明らかに比較例の固体撮像素子より増大している。光電流値は、比較例と比べてＧの波長である０．５３マイクロメートルの波長で１７％、Ｒの波長である０．６マイクロメートルの波長で６０．７％向上している。

図５は、図１のＣ−Ｃ’部における断面図である。また、図６は、図１のＤ−Ｄ’部における断面図である。なお、いずれもシリコン酸化膜より上方部の構成は、ポリシリコンによるゲート電極を除き省略している。

分離領域４６以外の領域は、シリコン表面に拡散領域が形成され、或は、ゲート電極が配置され、アクティブ領域となる。本実施形態の固体撮像素子１は、各画素に複数のアクティブ領域５５、５６を有している。一つは、光電変換部３を少なくとも有する第１のアクティブ領域５５であり、もう一つは、少なくとも画素アンプ５及び行選択トランジスタ６を有する第２のアクティブ領域５６である。このように、光電変換部３と、ソースフォロワ読み出しを行うための能動素子である画素アンプ５及び行選択トランジスタ６は、異なるアクティブ領域５５、５６に配置されている。

第１のアクティブ領域５５には、その他の能動素子として転送ゲート３３やフローティング拡散部３１などが配置される。また、第２のアクティブ領域５６には、その他能動素子であるリセットトランジスタを構成するＮ型の拡散領域３２とそのゲート電極３４が配置される。

これらの能動素子のうち、画素アンプ５及び行選択トランジスタ６は、ソースフォロワ読み出しを行うためノイズを低減させるのが好ましい。光によって生成される電荷は、光電変換部から光が進入して所定の電荷蓄積部４４に捕捉されないとノイズ電荷となる。そして、例えば、ノイズ電荷がＮ型の拡散領域３９、４０に入ると、出力値がそれによって変化し、安定的な動作ではなくなる。

しかしながら、図５、図６から理解されるように、画素アンプ５及び行選択トランジスタ６の配置されている第２のアクティブ領域５６は、その周囲をバリア領域層４７の段差にて囲まれている。このバリア領域層４７の段差により、上記のようにノイズ電荷の進入幅ｄ３は狭くなり、ノイズ電荷の障壁となる。したがって、画素アンプ５及び行選択トランジスタ６に上記のノイズが侵入することは困難となり、ソースフォロワ読み出しは、より安定的に実行される。

図７は、本実施形態に係る固体撮像素子１の各製造工程における断面図であり、図１のＤ−Ｄ’部に相当する。以下、この図面を引用して本固体撮像素子１の製造工程を説明する。まず、Ｐ型シリコン基板４１の所定の領域にＰ型エピタキシャル層４２を周知の技術に従い形成する。

次に、ＬＯＣＯＳ酸化膜４８による分離領域を形成する工程を行う。即ち、先ず、シリコン窒化膜（図示せず）をＣＶＤ法により形成し、アクティブ領域となる部分を残すようにパターニングする。開口部は、後に厚いＬＯＣＯＳ酸化膜が形成されるが、開口部に前もって分離拡散４９を設けておく。分離拡散４９は、最終的に深さが０．８マイクロメートル、濃度が１Ｅ１７から１Ｅ１８／ｃｍ3となる。次いで、この開口部に熱酸化法により膜厚が０．８マイクロメートルのＬＯＣＯＳ酸化膜を分離領域に選択的に形成する。
シリコン窒化膜を除去した後に、アクティブ領域にイオン注入のプロテクト膜を目的として薄いシリコン酸化膜４５を熱酸化法により形成する。この状態を示したのが図７（ａ）である。

次に、バリア領域層４７を形成する工程を行う。すなわち、光電変換部３Ｒ及び周辺回路となる領域に膜厚が３マイクロメートル乃至５マイクロメートルのレジストマスクを設け、イオン注入して所定の熱処理を行い、ピーク濃度３Ｅ１７／ｃｍ3のバリア領域層４７を形成する。このとき、薄いシリコン酸化膜４５の部分は深く、厚いＬＯＣＯＳ酸化膜４８の部分は浅くイオンが打ち込まれ、これより段差を持ったバリア領域層４７が所定の深さに容易に形成される。また、光電変換部３Ｒ及び周辺回路の下にはバリア領域層４７は形成されない。この状態を示したのが図７（ｂ）である。

また、説明を簡略化するため、薄いシリコン酸化膜４５は、固体撮像素子１の完成まで保持されるものとして説明する。しかし、ここで用いた薄いシリコン酸化膜４５は本工程終了後に除去され、各部の酸化膜は空乏化防止層４３上の保護膜、ゲート酸化膜など目的により膜厚を変えて再度形成されてもよい。

次に、所定の拡散部を設ける工程を行う。即ち、周知のフォトリソエッチング法及び不純物拡散法による工程を繰り返し、画素内の能動素子、及び、周辺回路の能動素子を形成する。ＭＯＳトランジスタの拡散部（例えば符号４０）等は、ＬＯＣＯＳ酸化膜、及び、ポリシリコンを用いたセルフアラインにより形成する。光電変換部に配置する拡散部（電荷蓄積部４４、空乏化防止層４３）は、電荷転送のバラツキを抑えるためポリシリコンによる各ゲート電極を設けた後に形成するのが好ましい。この状態を示したのが、図７（ｃ）である。そして、配線、カラーフィルタ、マイクロレンズ、保護膜等を形成して本固体撮像素子１は完成する。

ここでは、バリア領域層４７の段差は、ＬＯＣＯＳ酸化膜と薄い酸化膜４５の断面形状を利用して形成されている。しかし、前記したようにレジストを利用しても良い。
図８は、本発明に係る第１の実施形態による固体撮像素子１の回路図である。ここでは、３行３列の画素２を有する構成としたが、画素数はこれに限られるものではない。

本固体撮像素子１は、画素２が配置される画素領域、画素２から出力される信号を外部に導く読み出し部（垂直信号線、水平信号線等）、画素２及び読み出し部を動作させる読み出し回路（垂直走査回路１０、水平走査回路２０等）とを有している。なお、ここでは、読み出し回路を周辺回路と記載することもある。

各画素２は、光電変換部３、転送トランジスタ４、画素アンプ５、行選択トランジスタ６、リセットトランジスタ７を有している。ここでは、転送トランジスタ４、画素アンプ５、行選択トランジスタ６、リセットトランジスタ７のいずれもＮＭＯＳトランジスタを用いている。

転送トランジスタ４は、そのゲートが駆動配線１１によって行方向に共通に接続され、垂直走査回路１０の駆動信号φＴＧ（ｎ，ｎ＋１）に従って動作する。行選択トランジスタ６は、そのゲートが駆動配線１２によって行方向に共通に接続され、垂直走査回路１０の駆動信号φＬ（ｎ，ｎ＋１）に従って動作する。また、リセットトランジスタ７は、そのゲートが駆動配線１３によって行方向に共通に接続され、垂直走査回路１０の駆動信号φＲＳ（ｎ，ｎ＋１）に従って動作する。画素アンプ５のドレインとリセットトランジスタ７のドレインは、全画素共通接続され、配線１４を介して電源電圧ＶＤＤに接続されている。画素アンプ５のソースは行選択トランジスタ６のドレインと接続され、行選択トランジスタ６のソースは垂直信号線２２と列方向に共通に接続されている。

各垂直信号線２２の一方の端部には定電流源２３と、垂直信号線２２をリセットする垂直信号線リセットトランジスタ２４が配置される。定電流源２３には一定電圧ＶＣＳが、垂直信号線リセットトランジスタ１０には一定電圧ＶＲＶが印加される。ここでは、ＶＣＳ、ＶＲＶの両方とも接地電位としている。垂直信号線リセットトランジスタ２４のゲートには駆動信号φＲＶが印加され、この駆動信号φＲＶに従って垂直信号線２２がリセットされる。

各垂直信号線２２の他方の端部は、列アンプ２５、サンプルホールド回路２６、水平スイッチトランジスタ２７を介して水平信号線２１に接続されている。水平信号線２１には出力アンプ２８、水平リセットトランジスタ２９が接続されている。水平スイッチトランジスタ２７のゲートは、駆動配線１５と接続されている。水平スイッチトランジスタ２７は、水平走査回路２０からの駆動信号によって動作する。水平リセットトランジスタ２９は駆動信号φＲＨで動作し、水平信号線２１を一定電位ＶＲＨにリセットする。

サンプルホールド回路２６は、相関二重サンプリングを行う回路である。画素アンプ６から出力される電気信号には、固定パターンノイズやリセットノイズなど（以下、単にノイズと記載する）に対応するダークレベルが含まれている。ダークレベルは、画素アンプ６のゲート電位をリセットするごとに変化する。そこで、まず、リセット直後のノイズに対応する電気信号（ダークレベル）を画素から出力し、サンプルホールド回路２６に一旦蓄積させる。次いで、光電変換部３に蓄積されている光電荷を画素アンプ６のゲートに転送しノイズと重畳した光電荷に対応する電気信号を画素からサンプルホールド回路２６に出力し、両者を差し引いて光電荷に対応する真の電気信号を水平信号線２８に出力する。
サンプルホールド回路２６は、ここでは、各列ごとにダークレベルを一時的に蓄積するクランプ容量１６と、クランプ容量１６の一方の電極を一定電位ＶＲＨに設定するクランプトランジスタ１７とを有している。サンプルホールド回路及び相関二重サンプリングの手法は周知技術であり、ここでは詳細の説明を省略する。

図９は、本実施形態に係る固体撮像素子１の駆動タイミングチャートである。この図を引用して本固体撮像素子１の動作について説明する。なお、各画素に含まれるトランジスタはＮＭＯＳトランジスタであり、ハイレベルの駆動信号を受けてオン状態とされる。また、Ｔ１の期間に至るまでに露光期間（入射光による電荷が電荷蓄積部に蓄積される期間）が開始されているものとする。

まず、期間Ｔ１において、φＬ（ｎ）がハイレベルとされる。これにより、ｎ行目の行選択トランジスタ６がオン状態とされ、ソースフォロワ読み出しが開始される。その他の行は非選択状態である。

φＬ（ｎ）がハイレベルにされるのと同時にφＲＳ（ｎ）がハイレベルとされ、ｎ行目のリセットトランジスタ７が期間Ｔ２の間オン状態とされる。これにより、フローティング拡散部及び画素アンプ５のゲートは、電源電圧ＶＤＤの電圧にリセットされる。また、このリセット動作により、フローティング拡散部はリセット電圧に対応したダークレベルとなる。Ｔ２の終了時にリセットトランジスタ７は、オフ状態に戻るが、フローティング拡散部及び画素アンプのゲートは、ダークレベルを保持する。

この動作と並行して、Ｔ３の期間にφＳＨがハイレベルにされてクランプトランジスタ１７がオン状態とされる。これにより、ソースフォロワ読み出しが行われ、ｎ行目の行選択トランジスタ６を介して画素アンプ５から、上記のリセット電圧に対応するダークレベルが垂直信号線２２に出力される。期間Ｔ３の終了時において、クランプトランジスタ１７がオフ状態とされると、ダークレベルがクランプ容量１６に保持されたままクランプ容量１６の出力側の電極がフローティングの状態となり、サンプルホールド回路２６にてダークレベルの保持動作が行われる。

期間Ｔ４において、φＴＧ（ｎ）がハイレベルとされて転送トランジスタ４がオン状態とされる。これにより電荷蓄積部に蓄積されていた入射光による電荷がフローティング拡散部に転送される。そして、この行の行選択トランジスタ６がオン状態であるため、ダークレベルと入射光による電荷の重畳された電圧に対応する電気信号が垂直信号線２２に出力される。期間Ｔ４の終了時において、転送トランジスタＴ４はオフ状態とされる。出力された電気信号は、水平走査期間の始まるまでの間サンプルホールド回路２６の前段における垂直信号線２２に保持される。

期間Ｔ６は、水平走査期間である。φＨ１がハイレベルとされて水平スイッチトランジスタ２７がオン状態とされる。これにより、サンプルホールド回路２６にてダークレベルが差し引かれて光電荷に対応する真の電気信号が一列目の垂直信号線２２から水平信号線２１に出力される。そして、順次、二列目、三列目から同様に電気信号が出力される。

すべての列から電気信号が読み出された後、期間Ｔ７において次の行であるｎ＋１行が選択されて、電気信号が同様に読み出される。このように順次選択された行から電気信号が読み出され一つの画像が得られる。なお、ここでは露光期間をＴ４の終了時からＴ４の開始時までとしている。しかし、周知の電子シャッター動作を行っても良く、また、メカシャッターを併用しても構わない。

ところで、固体撮像素子の周辺回路は、ＣＭＯＳ回路が用いられる。ＣＭＯＳ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成されている。そして、周知のようにＰＭＯＳトランジスタはＮ型ウエルに配置され、ＮＭＯＳトランジスタはＰ型ウエルに配置される。
このうち、ＮＭＯＳトランジスタは、その使用目的等によって、異なる複数のＰ型ウエル電位に配置することを要求されることがある。このような場合において、複数の電気的に分離されたＰ型ウエルが設けられ、複数種類のＮＭＯＳトランジスタが異なる電位を印加されたＰ型ウエルに配置される。

Ｎ型シリコン基板中に複数の電気的に分離されたＰ型ウエルを配置するなら、Ｎ型シリコン基板に複数のＰ型ウエルを設けて各々の間で逆バイアスを印加すれば、Ｐ型ウエル間で電気的に分離される。しかし、本固体撮像素子のようにＰ型シリコン基板にＰ型エピタキシャル層を配置させる構成では、このような分離はできない。そこで、本固体撮像素子の周辺回路は、図１０のような構成を有している。図１０は、本実施形態に係る固体撮像素子の周辺回路部分断面図である。

ＰＭＯＳトランジスタは、Ｐ型エピタキシャル層４２の表面に設けられるＮ型ウエル６１中に配置される。ＰＭＯＳトランジスタは、同一のＮ型ウエル電位で構わない。しかし、異なる電位が要求されるなら、このようなＮ型ウエル６１を複数配置させ、各々のＮ型ウエル６１とＰ型エピタキシャル層４２とを逆バイアスイにすればよい。
ＰＭＯＳトランジスタは、Ｐ型拡散領域であるソース・ドレイン６４、６５と、その間に薄いシリコン酸化膜４５を介して配置されるゲート電極６６からなる。Ｎ型ウエル６１には、電位を印加するための拡散領域６３が設けられており、この拡散領域６３に配線によって所定の電圧が導かれる。図示されてはいないが、Ｎ型ウエル６１中には、複数のＰＭＯＳトランジスタが配置され、各々は、厚いＬＯＣＯＳ酸化膜４８及びその下に配置されるＮ型の分離拡散６２によって分離されている。

ＮＭＯＳトランジスタは電気的に各々が分離された第１のＰ型ウエル６７、及び、第２のＰ型ウエル７３中に配置される。なお、便宜上、ここでは二つの異なるＰ型ウエル６７、７３で例示するが、これに限らず、３つ以上配置してもよい。３つ以上配置させるなら、それらのＰ型ウエルは電気的に分離される。

第１のＰ型ウエル６７は、Ｐ型エピタキシャル層４２の一部を用いており、ここに第１のＮＭＯＳトランジスタが配置される。第１のＮＭＯＳトランジスタは、Ｎ型拡散領域であるソース・ドレイン７０、７１と、その間に薄いシリコン酸化膜４５を介して配置されるゲート電極７２からなる。Ｐ型ウエル６７には、電位を印加するための拡散領域６９が設けられており、この拡散領域６９に配線によって所定の電圧が導かれる。図示されてはいないが、Ｐ型ウエル６７中には、複数のＮＭＯＳトランジスタが配置され、各々は、厚いＬＯＣＯＳ酸化膜４８及びその下に配置されるＮ型の分離拡散６８によって分離されている。
一方、第２のＰ型ウエル７３は、その周囲をＮ型領域７９で囲まれている。このため、第２のＰ型ウエル７３は、第１のＰ型ウエル６７（つまりＰ型エピタキシャル層４２）と電気的に分離される。Ｎ型領域７９は、この領域にイオン注入によるＮ型不純物の拡散によって形成されている。しかし、Ｎ型領域７９の形成は、これに限らない。まず、Ｐ型ウエル７３となる部分、及び、Ｎ型領域７９となる部分にＮ型拡散領域を形成し、次いで、Ｐ型ウエル７３となる領域にＰ型拡散を行って、内側にＰ型ウエル７３と、その周囲にＮ型領域７９を形成してもよい。
Ｐ型ウエル７３の濃度は１Ｅ１４から５Ｅ１６／ｃｍ3である。所望の電位を印加すると、Ｎ型領域７９とＰ型エピタキシャル層４２の界面、及び、Ｎ型領域７９と第２のＰ型ウエル７３の界面には空乏層が生ずる。この二つの空乏層がつながると、パンチスルーが発生し、第２のＰ型ウエル７３とＰ型エピタキシャル層４２とが電気的に接続され、これに伴い、第２のＰ型ウエル７３と第１のＰ型ウエル６７も電気的に接続される。すなわち、第１のＰ型ウエル６７と、第２のＰ型ウエル７３は、別々のウエルとして機能しなくなる。このため、Ｎ型領域７９は、１Ｅ１８／ｃｍ3以上とするか、または、厚さを厚くするのが好ましい。
また、Ｐ型シリコン基板の不純物をボロンにて、且つ、濃度を１Ｅ１９／ｃｍ3以上とすれば、鉄などの重金属イオンをゲッタリングすることが可能となる。すなわち、基板がゲッタリングサイトとなる。このため、固体撮像素子１全面に渡ってゲッタリングサイトが配置され、ゲッタリングとしての格段な効果が生ずる。これに伴い、固体撮像素子の暗電流は非常に小さくなる。
［第２の実施形態］
図１１は、第２の実施形態に係る固体撮像素子８０の断面図であり、図１におけるＢ−Ｂ’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。実際には、シリコン酸化膜４５、４８の上方部には配線電極、保護膜、カラーフィルタ等が配置されている。

本固体撮像素子８０は、実施形態１と同様に、不純物濃度が高濃度であるＰ型シリコン基板８１に、それより低濃度であるＰ型エピタキシャル層８２を有している。即ち、第１導電型の第１半導体層と、第１導電型の第２半導体層とによって一つの基体をなしている。また、空乏化防止層４３、電荷蓄積層４４を有する光電変換部３を有する画素を有している点も実施形態１と同様である。

したがって、本固体撮像素子８０は、Ｐ型シリコン基板８１の濃度の方がその上部に配置されるＰ型エピタキシャル層８２より高濃度とされている。よって、Ｐ型エピタキシャル層８２で生成される電荷（電子）は、ドリフトしても、基板側ではなく、Ｐ型エピタキシャル層８２の表面側に導かれる。そして、Ｐ型エピタキシャル層８２の表面側には光電変換部３が配置されている。したがって、上記の構成により、基板側に吸収される電荷が少なくなり、高い光出力が得られる。

Ｐ型エピタキシャル層８２の濃度は、Ｐ型シリコン基板８１より低濃度であれば上記の効果が得られる。しかし、Ｐ型シリコン基板４１の濃度が１Ｅ１８／ｃｍ3以上であり、Ｐ型エピタキシャル層８２の濃度がＰ型シリコン基板８１の濃度の１／１０以下の濃度であれば２つの濃度差によって生ずるポテンシャル差の絶対値は十分に大きく、より好ましい。
ここでは、Ｐ型シリコン基板８１の濃度は１Ｅ１８／ｃｍ3であり、Ｐ型エピタキシャル層８２の濃度は、１Ｅ１５／ｃｍ3である。しかし、これらの濃度に限定されず、Ｐ型シリコン基板８１の濃度は、１Ｅ１６から５Ｅ２０／ｃｍ3の範囲で、Ｐ型エピタキシャル層８２の濃度は、それより低濃度であれば良い。

また、本固体撮像素子８０は、Ｒの光電変換部３Ｒの下に配置されるエピタキシャル層の厚さと、Ｇ及びＢの光電変換部３Ｇ、３Ｂの下に配置されるエピタキシャル層の厚さが異なる。即ち、最も長波長の色に対応するカラーフィルタが配置される光電変換部３Ｒの下には、その他のカラーフィルタが配置される光電変換部３Ｇ、３Ｂの下よりも厚さの厚いＰ型エピタキシャル層が配置される。このため、光電変換部３Ｒから入射した光８３によって発生する電荷８４は、隣接する光電変換部３Ｇに向かってドリフトすることが困難になる。以下、これを説明する。

光電変換部３Ｒより入射した光８３は、波長が長いのでＰ型エピタキシャル層８２の深部で電荷（電子）８４を発生させる。電荷８４は、Ｐ型シリコン基板８１が高濃度であるためＰ型シリコン基板８１から遠ざかるようにＰ型エピタキシャル層８２中をドリフトする。

入射した光８３によって生成された電荷のうち、隣接する光電変換部３Ｇに向かってドリフトする電荷８４は、低いポテンシャル（高濃度）であるＰ型シリコン基板81の段差部に向かうことになる。この段差部は、障壁となって電荷８４のドリフトを遮る。このため、電荷８４は、たとえ一時的に３Ｇに向かってドリフトしても、より高いポテンシャルである光電変換部３Ｒの電荷蓄積部４４に向かってドリフトすることになる。したがって、クロストークが低減される。

さらに、クロストークが低減されるばかりではなく、同一画素内の各トランジスタにノイズとなる電荷が侵入することが防止される。よって、同一画素内の各トランジスタをより安定的な状態に保持することが可能となる。

Ｐ型エピタキシャル層８２の厚さは、光電変換部３Ｒの下（ｄ４）で６マイクロメートルである。ただし、これに限られるものではなく、５−１２マイクロメートルの範囲ならよい。また、その他の光電変換部３Ｇ、３Ｂの下（ｄ５）におけるＰ型エピタキシャル層８２の厚さは、４マイクロメートルである。ただし、これに限られるものではなく、ｄ４より薄ければ効果がある。ｄ４とｄ５の差は、１マイクロメートル以上が好ましい。

また、ｄ５の値は、上記のように４マイクロメートルとしている。このため、光電変換部３Ｇ、３Ｂの下には、十分な厚さのＰ型エピタキシャル層８２が配置される。したがって、入射光が光電変換される空乏層が十分得られる。よって、生成される電荷量が増大し、これに伴い光出力値が増加する。

このようなＰ型エピタキシャル層８２の段差を含め、本固体撮像素子は、次のようにして形成される。図１２は、本実施形態に係る固体撮像素子８０の各製造工程における断面図であり、図１１に対応する。ただし、光電変換部３やその他のアクティブ領域とは別の領域に配置されるアライメント領域も示している。図１３は、それに続く各製造工程における断面図である。以下、この図面を引用して本固体撮像素子８０の製造工程を説明する。

まず、Ｐ型シリコン基板８１を準備して、領域８５が開口されるようにマスク材をパターニングし、領域８１のＰ型シリコン基板８１をドライエッチングする。このエッチングは、後述する領域８６のエッチングに比べて、表面から深くまで行う。ここでは、表面から６マイクロメートルまで行う。この領域８５は、後にアライメントマークとなる領域である。マスク材は、シリコンエッチングに耐久性のあるものなら何でもよい。ここでは、レジストを使用している。また、ドライエッチングに変えて、ウエットエッチングにしてもよい。

次に、領域８６が開口されるように、同様にマスク材をパターニングしてＰ型シリコン基板８１をドライエッチングする。ここでは、表面から５マイクロメートルの深さまでエッチングを行う。この状態を示したのが図１２（ａ）である。次いで、Ｐ型のエピタキシャル層８２を周知のエピタキシャル技術を用いて形成する。ここでは、Ｐ型エピタキシャル層８２を６マイクロメートル成長させている。この状態を示したのが図１２（ｂ）である。このように、表面には段差が生じている。ｄ６の段差はおよそ５マイクロメートルであり、ｄ７の段差はおよそ６マイクロメートルである。

次に、周知のＣＭＰ技術に従い、段差を有するＰ型エピタキシャル層８２の表面を研磨して平坦化を行う。このとき、ｄ６の段差が無くなり平坦化され、ｄ７の段差が残存する状態で研磨を停止する。この制御は、研磨時間、又は、光学的な終点検出にて実施ことができる。この状態を示したのが図１２（ｃ）である。

次に、ＬＯＣＯＳ酸化膜４８による分離領域を形成する工程を行う。即ち、先ず、シリコン窒化膜（図示せず）をＣＶＤ法により形成し、アクティブ領域となる部分を残すようにパターニングする。このとき、Ｐ型エピタキシャル層８２の段差部８８が、所定の分離領域８９の下に配置されるように段差部８８をアライメントマークとして位置合せする。このようにすれば、後に形成する光電変換部３Ｒの下には厚いＰ型エピタキシャル層が、光電変換部３Ｇ、３Ｂの下には薄いＰ型エピタキシャル層が配置される。
開口部は、後に厚いＬＯＣＯＳ酸化膜が形成されるが、開口部に前もって分離拡散４９を設けておく。分離拡散４９は、最終的に深さが０．８マイクロメートル、濃度が１Ｅ１７から１Ｅ１８／ｃｍ3となる。次いで、この開口部に熱酸化法により膜厚が０．８マイクロメートルのＬＯＣＯＳ酸化膜を形成する。

次いで、第１の実施形態と同様に、光電変換部、画素内のその他の素子、周辺回路等を形成し、本固体撮像素子８０は完成する。
なお、本固体撮像素子８０の回路図、駆動方法などは、第１の実施形態に係る固体撮像素子１と同様であり、説明は省略する。

［第３の実施形態］
図１４は、第３の実施形態に係る固体撮像素子の断面図である。なお、（ａ）の固体撮像素子９０は、第１の実施形態に係る固体撮像素子１を基に、（ｂ）の固体撮像素子９１は、第２の実施形態に係る固体撮像素子８０を基にしている。また、ここでもシリコン酸化膜より上方部の構成を省略している。

まず、図１４（ａ）を参照して本実施形態を説明する。本実施形態による固体撮像素子９０が第１の実施形態に係る固体撮像素子１と異なる点は、クロストーク防止層９２が配置されている点にある。その他の構成は、第１の実施形態と同様なので説明を省略する。
クロストーク防止層９２はＰ型不純物による拡散層であり、クロストーク防止層９２のピーク濃度及び厚さは、バリア領域層４７と同じである。クロストーク防止層９２は、バリア領域層４７とＰ型エピタキシャル層４２の表面の間に配置される。さらに詳細には、クロストーク防止層９２は、分離領域４６の下であって、バリア領域層４７との間に配置される。図においては、クロストーク防止層９２は、バリア領域層４７と密着配置されている。しかし、密着させる必要は必ずしも無い。ただし、このように配置させる方がより好ましく、さらに分離拡散４９とも接触される方が好ましい。

このクロストーク防止層９２を設けることにより、光電変換部３Ｒから入射して発生した電荷が隣接する光電変換部３Ｇ、３Ｂに捕捉されてクロストークとなることがさらに低減される。

また、本実施形態による固体撮像素子９１（図１４（ｂ））が第２の実施形態に係る固体撮像素子８０と異なる点も、クロストーク防止層９３が配置されている点にある。この場合、クロストーク防止層９３は、Ｐ型シリコン基板８１とＰ型エピタキシャル層４２の表面の間に配置される。さらに詳細には、クロストーク防止層９２は、分離領域４６の下であって、Ｐ型シリコン基板８１の表面に突出している部分との間に配置される。図においては、クロストーク防止層９２は、Ｐ型シリコン基板８１と密着配置されている。しかし、密着させる必要は必ずしも無い。ただし、このように配置させる方がより好ましく、さらに分離拡散４９とも接触される方が好ましい。

このクロストーク防止層９３を設けることにより、光電変換部３Ｒから入射して発生した電荷が隣接する光電変換部３Ｇ、３Ｂに捕捉されてクロストークとなることがさらに低減される。

本発明の固体撮像素子は、静止画を撮像する電子カメラや動画を撮影するデジタルビデオカメラに利用できる。

本発明に係る第１の実施形態による固体撮像素子の２×２個の画素概略平面図である。 図１のＢ−Ｂ’部における断面図である。

第１の実施形態に係る固体撮像素子の駆動タイミングチャートである。
（ａ）は図２におけるＥ−Ｅ’部分の正味の不純物濃度分布図であり、（ｂ）は、図２におけるＦ−Ｆ’部分の正味の不純物濃度分布図である。 第１の実施形態に係る固体撮像素子の分光感度特性を示すグラフである。 図１のＣ−Ｃ’部における断面図である。 図１のＤ−Ｄ’部における断面図である。 第１の実施形態に係る固体撮像素子の各製造工程における断面図である。 第１の実施形態に係る固体撮像素子の回路図である。 第１の実施形態に係る固体撮像素子の駆動タイミングチャートである。 第１の実施形態に係る固体撮像素子の周辺回路部分断面図である。 本発明の第２の実施形態に係る固体撮像素子の断面図である。 第２の実施形態に係る固体撮像素子の各製造工程における断面図である。 図１２に続く第２の実施形態に係る固体撮像素子の各製造工程における断面図である。 本発明の第３の実施形態に係る固体撮像素子の断面図である。

符号の説明

１、８０、９０、９１ 固体撮像素子
２ 画素
３ 光電変換部
４ 転送トランジスタ
５ 画素アンプ
６ 行選択トランジスタ
７ リセットトランジスタ
３１、３２ フローティング拡散部
３３ 転送ゲート
４１、８１ Ｐ型シリコン基板
４２、８２、Ｐ型エピタキシャル層
４４ 電荷蓄積部
４５ 薄いシリコン酸化膜
４６、８９ 分離領域
４７ バリア領域層
４８ ＬＯＣＯＳ酸化膜
４９ 分離拡散
５５、５６ アクティブ領域
６１ Ｎ型ウエル
６７ 第１のＰ型ウエル
７３ 第２のＰ型ウエル
９２、９３ クロストーク防止層
６４、７４、８４、９４ 上層バリア領域層

Claims (9)

1. 第１導電型の第１半導体層と、
   前記第１半導体層の上面に配置され、前記第１半導体層より第１導電型の不純物濃度が低濃度である第２半導体層と、
   前記第２半導体層の内部に配置され、前記第２半導体層より不純物濃度が高濃度である第１導電型のバリア領域層とを有し、
   入射光量に応じて電荷を生成し蓄積する光電変換部を少なくとも有するアクティブ領域、前記光電変換部と対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタ、及び、前記アクティブ領域間を電気的に分離する分離領域とを含む画素が前記第２半導体層の表面に二次元状に複数配置され、
   前記バリア領域層は、最も長波長の色に対応する前記カラーフィルタが配置される光電変換部以外の光電変換部の下、及び、前記分離領域の下に設けられ、
   前記アクティブ領域の下に配置される前記バリア領域層は、前記分離領域の下に配置される前記バリア領域層よりも前記第１半導体層側に配置され、
   前記最も長波長の色に対応する前記カラーフィルタが配置される光電変換部以外の光電変換部と当該光電変換部の下に配置される前記バリア領域層との間に、当該光電変換部の全領域に渡って一定の間隔があけられ、
   前記バリア領域層は、最も長波長の色に対応する前記カラーフィルタが配置される光電変換部以外の光電変換部の下から前記分離領域の下へ段差が生ずるように連続して形成されたことを特徴とする固体撮像素子。
2. 前記光電変換部は、第２導電型の電荷蓄積層を有し、
   前記アクティブ領域は、前記電荷蓄積層に蓄積された電荷を転送する転送ゲート部と、前記転送ゲート部の動作により前記電荷蓄積層と電気的に接続され前記電荷蓄積層に蓄積された電荷が転送されるフローティング拡散部と、前記フローティング拡散部に転送された電荷に対応する信号を出力する画素アンプ部と、前記フローティング拡散部を一定電位にリセットするリセットトランジスタと、画素を選択する選択トランジスタとをさらに有し、
   前記分離領域には選択酸化によるシリコン酸化膜が配置されることを特徴とする請求項１に記載の固体撮像素子。
3. 前記アクティブ領域は、前記光電変換部が少なくとも配置される第１のアクティブ領域と、
   前記画素アンプ部、及び、前記選択トランジスタとが少なくとも配置される第２のアクティブ領域とを有し、
   前記第１のアクティブ領域と前記第２のアクティブ領域とは、前記選択酸化によるシリコン酸化膜によって電気的に分離されていることを特徴とする請求項２に記載の固体撮像素子。
4. 前記バリア領域層と前記第２半導体層表面との間には前記第１導電型のクロストーク防止層が配置されることを特徴とする請求項１乃至請求項３のいずれかに記載の固体撮像素子。
5. 前記画素から信号を出力するための回路がさらに配置され、前記回路は、
   前記第２半導体層に配置されるＭＯＳトランジスタと、
   前記第２半導体層表面に第２導電型のウエル領域を設け、該第２導電型のウエル領域に配置されるＭＯＳトランジスタと、
   前記第２半導体層とは電気的に分離される第１導電型のウエル領域を設け、該第１導電型のウエル領域に配置されるＭＯＳトランジスタと、
   を有することを特徴とする請求項１乃至請求項４のいずれかに記載の固体撮像素子。
6. 前記第１半導体層の不純物濃度は、１Ｅ１８ｃｍ^−３以上であり、前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度に比べて１／１０以下であることを特徴とする請求項１乃至請求項５のいずれかに記載の固体撮像素子。
7. 第１導電型の第１半導体層と、
   前記第１半導体層の上に配置され、前記第１半導体層より第１導電型の不純物濃度が低濃度である第２半導体層と、
   入射光量に応じて電荷を生成し蓄積する光電変換部、及び、前記光電変換部と対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタとを少なくとも有する画素が前記第２半導体層の表面に二次元状に複数配置され、
   最も長波長の色に対応する前記カラーフィルタが配置される光電変換部の下には、その他のカラーフィルタが配置される光電変換部の下よりも厚さの厚い前記第２半導体層が配置され、
   前記電荷が電子である場合には前記第１導電型はＰ型であり、前記電荷がホールである場合には前記第１導電型はＮ型であることを特徴とする固体撮像素子。
8. 前記第２半導体層表面と前記第１半導体層との間少なくとも一部には、第１導電型のクロストーク防止層が配置されることを特徴とする請求項７に記載の固体撮像素子。
9. 請求項１乃至６のいずれかに記載の固体撮像素子を製造する固体撮像素子の製造方法であって、前記バリア領域層の全体を一括して形成する工程を備えたことを特徴とする固体撮像素子の製造方法。