JP4867251B2

JP4867251B2 - 半導体装置

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Publication number: JP4867251B2
Application number: JP2005277629A
Authority: JP
Inventors: 宅美神谷
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2005-09-26
Filing date: 2005-09-26
Publication date: 2012-02-01
Anticipated expiration: 2025-09-26
Also published as: JP2007088346A

Description

本発明は、サージ電圧に対する耐量が改善された半導体装置に関する。

半導体装置には、その半導体装置の耐圧を優に超えた過大なサージ電圧が印加されてしまうことがある。この種のサージ電圧としては、例えば、静電気放電（Electro Static Discharge：ESD）等が挙げられる。このような場面に対処するために、過大なサージ電圧が印加されたとしても、半導体装置が破壊されることなく、安定して動作し続けることを可能とする技術の開発が望まれている。

特許文献１には、横型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）において、ドレイン領域の下方の深い位置にｐ^＋型の不純物拡散埋込層を形成する技術が開示されている。特許文献１の半導体装置は、静電気放電等に基づくサージ電圧がドレイン領域に印加された場合に、ドレイン領域の近傍で発生するホールをｐ^＋型の不純物拡散埋込層を介して排出することによって、ソース領域に向けて流れる降伏電流を分散させることができる。これにより、寄生のＮＰＮトランジスタがオンするのを抑制し、電流集中による半導体装置の熱破壊を抑制する。
特開２００２−３５３４４１号公報

しかしながら、特許文献１の技術では、ドレイン領域の近傍で発生したホールがｐ^＋型の不純物拡散埋込層を介して排出されるまでの間に、多量のホールが発生してしまう。このため、発生したホールの一部が周囲の半導体領域又は及び絶縁膜等に侵入することによって、半導体装置の特性を変動させてしまう。多量のホールが発生してしまう前に、発生したホールを早い段階で排出する技術の開発が望まれている。
本発明は、サージ電圧等が印加されたときに発生するキャリアを早い段階で排出する技術を提供することを目的としている。

本発明の半導体装置は、サージ電圧等が印加されたときに発生するキャリアを早い段階で排出するために、導電体と絶縁体と半導体の積層構造（以下、MOS構造という）を利用することを特徴としている。本発明の半導体装置では、発生したキャリアをMOS構造を利用して排出する。ＭＯＳ構造が動作を開始する閾値電圧を適宜に調整することによって、発生したキャリアを早い段階で排出することができる。これにより、発生したキャリアが周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置の特性の変動を抑えることができる。
なお、以下で提案する複数の半導体装置には、大別すると３つのタイプが含まれる。いずれの半導体装置もＭＯＳ構造を利用するという技術的特徴を有しており、それぞれの半導体装置の間には密接な技術的関係が存在している。

本発明で創作された第１の半導体装置は、第１導電型の不純物を含む半導体基板と、その半導体基板上に形成されており、第２導電型の不純物を低濃度に含む半導体活性層を備えている。その半導体活性層の表面部分の一部に、第２導電型の不純物を高濃度に含む第１半導体領域が形成されている。さらに、半導体活性層の表面部分の一部に、第１導電型の不純物を含む第２半導体領域が形成されている。第２半導体領域は、半導体活性層によって第１半導体領域から隔てられている。さらに、半導体活性層の表面部分の一部であって第１半導体領域の近傍の位置に、第１導電型の不純物を含む第３半導体領域が形成されている。第３半導体領域は、半導体活性層によって第２半導体領域及び半導体基板から隔てられている。第１半導体領域及び第３半導体領域は、第１電極に電気的に接続している。第２半導体領域は、第２電極に電気的に接続している。
本発明の第１の半導体装置はさらに、半導体活性層の表面部分の一部に形成されており、第２半導体領域によって半導体活性層から隔てられており、第２電極に電気的に接続しており、第２導電型の不純物を高濃度に含む第４半導体領域と、第２半導体領域のうちの第４半導体領域と半導体活性層の間に存在する部分にゲート絶縁膜を介して対向しているゲート電極と、を備えている。すなわち、本発明の第１の半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ等のゲート構造を備えた半導体装置において有用である。
本発明の第１の半導体装置はさらに、半導体活性層のうちの第３半導体領域と半導体基板の間に存在する部分に絶縁膜を介して対向している導電体領域を備えている。その導電体領域には所定の電圧が印加される。すなわち、その導電体領域の電位はフローティングしておらず、所定の電圧が印加される。
これにより、第３半導体領域と半導体基板の間に、導電体領域と絶縁膜と半導体活性層を積層することによって形成されるＭＯＳ構造が形成されている。
例えば、静電気放電等に基づくサージ電圧が第１半導体領域に印加されると、第１半導体領域の近傍にキャリアが発生する。このとき、第１半導体領域に印加されたサージ電圧に追随して半導体活性層の電圧も変動する。これにより、半導体活性層の電圧と導電体領域（所定電圧が印加されている）の間に電圧差が生じる。その電圧差によって、半導体活性層のうちの第３半導体領域と半導体基板の間に存在する部分には、絶縁膜に沿ってチャネルが形成され、ＭＯＳ構造がオン動作する。これにより、第１半導体領域の近傍に発生したキャリアは、チャネルを介して半導体基板に排出される。したがって、発生したキャリアに基づく降伏電流を分散させることができる。これにより、電流集中による半導体装置の熱破壊を抑制することができる。
さらに、本発明の半導体装置によると、ＭＯＳ構造を利用するために、ＭＯＳ構造がオン動作する閾値電圧の調製が可能になる。したがって、ＭＯＳ構造がオン動作する閾値電圧を適宜に調整することによって、発生したキャリアを早い段階で排出することが可能になる。例えば、ＭＯＳ構造の閾値電圧を小さい値に調整しておけば、発生したキャリアを早い段階で排出することができる。これにより、発生したキャリアが周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置の特性の変動を抑えることができる。

本発明で創作された第２の半導体装置は、半導体支持層と、その半導体支持層上に形成されている埋込み絶縁層と、その埋込み絶縁層上に形成されており、第２導電型の不純物を低濃度に含む半導体活性層を備えている。半導体支持層は、第１導電型又は第２導電型の不純物のいずれを含んでいてもよい。
半導体活性層の表面部分の一部に、第２導電型の不純物を高濃度に含む第１半導体領域が形成されている。さらに、半導体活性層の表面部分の一部に、第１導電型の不純物を含む第２半導体領域が形成されている。第２半導体領域は、半導体活性層によって第１半導体領域から隔てられている。さらに、半導体活性層の表面部分の一部であって第１半導体領域の近傍の位置に、第１導電型の不純物を含む第３半導体領域が形成されている。第３半導体領域は、半導体活性層によって第２半導体領域及び埋込み絶縁層から隔てられている。第１半導体領域及び第３半導体領域は第１電極に電気的に接続している。第２半導体領域は第２電極に電気的に接続している。
本発明の第２の半導体装置はさらに、半導体活性層の表面部分の一部に形成されており、第２半導体領域によって半導体活性層から隔てられており、第２電極に電気的に接続しており、第２導電型の不純物を高濃度に含む第４半導体領域と、第２半導体領域のうちの第４半導体領域と半導体活性層の間に存在する部分にゲート絶縁膜を介して対向しているゲート電極と、を備えている。すなわち、本発明の第２の半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ等のゲート構造を備えた半導体装置において有用である。
本発明の第２の半導体装置はさらに、半導体活性層のうちの第３半導体領域と埋込み絶縁層の間に存在する部分に絶縁膜を介して対向している導電体領域を備えている。その導電体領域には所定の電圧が印加される。すなわち、その導電体領域の電位はフローティングしておらず、所定の電圧が印加される。
これにより、第３半導体領域と半導体基板の間に、導電体領域と絶縁膜と半導体活性層を積層することによって形成されるＭＯＳ構造が形成されている。
第２の半導体装置の場合も、例えば静電気放電等に基づくサージ電圧が第１半導体領域に印加されると、ＭＯＳ構造がオン動作する。ＭＯＳ構造がオン動作すると、第１半導体領域の近傍に発生したキャリアは、ＭＯＳ構造に沿って移動する。さらに、第２の半導体装置では、半導体支持層と埋込み絶縁層と半導体活性層を積層することによって形成される第２のＭＯＳ構造が形成されている。したがって、第１のＭＯＳ構造に沿って移動してきたキャリアは、第２のＭＯＳ構造を利用して、半導体活性層の裏面部分に沿って移動する。第２のＭＯＳ構造を利用して移動してきたキャリアは、最終的に第２半導体領域を介して第２電極に排出される。これにより、サージ電圧に起因して発生したキャリアに基づく降伏電流を分散させることができる。これにより、電流集中による半導体装置の熱破壊を抑制することができる。
さらに、本発明の半導体装置によると、ＭＯＳ構造がオン動作する閾値電圧を適宜に調整することによって、発生したキャリアを早い段階で排出することができる。これによって、発生したキャリアが周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置の特性の変動を抑えることができる。

本発明で創作された第３の半導体装置は、第１導電型の半導体下層と、その半導体下層上に形成されており、一部に開口を有している埋込み絶縁層と、その埋込み絶縁層及び開口から露出している半導体下層上に形成されており、第２導電型の不純物を低濃度に含む半導体活性層を備えている。
半導体活性層の表面部分の一部に、第２導電型の不純物を高濃度に含む第１半導体領域が形成されている。さらに、半導体活性層の表面部分の一部に、第１導電型の不純物を含む第２半導体領域が形成されている。第２半導体領域は、半導体活性層によって第１半導体領域から隔てられている。半導体活性層の表面部分の一部であって第１半導体領域の近傍の位置に、第１導電型の不純物を含む第３半導体領域が形成されている。第３半導体領域は、半導体活性層によって第２半導体領域及び開口から露出している半導体下層から隔てられている。第１半導体領域及び第３半導体領域は第１電極に電気的に接続している。第２半導体領域は第２電極に電気的に接続している。
本発明の第３の半導体装置はさらに、半導体活性層の表面部分の一部に形成されており、第２半導体領域によって半導体活性層から隔てられており、第２電極に電気的に接続しており、第２導電型の不純物を高濃度に含む第４半導体領域と、第２半導体領域のうちの第４半導体領域と半導体活性層の間に存在する部分にゲート絶縁膜を介して対向しているゲート電極と、を備えている。すなわち、本発明の第３の半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ等のゲート構造を備えた半導体装置において有用である。
本発明の第３の半導体装置はさらに、半導体活性層のうちの第３半導体領域と開口から露出している半導体下層の間に存在する部分に絶縁膜を介して対向している導電体領域を備えている。その導電体領域には所定の電圧が印加される。すなわち、その導電体領域の電位はフローティングしておらず、所定の電圧が印加される。
これにより、第３半導体領域と開口から露出している半導体下層の間に、導電体領域と絶縁膜と半導体活性層を積層することによって形成されるＭＯＳ構造が形成されている。
第３の半導体装置の場合も、例えば静電気放電等に基づくサージ電圧が第１半導体領域に印加されると、ＭＯＳ構造がオン動作する。ＭＯＳ構造がオン動作すると、第１半導体領域の近傍に発生したキャリアは、ＭＯＳ構造に沿って移動し、開口を介して半導体下層に排出される。これにより、サージ電圧に起因して発生したキャリアに基づく降伏電流を分散させることができる。これにより、電流集中による半導体装置の熱破壊を抑制することができる。
さらに、本発明の半導体装置によると、ＭＯＳ構造がオン動作する閾値電圧を適宜に調整することによって、発生したキャリアを早い段階で排出することができる。これによって、発生したキャリアが周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置の特性の変動を抑えることができる。

第１の半導体装置の場合は、第３半導体領域と半導体基板を隔てている半導体活性層の少なくとも一部であって絶縁膜に接する位置に、第２導電型の不純物が半導体活性層と異なる濃度に調整されている閾値調整用半導体領域が形成されているのが好ましい。
第２の半導体装置の場合は、第３半導体領域と埋込み絶縁層を隔てている半導体活性層の少なくとも一部であって絶縁膜に接する位置に、第２導電型の不純物が半導体活性層と異なる濃度に調整されている閾値調整用半導体領域が形成されているのが好ましい。
第３の半導体装置の場合は、第３半導体領域と開口から露出している半導体下層を隔てている半導体活性層の少なくとも一部であって絶縁膜に接する位置に、第２導電型の不純物が半導体活性層と異なる濃度に調整されている閾値調整用半導体領域が形成されているのが好ましい。
閾値調整用半導体領域の不純物濃度を調整することによって、ＭＯＳ構造がオン動作する閾値電圧を調整することができる。

ＭＯＳ構造がオン動作する閾値電圧は、導電体領域に印加する所定電圧を調整することによっても設定することができる。導電体領域に印加する所定電圧は下記の関係を満たすように調整されていることが好ましい。すなわち、第１電極に印加される電圧が半導体装置を利用するシステムの耐圧以下のときには、絶縁膜を介して導電体領域に対向している半導体活性層が反転しないように調整されている電圧が導電体領域に印加されていることが好ましい。
これにより、システムの耐圧以下の正常な電圧が第１電極に印加されているときに、ＭＯＳ構造がオン動作し、半導体装置が誤作動してしまうことを防止することができる。

その一方において、導電体領域に印加する所定電圧は下記の関係を満たすように調整されていることが好ましい。すなわち、第１電極に印加される電圧がシステムの耐圧以上で半導体装置の耐圧以下のときに、絶縁膜を介して導電体領域に対向している半導体活性層が反転するように調整されている電圧が導電体領域に印加されていることが好ましい。
これにより、半導体装置が破壊される前に、ＭＯＳ構造がオン動作する。半導体装置の破壊を抑制することができる。

また、所定電圧が接地電圧に固定されていてもよい。ＭＯＳ構造の閾値電圧は、絶縁膜の厚み、半導体活性層の不純物濃度によって調整することが可能である。したがって、所定電圧を接地電圧に固定して用いる場合は、絶縁膜の厚み、半導体活性層の不純物濃度を調整してＭＯＳ構造の閾値を設定することができる。

本発明の半導体装置が備えている導電体領域と絶縁膜の組合せ構造は、この種の半導体装置で利用されている絶縁分離用トレンチと兼用させて用いることができる。
この場合、導電体領域は絶縁膜に被覆されており、その導電体領域と絶縁膜の組合せ構造が半導体活性層を貫通して半導体基板又は埋込み絶縁層に達している。導電体領域と絶縁膜の組合せ構造は、半導体活性層を一巡して半導体装置の各構成要素を残部の半導体活性層から絶縁分離している。
導電体領域及び絶縁膜の組合せ構造をこの種の半導体装置で利用されている絶縁分離用トレンチと兼用させて用いることによって、製造工程を増加させないで、キャリアを排出するためのＭＯＳ構造を得ることができる。

本発明の半導体装置は、サージ電圧等が印加されたときに発生するキャリアを分散して排出する。降伏電流の集中による半導体装置の熱破壊を抑制する。さらに、ＭＯＳ構造がオン動作する閾値電圧を適宜に調整することによって、発生したキャリアを早い段階で排出することができる。これにより、発生したキャリアが周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置の特性の変動を抑えることができる。

実施例の主要な特徴を列記する。
（第１形態）ドレイン領域（第１半導体領域）とｐ^＋型半導体領域（第３半導体領域）は接している。第２半導体領域はボディ領域である。ｐ^＋型半導体領域は、ドレイン領域の側面のうち反ボディ領域側の側面に接している。
ドレイン領域とｐ^＋型半導体領域が隣接していると、ＭＯＳ構造を利用して、ドレイン領域の近傍で発生した正孔を効果的に排出することができる。
（第２形態）ｎ型半導体領域（第４半導体領域）は、オン動作したＭＯＳ構造に生じるｐ型のチャネルの範囲に形成されている。

図面を参照して以下に実施例を詳細に説明する。以下の実施例では、半導体材料にシリコンを用いているが、その他の半導体材料及びそれらの組合せを利用することもできる。
（第１実施例）
図１に、半導体装置１０の要部断面図を模式的に示す。
半導体装置１０は、ｐ型の半導体基板２２と、その半導体基板２２上に形成されているｎ⁻型の半導体活性層２４を備えている。半導体活性層２４の表面部分の一部にｎ^＋型のドレイン領域４２（第１半導体領域の一例）が形成されている。さらに、半導体活性層２４の表面部分の一部にｐ型のボディ領域４８（第２半導体領域の一例）が形成されている。ボディ領域４８は、半導体活性層２４によってドレイン領域４２から隔てられている。さらに、半導体活性層２４の表面部分の一部であり、ドレイン領域４２の近傍にｐ^＋型の半導体領域４１（第３半導体領域の一例）が形成されている。ｐ^＋型半導体領域４１は、半導体活性層２４によってボディ領域４８及び半導体基板２２から隔てられている。ｐ^＋型半導体領域４１は、ドレイン領域４２の側面のうちボディ領域４８とは反対側に接して形成されている。ドレイン領域４２は、ｐ^＋型半導体領域４１とボディ領域４８の間に形成されているとも言える。ドレイン領域４２及びｐ^＋型半導体領域４１は、ドレイン電極Ｄに電気的に接続している。ボディ領域４８は、ボディコンタクト領域４７を介してソース電極Ｓに電気的に接続している。半導体基板２２は接地電圧に固定されている。

半導体装置１０は、半導体活性層２４の表面部分の一部に形成されているｎ^＋型のソース領域４６（第４半導体領域の一例）を備えている。ソース領域４６はボディ領域４８に取り囲まれており、ボディ領域４８によって半導体活性層２４から隔てられている。ボディ領域４８のうちのソース領域４６と半導体活性層２４の間に存在する部分にゲート絶縁膜４５を介してゲート電極４４が対向している。ゲート電極４４とゲート絶縁膜４５の組合せ構造は、ソース領域４６、ソース領域４６と半導体活性層２４の間に存在するボディ領域４８、及び半導体活性層２４に接している。
半導体活性層２４の表面であり、ドレイン領域４２とボディ領域４８の間には、ＬＯＣＯＳ酸化膜４３が形成されている。ゲート電極４４の一部は、ボディ領域４８側からドレイン領域４２側に向けて、ＬＯＣＯＳ酸化膜４３の表面の一部に延設して形成されている。これにより、半導体活性層２４の表面部の電界を緩和することができる。

半導体装置１０は、半導体活性層２４のうちのｐ^＋型半導体領域４１と半導体基板２２の間に存在する部分に絶縁膜３４を介して対向している導電体領域３２を備えている。導電体領域３２は絶縁膜３４に被覆されている。導電体領域３２と絶縁膜３４の組合せ構造は、半導体活性層２４を貫通して半導体基板２２に達している。導電体領域３２と絶縁膜３４の組合せ構造は、ｐ^＋型半導体領域４１の側面のうちドレイン領域４２の反対側の側面に接して形成されている。導電体領域３２と絶縁膜３４の組合せ構造は、ｐ^＋型半導体領域４１、ｐ^＋型半導体領域４１と半導体基板２２の間に存在する半導体活性層２４、及び半導体基板２２に対向している。ｐ^＋型半導体領域４１と半導体基板２２の間には、導電体領域３２と絶縁膜３４と半導体活性層２４が積層することによって構成されるＭＯＳ構造が形成されている。導電体領域３２には、接地電圧が印加されている。
導電体領域３２と絶縁膜３４の組合せ構造は、平面視したときに半導体活性層２４を一巡しており、半導体装置１０を構成している各半導体領域を残部の半導体活性層２４から絶縁分離している。

次に、半導体装置１０にサージ電圧が印加された場合の動作を説明する。
例えば、静電気放電等に基づくサージ電圧がドレイン電極Ｄに接続している配線からドレイン領域４２に印加されると、ドレイン領域４２の近傍５２に正孔が発生する。このとき、ドレイン領域４２に印加されたサージ電圧に追随して半導体活性層２４の電圧も変動する。例えば、サージ電圧が過大な正電圧の場合、半導体活性層２４の電圧も正電圧に上昇する。これにより、半導体活性層２４の電圧と導電体領域３２の接地電圧の間に電圧差が生じる。その電圧差に基づいて、絶縁膜３４を介して導電体領域３２に対向している半導体活性層２４がｐ型に反転し、絶縁膜３４に沿ってｐ型のチャネルが形成される。これにより、ｐ^＋型半導体領域４１と半導体基板２２がｐ型のチャネルを介して導通し、ＭＯＳ構造がオン動作する。ＭＯＳ構造がオン動作すると、ドレイン領域４２の近傍５２に発生した正孔は、図中５４に示すように、ｐ型のチャネルを介して半導体基板２２に排出される。
したがって、発生した正孔が半導体活性層２４の表面側をソース領域４６に向けて横方向に流れ、半導体活性層２４とボディ領域４８とソース領域４６の寄生のＮＰＮトランジスタがオン動作してしまう現象が発生するのを抑制することができる。即ち、発生した正孔に基づく降伏電流を分散して排出することができるので、寄生のＮＰＮトランジスタがオン動作するのを抑制し、電流集中による熱破壊を抑制することができる。
さらに、半導体装置１０によると、ＭＯＳ構造がオン動作する閾値電圧を適宜に調整することができ、発生した正孔を早い段階で半導体基板２２に排出することができる。これにより、発生した正孔が周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置１０の特性の変動を抑えることができる。

図２に、変形例の半導体装置１１の要部断面図を模式的に示す。
半導体装置１１では、導電体領域３２に正の電圧が印加されている。ＭＯＳ構造がオン動作する閾値電圧は、導電体領域３２に印加する電圧を調整することによって設定することができる。即ち、導電体領域３２に加える電圧を調整することによって、ＭＯＳ構造の閾値電圧を調整することができる。

図３に、絶縁膜３４の厚み、半導体活性層２４の不純物濃度、及び導電体領域３２に印加する電圧に基づいて、ＭＯＳ構造の閾値電圧が調整される様子を示す。図３の横軸が絶縁膜３４の厚みであり、図３の縦軸がＭＯＳ構造の閾値電圧である。図３には、半導体活性層２４の不純物濃度が１×１０¹⁶cm^-3、５×１０¹⁶cm^-3、１×１０¹⁷cm^-3のそれぞれの場合において、導電体領域３２に印加されている所定電圧が接地電圧の場合（実線）と１０Ｖの正の電圧の場合（破線）のＭＯＳ構造の閾値電圧が示されている。
図３に示すように、（１）絶縁膜３４の厚みを大きくするとＭＯＳ構造の閾値電圧は上昇し、（２）半導体活性層２４の不純物濃度を大きくするとＭＯＳ構造の閾値電圧は上昇し、（３）導電体領域３２に正の電圧を印加するとＭＯＳ構造の閾値電圧は上昇することが分かる。したがって、絶縁膜３４の厚み、半導体活性層２４の不純物濃度、及び導電体領域３２に印加する電圧を適宜に調整することによって、ＭＯＳ構造の閾値電圧を所望の値に調整することが可能である。なお、半導体活性層２４の不純物濃度は、他の特性（半導体装置１１の耐圧及びオン抵抗等）に影響を与えるので、ＭＯＳ構造の閾値電圧の調整は、絶縁膜３４の厚み及び導電体領域３２に印加する電圧によって調整するのが好ましい。とりわけ、導電体領域３２に印加する電圧は、半導体装置１１の他の特性にほとんど影響を与えることなく、調整することが可能である。したがって、導電体領域３２に印加する電圧を調整することによって、ＭＯＳ構造の閾値電圧を調整するのが好ましい。

ＭＯＳ構造の閾値電圧は、半導体装置１０を利用するシステムに要求されている耐圧以上に調整されていることが好ましい。例えば、システムに要求されている耐圧が５０Ｖであれば、半導体活性層２４の不純物濃度及び絶縁膜３４の厚みを加味して、ドレイン電極Ｄに印加される電圧が５０Ｖ以下である限り、ＭＯＳ構造がオン動作しないような電圧を導電体領域３２に印加しておく。
ＭＯＳ構造の閾値電圧が上記の条件を満たしていると、システムの耐圧以下の低い電圧が印加されたときにＭＯＳ構造がオン動作してしまうことを防止できる。したがって、半導体装置１０が誤作動してしまうことを防止することができる。
さらに、ＭＯＳ構造の閾値電圧は、半導体装置１０の耐圧以下になるように調整されていることが好ましい。例えば、半導体装置１０の耐圧が６０Ｖであれば、ドレイン電極Ｄに印加される電圧が５０Ｖ以上で６０Ｖ以下の時点で、ＭＯＳ構造がオン動作する電圧を導電体領域３２に印加しておく。
ＭＯＳ構造の閾値電圧が上記の条件を満たしていると、半導体装置１０が破壊される前に、ＭＯＳ構造がオン動作することができる。これにより、半導体装置１０が破壊されてしまうのを抑制することができる。

（第２実施例）
図４に、半導体装置１２の要部断面図を模式的に示す。
半導体装置１２は、ｐ型の半導体支持層１２２と、その半導体支持層１２２上に形成されている埋込み絶縁層１２３と、その埋込み絶縁層１２３上に形成されているｎ⁻型の半導体活性層１２４を備えている。半導体活性層１２４の表面部分の一部にｎ^＋型のドレイン領域１４２（第１半導体領域の一例）が形成されている。さらに、半導体活性層１２４の表面部分の一部にｐ型のボディ領域１４８（第２半導体領域の一例）が形成されている。ボディ領域１４８は、半導体活性層１２４によってドレイン領域１４２から隔てられている。ボディ領域１４８は半導体活性層１２４を貫通して、埋込み絶縁層１２３に接している。さらに、半導体活性層１２４の表面部分の一部であり、ドレイン領域１４２の近傍にｐ^＋型の半導体領域１４１（第３半導体領域の一例）が形成されている。ｐ^＋型半導体領域１４１は、半導体活性層１２４によってボディ領域１４８及び埋込み絶縁層１２３から隔てられている。ｐ^＋型半導体領域１４１は、ドレイン領域１４２の側面のうちボディ領域１４８とは反対側の側面に接して形成されている。ドレイン領域１４２は、ｐ^＋型半導体領域１４１とボディ領域１４８の間に形成されているとも言える。ドレイン領域１４２及びｐ^＋型半導体領域１４１は、ドレイン電極Ｄに電気的に接続している。ボディ領域１４８は、ボディコンタクト領域１４７を介してソース電極Ｓに電気的に接続している。半導体支持層１２２は接地電圧に固定されている。なお、半導体支持層１２２の導電型はｎ型であってもよい。

半導体装置１２は、半導体活性層１２４の表面部分の一部に形成されているｎ^＋型のソース領域１４６（第４半導体領域の一例）を備えている。ソース領域１４６はボディ領域１４８に取り囲まれており、ボディ領域１４８によって半導体活性層１２４から隔てられている。ボディ領域１４８のうちのソース領域１４６と半導体活性層１２４の間に存在する部分にゲート絶縁膜１４５を介してゲート電極１４４が対向している。ゲート電極１４４とゲート絶縁膜１４５の組合せ構造は、ソース領域１４６、ソース領域１４６と半導体活性層１２４の間に存在するボディ領域１４８、及び半導体活性層１２４に接している。
半導体活性層１２４の表面であり、ドレイン領域１４２とボディ領域１４８の間には、ＬＯＣＯＳ酸化膜１４３が形成されている。ゲート電極１４４の一部は、ボディ領域１４８側からドレイン領域１４２側に向けて、このＬＯＣＯＳ酸化膜１４３の表面の一部に延設して形成されている。これにより、半導体活性層１２４の表面部の電界を緩和することができる。

半導体装置１２は、半導体活性層１２４のうちのｐ^＋型半導体領域１４１と埋込み絶縁層１２３の間に存在する部分に絶縁膜１３４を介して対向している導電体領域１３２を備えている。導電体領域１３２は絶縁膜１３４に被覆されている。なお、導電体領域１３２の底面は埋込み絶縁膜１２３で被覆されており、絶縁膜１３４と埋込み絶縁膜１２３が兼用されていると評価することもできる。導電体領域１３２と絶縁膜１３４の組合せ構造は、半導体活性層１２４を貫通して半導体基板１２２に達している。導電体領域１３２と絶縁膜１３４の組合せ構造は、ｐ^＋型半導体領域１４１の側面のうちドレイン領域１４２とは反対側の側面に接して形成されている。導電体領域１３２と絶縁膜１３４の組合せ構造は、ｐ^＋型半導体領域１４１、ｐ^＋型半導体領域１４１と埋込み絶縁膜１２３の間に存在する半導体活性層１２４、及び埋込み絶縁膜１２３に接している。ｐ^＋型半導体領域１４１と埋込み絶縁層１２３の間において、導電体領域１３２と絶縁膜１３４と半導体活性層１２４が積層してＭＯＳ構造を構成している。導電体領域１３２には、接地電圧が印加されている。なお、導電体領域１３２に正の電圧を印加して、ＭＯＳ構造の閾値電圧を調整してもよい。
導電体領域１３２と絶縁膜１３４の組合せ構造は、平面視したときに半導体活性層１２４を一巡しており、半導体装置１２を構成している各半導体領域を残部の半導体活性層１２４から絶縁分離している。

次に、半導体装置１２にサージ電圧が印加された場合の動作を説明する。
例えば、静電気放電等に基づくサージ電圧がドレイン電極Ｄに接続している配線からドレイン領域１４２に印加されると、ドレイン領域１４２の近傍１５２に正孔が発生する。このとき、ドレイン領域１４２に印加されたサージ電圧に追随して半導体活性層１２４の電圧も変動する。例えば、サージ電圧が過大な正電圧の場合、半導体活性層１２４の電圧も正電圧に上昇する。これにより、半導体活性層１２４の電圧と導電体領域１３２の接地電圧の間に電圧差が生じる。その電圧差に基づいて、導電体領域１３２が絶縁膜１３４を介して対向している半導体活性層１２４がｐ型に反転して、絶縁膜１３４に沿ってｐ型のチャネルが形成される。さらに、半導体装置１２では、半導体支持層１２２と埋込み絶縁層１２３と半導体活性層１２４が積層して第２のＭＯＳ構造を構成している。この第２のＭＯＳ構造は、特に反転する必要はない。半導体装置１２では、第２のＭＯＳ構造が存在することによって、第２のＭＯＳ構造に沿って半導体活性層１２４の裏面部分を正孔が横方向に移動するときの抵抗が小さくなっている。これにより、ドレイン領域１４２の近傍で発生した正孔は、図中１５４に示すように、第１のＭＯＳ構造に沿って縦方向に移動した後に、第２のＭＯＳ構造を利用して横方向に移動する。横方向に移動してきた正孔は、最終的にボディ領域１４８及びボディコンタクト領域１４７を介してソース電極Ｓに排出される。
したがって、発生した正孔が半導体活性層１２４の表面をソース領域１４６に向けて横方向に流れた場合に、半導体活性層１２４とボディ領域１４８とソース領域１４６の寄生のＮＰＮトランジスタが動作してしまう現象が発生するのを抑制することができる。即ち、発生した正孔に基づく降伏電流を分散して排出することができるので、寄生のＮＰＮトランジスタが動作するのを抑制し、電流集中による熱破壊を抑制することができる。
さらに、半導体装置１２によると、第１のＭＯＳ構造のオン動作が開始する閾値電圧を適宜に調整しておけば、発生した正孔を早い段階でソース電極Ｓに排出することができる。これにより、発生した正孔が周囲の半導体領域又は及び絶縁膜等に侵入することが抑制され、半導体装置１２の特性の変動を抑えることができる。

図５に変形例の半導体装置１３の要部断面図を模式的に示す。
半導体装置１３では、導電体領域１３２が絶縁膜１３４を介して対向する半導体活性層１２４の局所領域に、ｎ型の半導体領域１３８（閾値調整用半導体領域の一例）が形成されている。ｎ型半導体領域１３８の不純物濃度は、半導体活性層１２４の不純物濃度よりも濃く調整されている。ｎ型半導体領域１３８は、ｐ^＋型半導体領域１４１と埋込み絶縁層１２３の間に亘って形成されており、ｐ^＋型半導体領域１４１及び埋込み絶縁層１２３の両者に接している。さらに、ｎ型半導体領域１３８は絶縁膜１３４にも接している。ｎ型半導体領域１３８は、第１のＭＯＳ構造によって形成されるｐ型のチャネルの範囲に形成されている。即ち、ｎ型半導体領域１３８は、チャネルが形成される半導体活性層１２４の不純物濃度を局所的に調整する役割を果たしている。
ｎ型半導体領域１３８を設けることによって、第１のＭＯＳ構造の閾値電圧を調整することができる。即ち、ｎ型半導体領域１３８の不純物濃度を調整することによって、ＭＯＳ構造がオン動作を開始する閾値電圧を調整することができる。
半導体活性層１２４の不純物濃度は、半導体装置１３の特性（耐圧及びオン抵抗等）に影響を与えるので、半導体活性層１２４の不純物濃度を調整して第１のＭＯＳ構造の閾値電圧を調整することは好ましくないことが多い。この場合、ｎ型半導体領域１３８を設ければ、半導体活性層１２４の不純物濃度を変更することなく、第１のＭＯＳ構造の閾値電圧を調整することができる。ｎ型半導体領域１３８を設けることによって、半導体装置１３の特性（耐圧及びオン抵抗等）を維持しながら、第１のＭＯＳ構造の閾値電圧を調整することができる。

図６に変形例の半導体装置１４の要部断面図を模式的に示す。
半導体装置１４では、埋込み絶縁層１２３の一部に開口１２８が形成されている。開口１２８から半導体支持層１２２（半導体下層ともいう。なお、この変形例の半導体支持層１２２の導電型はｎ型とすることができない。この点において、半導体装置１２及び半導体装置１３の半導体支持層と異なるものと評価できる。）が露出しており、半導体支持層１２２と半導体活性層１２４が接している。開口１２８は、ｐ^＋型半導体領域１４１の下方に位置している。したがって、絶縁膜１３４と導電体領域１３２の組合せ構造は、ｐ^＋型半導体領域１４１と開口１２８から露出している半導体支持層１２２の間に存在する半導体活性層１２４の部分に対向している。
半導体装置１４では、サージ電圧に基づいて発生した正孔が開口１２８を介して半導体支持層１２２に排出される。前記した半導体装置１２及び半導体装置１３のように、正孔が半導体活性層１２４の裏面部分に沿ってボディ領域１４８に向けて移動しなくてもよい。このため、正孔の排出経路がより確実に分離され、電流集中の発生を顕著に抑制することができる。

図７に変形例の半導体装置１５の要部断面図を模式的に示す。
半導体装置１５は、半導体装置１３のｎ型半導体領域１３８と半導体装置１４の開口１２８を組合せた構造を備えている。これにより、半導体装置１３及び半導体装置１４の両者の特徴を具備させることができ、極めて有用な半導体装置になる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置の要部断面図を模式的に示す。第１実施例の変形例の半導体装置の要部断面図を模式的に示す。ＭＯＳ構造の閾値電圧の特徴を示す。第２実施例の半導体装置の要部断面図を模式的に示す。第２実施例の変形例の半導体装置の要部断面図を模式的に示す。第２実施例の変形例の半導体装置の要部断面図を模式的に示す。第２実施例の変形例の半導体装置の要部断面図を模式的に示す。

符号の説明

２２：半導体基板
２４、１２４：半導体活性層
３２、１３２：導電体領域
３４、１３４：絶縁膜
４１、１４１：ｐ^＋型半導体領域
４２、１４２：ドレイン領域
４３、１４３：ＬＯＣＯＳ酸化膜
４４、１４４：ゲート電極
４５、１４５：ゲート絶縁膜
４６、１４６：ソース領域
４７、１４７：ボディコンタクト領域
４８、１４８：ボディ領域
１２２：半導体支持層
１２３：埋込み絶縁層
１２８：開口
１３８：ｎ型半導体領域

Claims

半導体装置であって、
第１導電型の不純物を含む半導体基板と、
その半導体基板上に形成されており、第２導電型の不純物を低濃度に含む半導体活性層と、
その半導体活性層の表面部分の一部に形成されており、第２導電型の不純物を高濃度に含む第１半導体領域と、
その半導体活性層の表面部分の一部に形成されており、半導体活性層によって第１半導体領域から隔てられており、第１導電型の不純物を含む第２半導体領域と、
その半導体活性層の表面部分の一部に形成されており、第１半導体領域の近傍に位置しており、半導体活性層によって第２半導体領域及び半導体基板から隔てられており、第１導電型の不純物を含む第３半導体領域と、
第１半導体領域及び第３半導体領域に電気的に接続している第１電極と、
第２半導体領域に電気的に接続している第２電極と、
半導体活性層の表面部分の一部に形成されており、第２半導体領域によって半導体活性層から隔てられており、第２電極に電気的に接続しており、第２導電型の不純物を高濃度に含む第４半導体領域と、
第２半導体領域のうちの第４半導体領域と半導体活性層の間に存在する部分にゲート絶縁膜を介して対向しているゲート電極と、
半導体活性層のうちの第３半導体領域と半導体基板の間に存在する部分に絶縁膜を介して対向している導電体領域と、
を備えており、
その導電体領域に、所定の電圧が印加されることを特徴とする半導体装置。
半導体装置であって、
半導体支持層と、
その半導体支持層上に形成されている埋込み絶縁層と、
その埋込み絶縁層上に形成されており、第２導電型の不純物を低濃度に含む半導体活性層と、
その半導体活性層の表面部分の一部に形成されており、第２導電型の不純物を高濃度に含む第１半導体領域と、
その半導体活性層の表面部分の一部に形成されており、半導体活性層によって第１半導体領域から隔てられており、第１導電型の不純物を含む第２半導体領域と、
その半導体活性層の表面部分の一部に形成されており、第１半導体領域の近傍に位置しており、半導体活性層によって第２半導体領域及び埋込み絶縁層から隔てられており、第１導電型の不純物を含む第３半導体領域と、
第１半導体領域及び第３半導体領域に電気的に接続している第１電極と、
第２半導体領域に電気的に接続している第２電極と、
半導体活性層の表面部分の一部に形成されており、第２半導体領域によって半導体活性層から隔てられており、第２電極に電気的に接続しており、第２導電型の不純物を高濃度に含む第４半導体領域と、
第２半導体領域のうちの第４半導体領域と半導体活性層の間に存在する部分にゲート絶縁膜を介して対向しているゲート電極と、
半導体活性層のうちの第３導体領域と埋込み絶縁層の間に存在する部分に絶縁膜を介して対向している導電体領域と、
を備えており、
その導電体領域に、所定の電圧が印加されることを特徴とする半導体装置。
半導体装置であって、
第１導電型の半導体下層と、
その半導体下層上に形成されており、一部に開口を有している埋込み絶縁層と、
その埋込み絶縁層及び開口から露出している半導体下層上に形成されており、第２導電型の不純物を低濃度に含む半導体活性層と、
その半導体活性層の表面部分の一部に形成されており、第２導電型の不純物を高濃度に含む第１半導体領域と、
その半導体活性層の表面部分の一部に形成されており、半導体活性層によって第１半導体領域から隔てられており、第１導電型の不純物を含む第２半導体領域と、
その半導体活性層の表面部分の一部に形成されており、第１半導体領域の近傍に位置しており、半導体活性層によって第２半導体領域及び開口から露出している半導体下層から隔てられており、第１導電型の不純物を含む第３半導体領域と、
第１半導体領域及び第３半導体領域に電気的に接続している第１電極と、
第２半導体領域に電気的に接続している第２電極と、
半導体活性層の表面部分の一部に形成されており、第２半導体領域によって半導体活性層から隔てられており、第２電極に電気的に接続しており、第２導電型の不純物を高濃度に含む第４半導体領域と、
第２半導体領域のうちの第４半導体領域と半導体活性層の間に存在する部分にゲート絶縁膜を介して対向しているゲート電極と、
半導体活性層のうちの第３半導体領域と開口から露出している半導体下層の間に存在する部分に絶縁膜を介して対向している導電体領域と、
を備えており、
その導電体領域に、所定の電圧が印加されることを特徴とする半導体装置。
第３半導体領域と半導体基板を隔てている半導体活性層、第３半導体領域と埋込み絶縁層を隔てている半導体活性層、又は第３半導体領域と半導体下層を隔てている半導体活性層の少なくとも一部に形成されており、前記絶縁膜に接しており、第２導電型の不純物が半導体活性層と異なる濃度に調整されている閾値調整用半導体領域をさらに備えていることを特徴とする請求項１〜３のいずれかの半導体装置。
前記所定電圧は、第１電極に印加される電圧が半導体装置を利用するシステムの耐圧以下のときには、絶縁膜を介して導電体領域に対向している半導体活性層が反転しないように調整されていることを特徴とする請求項１〜４のいずれかの半導体装置。
前記所定電圧は、第１電極に印加される電圧が前記システムの耐圧以上で半導体装置の耐圧以下のときには、絶縁膜を介して導電体領域に対向している半導体活性層が反転するように調整されていることを特徴とする請求項５の半導体装置。
前記所定電圧が接地電圧であることを特徴とする請求項１〜４のいずれかの半導体装置。
前記導電体領域は前記絶縁膜に被覆されており、その導電体領域と絶縁膜の組合わせが半導体活性層を貫通して半導体基板又は埋込み絶縁層に達しており、その組合わせが半導体活性層を一巡して半導体装置の各構成要素を残部の半導体活性層から絶縁分離していることを特徴とする請求項１〜７のいずれかの半導体装置。