JP4872246B2 - 半絶縁性ＧａＡｓ基板及びエピタキシャル基板 - Google Patents

半絶縁性ＧａＡｓ基板及びエピタキシャル基板 Download PDF

Info

Publication number
JP4872246B2
JP4872246B2 JP2005171481A JP2005171481A JP4872246B2 JP 4872246 B2 JP4872246 B2 JP 4872246B2 JP 2005171481 A JP2005171481 A JP 2005171481A JP 2005171481 A JP2005171481 A JP 2005171481A JP 4872246 B2 JP4872246 B2 JP 4872246B2
Authority
JP
Japan
Prior art keywords
substrate
compound semiconductor
epitaxial
substance
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005171481A
Other languages
English (en)
Other versions
JP2006344911A (ja
Inventor
隆幸 西浦
裕介 堀江
光隆 坪倉
理 大濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2005171481A priority Critical patent/JP4872246B2/ja
Priority to TW106129170A priority patent/TWI622085B/zh
Priority to TW102132890A priority patent/TWI618118B/zh
Priority to TW095119306A priority patent/TWI413161B/zh
Priority to EP06011516A priority patent/EP1732110A3/en
Priority to SG200603825A priority patent/SG128576A1/en
Priority to US11/446,977 priority patent/US20060281328A1/en
Priority to KR1020060050899A priority patent/KR20060128679A/ko
Priority to CNA2006100917406A priority patent/CN1877854A/zh
Publication of JP2006344911A publication Critical patent/JP2006344911A/ja
Application granted granted Critical
Publication of JP4872246B2 publication Critical patent/JP4872246B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3218—Phosphides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3221—Arsenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3421—Arsenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/36—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done before the formation of the materials

Landscapes

  • Recrystallisation Techniques (AREA)
  • Weting (AREA)

Description

本発明は、化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法に関する。
ポリッシングしたウェハをアルカリ洗浄ステップを含む洗浄工程によって洗浄して、高品位の清浄鏡面を有する化合物半導体ウェハを得る方法が知られている（特許文献１参照）。
一方、化合物半導体基板の表面を硫黄の有機溶媒溶液で処理する方法が知られている（特許文献２参照）。この方法では、化合物半導体基板の表面に硫黄が残存することによって、化合物半導体基板の表面が安定化される。
特開平１１−２０４４７１号公報 特許第２６５７２６５号公報
しかしながら、特許文献１に記載された方法では、清浄に研磨洗浄されたウェハであっても、研磨洗浄後にクリーン室の雰囲気に晒されることによって汚染される可能性がある。例えば、汚染により、ウェハの表面に不純物が堆積してしまうことが考えられる。
さらに、クリーン室の雰囲気等の空気中にはＳＯｘ、ＮＯｘ等の無機物質とアルコール等の有機物とが不純物として含まれている。かかる不純物がウェハ表面に付着すると、不純物の種類、不純物の付着量等によってはウェハ表面の電気的特性が変化してしまう可能性がある。このようなウェハ表面上にエピタキシャル膜を形成すると、当該エピタキシャル膜の電気的特性に異常を来たすおそれがある。
また、特許文献２に記載された方法では、硫黄の蒸気圧が高いため、例えばウェハ上にエピタキシャル膜を形成する時にウェハを加熱することによって、ウェハ表面に残存した硫黄が蒸発してしまう。その結果、ウェハ表面の硫黄濃度が低くなるので、ウェハ表面の安定化の効果は低下してしまう。
そこで本発明は、表面において所望の電気的特性を有する化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法を提供することを目的とする。
上述の課題を解決するため、本発明の化合物半導体基板は、ｐ型の化合物半導体からなる基板と、前記基板の表面に結合しておりｐ型の不純物原子を含む物質とを備える。
本発明の化合物半導体基板では、ｐ型の不純物原子を含む物質が基板の表面に結合しているため、例えば雰囲気中に存在するｎ型の不純物が基板の表面に付着しても、基板の表面において電気的特性が殆ど変動しない。したがって、本発明の化合物半導体基板は、表面において所望の電気的特性を有する。
また、前記物質は、前記不純物原子として亜鉛を含むことが好ましい。さらに、前記物質は、前記不純物原子としてマグネシウムを含むことが好ましい。
また、本発明の化合物半導体基板は、ｎ型の化合物半導体からなる基板と、前記基板の表面に結合しており、ｎ型の不純物原子としてシリコンを含む物質とを備える。さらに、本発明の化合物半導体基板は、ｎ型の化合物半導体からなる基板と、前記基板の表面に結合しており、ｎ型の不純物原子としてスズを含む物質とを備える。
本発明の化合物半導体基板では、ｎ型の不純物原子としてシリコン又はスズを含む物質が基板の表面に結合している。このため、例えば雰囲気中に存在するｐ型の不純物が基板の表面に付着しても、基板の表面において電気的特性は殆ど変動しない。したがって、本発明の化合物半導体基板は、表面において所望の電気的特性を有する。
本発明の化合物半導体基板は、半絶縁性の化合物半導体からなる基板と、前記基板の表面に結合しており炭素原子を含む物質とを備える。また、前記物質は、炭化水素を含むことが好ましい。前記炭化水素は、芳香族炭化水素であることが好ましい。さらに、前記物質は、脂肪酸又は脂肪酸誘導体を含むことが好ましい。
また、本発明の化合物半導体基板は、半絶縁性の化合物半導体からなる基板と、前記基板の表面に結合しており鉄原子を含む物質とを備える。さらに、本発明の化合物半導体基板は、半絶縁性の化合物半導体からなる基板と、前記基板の表面に結合しておりクロム原子を含む物質とを備える。
本発明の化合物半導体基板では、炭素原子、鉄原子又はクロム原子を含む物質が基板の表面に結合しているため、例えば雰囲気中に存在するｐ型又はｎ型の不純物が基板の表面に付着しても、基板の表面において電気的特性が殆ど変動しない。したがって、本発明の化合物半導体基板は、表面において所望の電気的特性を有する。具体的には、本発明の化合物半導体基板では、高抵抗の表面が得られる。特に、鉄原子又はクロム原子を含む物質は基板の表面と強固に結合するため、所望の電気的特性に制御し易い。
本発明の化合物半導体基板は、第１導電型の化合物半導体からなる基板と、前記基板の表面に結合しており、前記第１導電型とは異なる第２導電型の不純物原子を含む物質とを備える。
本発明の化合物半導体基板では、第２導電型の不純物原子を含む物質が基板の表面に結合しているため、例えば基板の表面上に第２導電型のエピタキシャル層を形成すると、基板とエピタキシャル層との間において、空乏層の薄いｐｎ界面が得られる。したがって、本発明の化合物半導体基板は、表面において所望の電気的特性を有する。
また、前記表面における前記物質の濃度が５×１０１１個／ｃｍ２以上５×１０１５個／ｃｍ２以下であることが好ましい。表面における物質の濃度が上述の範囲内であると、表面において所望の電気的特性を容易に得ることができる。
また、前記基板がＧａＡｓ、ＩｎＰ、ＧａＮ又はＡｌＮからなることが好ましい。
本発明のエピタキシャル基板は、上述した本発明の化合物半導体基板と、前記化合物半導体基板における前記基板の前記表面上に設けられたIII−Ｖ族化合物半導体層とを備える。
本発明のエピタキシャル基板では、基板の表面において所望の電気的特性が得られることから、基板とIII−Ｖ族化合物半導体層との界面においても所望の電気的特性が得られる。
本発明のエピタキシャル基板は、支持基板上に設けられたｐ型の化合物半導体層と、前記化合物半導体層の表面に結合しておりｐ型の不純物原子を含む物質とを備える。
本発明のエピタキシャル基板では、ｐ型の不純物原子を含む物質が化合物半導体層の表面に結合しているため、例えば雰囲気中に存在するｎ型の不純物が化合物半導体層の表面に付着しても、化合物半導体層の表面において電気的特性が殆ど変動しない。したがって、本発明のエピタキシャル基板は、表面において所望の電気的特性を有する。
また、前記物質は、前記不純物原子として亜鉛を含むことが好ましい。さらに、前記物質は、前記不純物原子としてマグネシウムを含むことが好ましい。
本発明のエピタキシャル基板は、支持基板上に設けられたｎ型の化合物半導体層と、前記化合物半導体層の表面に結合しており、ｎ型の不純物原子としてシリコンを含む物質とを備える。また、本発明のエピタキシャル基板は、支持基板上に設けられたｎ型の化合物半導体層と、前記化合物半導体層の表面に結合しており、ｎ型の不純物原子としてスズを含む物質とを備える。
本発明のエピタキシャル基板では、ｎ型の不純物原子としてシリコン又はスズを含む物質が化合物半導体層の表面に結合している。このため、例えば雰囲気中に存在するｐ型の不純物が化合物半導体層の表面に付着しても、化合物半導体層の表面において電気的特性は殆ど変動しない。したがって、本発明のエピタキシャル基板は、表面において所望の電気的特性を有する。
本発明のエピタキシャル基板は、支持基板上に設けられた第１導電型の化合物半導体層と、前記化合物半導体層の表面に結合しており、前記第１導電型とは異なる第２導電型の不純物原子を含む物質とを備える。
本発明のエピタキシャル基板では、第２導電型の不純物原子を含む物質が化合物半導体層の表面に結合しているため、例えば化合物半導体層の表面上に第２導電型のエピタキシャル層を形成すると、化合物半導体層とエピタキシャル層との間において、空乏層の薄いｐｎ界面が得られる。したがって、本発明のエピタキシャル基板は、表面において所望の電気的特性を有する。
また、前記化合物半導体層は、III−Ｖ族化合物半導体からなることが好ましい。
また、前記表面における前記物質の濃度が５×１０１１個／ｃｍ２以上５×１０１５個／ｃｍ２以下であることが好ましい。表面における物質の濃度が上述の範囲内であると、表面において所望の電気的特性を容易に得ることができる。
本発明の化合物半導体基板の製造方法は、化合物半導体からなる基板の表面を研磨した後に洗浄を施す工程と、前記洗浄が施された基板の表面を、炭素原子を含む物質で処理する工程とを含む。
本発明の化合物半導体基板の製造方法によれば、洗浄が施された基板の表面に炭素原子を含む物質が付着する。この物質により、得られる化合物半導体基板は、表面において所望の電気的特性を有する。また、基板の表面を研磨した後に洗浄を施すので、所望の電気的特性を得やすい。
また、本発明の化合物半導体基板の製造方法では、不純物原子を含む化合物半導体からなる基板の表面を、前記化合物半導体のエッチング速度が前記不純物原子のエッチング速度よりも大きくなるエッチング液を用いてウェットエッチングする。
本発明の化合物半導体基板の製造方法によれば、ウェットエッチングにより基板の表面に不純物原子を含む物質が残存する。この物質により、得られる化合物半導体基板は表面において所望の電気的特性を有する。
また、本発明のエピタキシャル基板の製造方法では、支持基板上に設けられ不純物原子を含む化合物半導体からなる化合物半導体層の表面を、前記化合物半導体のエッチング速度が前記不純物原子のエッチング速度よりも大きくなるエッチング液を用いてウェットエッチングする。
本発明のエピタキシャル基板の製造方法によれば、ウェットエッチングにより化合物半導体層の表面に不純物原子を含む物質が残存する。この物質により、得られるエピタキシャル基板は表面において所望の電気的特性を有する。
本発明によれば、表面において所望の電気的特性を有する化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法が提供される。
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
図１(ａ)は、実施形態に係る化合物半導体基板を模式的に示す断面図である。図１(ａ)に示される化合物半導体基板１０は、ｐ型の化合物半導体からなる基板１２と、基板１２の表面１２ａに結合しておりｐ型の不純物原子を含む物質１４とを備える。
化合物半導体基板１０では、例えば雰囲気中に存在するｎ型の不純物が基板１２の表面１２ａに付着しても、基板１２の表面１２ａにおいて電気的特性が殆ど変動しない。したがって、化合物半導体基板１０は、表面１２ａにおいて所望の電気的特性を有する。
物質１４は、不純物原子として亜鉛（Ｚｎ）又はマグネシウム（Ｍｇ）を含むことが好ましい。また、物質１４は、例えば亜鉛化合物又はマグネシウム化合物であってもよい。
例えばＺｎを含む物質１４を得るためには、アミン、ＫＯＨ又はＮａＯＨが含まれた水溶液（場合によっては過酸化水素水等の酸化剤を含む）、アンモニア水をＺｎがドープされた基板１２の表面に接触させることが好ましい。また、例えばＺｎを含む物質１４を得るためには、硝酸亜鉛水溶液、塩化亜鉛水溶液、塩化アンモニウム亜鉛水溶液、有機酸と亜鉛との化合物の水溶液（例えば蓚酸亜鉛等）、ジメチル亜鉛、脂肪酸と亜鉛との化合物の水溶液（例えばラウリン酸亜鉛等）を基板１２の表面に接触させてもよい。
また、例えば、Ｍｇを含む物質１４を得るためには、水酸化炭酸マグネシウム水溶液、硝酸マグネシウム、有機酸とマグネシウムとの化合物の水溶液（例えば安息香酸マグネシウム等）を基板１２の表面に接触させることが好ましい。
図１(ｂ)は、別の実施形態に係る化合物半導体基板を模式的に示す断面図である。図１(ｂ)に示される化合物半導体基板２０は、ｎ型の化合物半導体からなる基板２２と、基板２２の表面２２ａに結合した物質２４とを備える。物質２４は、ｎ型の不純物原子としてシリコン（Ｓｉ）又はスズ（Ｓｎ）を含む。物質２４は、Ｓｉ又はＳｎに代えて、テルル（Ｔｅ）を含んでもよい。また、物質２４は、例えばシリコン化合物又はスズ化合物であってもよい。
化合物半導体基板２０では、例えば雰囲気中に存在するｐ型の不純物が基板２２の表面２２ａに付着しても、基板２２の表面２２ａにおいて電気的特性が殆ど変動しない。ここで、同一温度において、Ｓｉ及びＳｎの蒸気圧は、いずれも硫黄（Ｓ）の蒸気圧よりも低い。物質２４はＳではなくＳｉ又はＳｎを含むので、例えばエピタキシャル成長の際に化合物半導体基板２０を加熱しても物質２４が蒸発し難い。したがって、化合物半導体基板２０は、表面２２ａにおいて所望の電気的特性を有する。また、物質２４に起因してエピタキシャル炉を汚染することも抑制できる。
例えば、Ｓｉを含む物質２４を得るためには、基板２２の表面２２ａをシリコン化合物ガス、ヘキサフルオロケイ酸水溶液、ケイ酸ナトリウム水溶液に晒すことが好ましい。
また、例えばＳｎを含む物質２４を得るためには、基板２２の表面２２ａを塩化スズ水溶液、有機酸とスズとの化合物の水溶液（例えば蓚酸スズ、酢酸スズ等）に接触させることが好ましい。
図１(ｃ)は、別の実施形態に係る化合物半導体基板を模式的に示す断面図である。図１(ｃ)に示される化合物半導体基板３０は、半絶縁性の化合物半導体からなる基板３２と、基板３２の表面３２ａに結合した物質３４とを備える。
物質３４は、炭素原子（Ｃ）、鉄原子（Ｆｅ）又はクロム原子（Ｃｒ）を含む。物質３４は、例えば芳香族炭化水素等の炭化水素を含むことが好ましい。また、物質３４は、脂肪酸又は脂肪酸誘導体を含んでもよい。
例えばＣを含む物質３４を得るためには、芳香族炭化水素化合物が添加された超純水を基板３２の表面３２ａに接触させることが好ましい。また、例えば脂肪酸エステル等の脂肪酸誘導体を基板３２の表面３２ａに接触させてもよい。
また、例えばＦｅを含む物質３４を得るためには、燐酸第２鉄水溶液、水酸化第２鉄水溶液、有機酸と鉄との化合物の水溶液（例えば蓚酸鉄、クエン酸鉄等）を基板３２の表面３２ａに接触させることが好ましい。
また、例えばＣｒを含む物質３４を得るためには、塩化クロム水溶液、クロム酸塩の水溶液（例えばクロム酸アンモニウム等）、硝酸クロム水溶液、有機酸のクロム化合物水溶液（例えば酢酸クロム等）を基板３２の表面３２ａに接触させることが好ましい。
化合物半導体基板３０では、例えば雰囲気中に存在するｐ型又はｎ型の不純物が基板３２の表面３２ａに付着しても、基板３２の表面３２ａにおいて電気的特性が殆ど変動しない。したがって、化合物半導体基板３０は、表面３２ａにおいて所望の電気的特性を有する。具体的には、化合物半導体基板３０では、高抵抗の表面３２ａが得られる。
図１(ｄ)は、別の実施形態に係る化合物半導体基板を模式的に示す断面図である。図１(ｄ)に示される化合物半導体基板４０は、第１導電型の化合物半導体からなる基板４２と、基板４２の表面４２ａに結合しており、第１導電型とは異なる第２導電型の不純物原子を含む物質４４とを備える。一実施例において、基板４２はｎ型のＧａＮ基板であり、物質４４はＭｇを含む物質である。
化合物半導体基板４０では、例えば基板４２の表面４２ａ上に第２導電型のエピタキシャル層を形成すると、基板４２とエピタキシャル層との間において、空乏層の薄いｐｎ界面が得られる。したがって、化合物半導体基板４０は、表面４２ａにおいて所望の電気的特性を有するといえる。
化合物半導体基板１０，２０，３０，４０では、表面１２ａ，２２ａ，３２ａ，４２ａにおける物質１４，２４，３４，４４の濃度が、それぞれ５×１０１１個／ｃｍ２以上５×１０１５個／ｃｍ２以下であることが好ましい。表面１２ａ，２２ａ，３２ａ，４２ａにおける物質１４，２４，３４，４４の濃度がそれぞれ上述の範囲内であると、表面１２ａ，２２ａ，３２ａ，４２ａにおいて所望の電気的特性をそれぞれ容易に得ることができる。
物質１４の濃度は、例えば全反射蛍光Ｘ線法（ＴＲＥＸ又はＴＸＲＦ）を用いて測定される。
物質１４，２４，３４，４４の濃度が５×１０１１個／ｃｍ２以上であると、例えば、雰囲気中の不純物の影響を受け難くなる。一方、物質１４，２４，３４，４４の濃度が５×１０１５個／ｃｍ２以下であると、例えば、物質１４，２４，３４，４４が表面１２ａ，２２ａ，３２ａ，４２ａの電気的特性に与える影響を抑制できると共に、エピタキシャル炉を汚染する可能性を低減することができる。
また、基板１２，２２，３２，４２は、ＧａＡｓ、ＩｎＰ、ＧａＮ又はＡｌＮからなることが好ましい。基板１２，２２，３２，４２はバルク基板である。また、基板１２，２２，４２は、５×１０１４個／ｃｍ３以上のｐ型又はｎ型の不純物を含むことが好ましい。
図２(ａ)は、実施形態に係るエピタキシャル基板を模式的に示す断面図である。図２(ａ)に示されるエピタキシャル基板１０ｅは、化合物半導体基板１０と、化合物半導体基板１０における基板１２の表面１２ａ上に設けられたIII−Ｖ族化合物半導体層５０とを備える。
図２(ｂ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。図２(ｂ)に示されるエピタキシャル基板２０ｅは、化合物半導体基板２０と、化合物半導体基板２０における基板２２の表面２２ａ上に設けられたIII−Ｖ族化合物半導体層５０とを備える。
図２(ｃ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。図２(ｃ)に示されるエピタキシャル基板３０ｅは、化合物半導体基板３０と、化合物半導体基板３０における基板３２の表面３２ａ上に設けられたIII−Ｖ族化合物半導体層５０とを備える。
図２(ｄ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。図２(ｄ)に示されるエピタキシャル基板４０ｅは、化合物半導体基板４０と、化合物半導体基板４０における基板４２の表面４２ａ上に設けられたIII−Ｖ族化合物半導体層５０とを備える。
上述のエピタキシャル基板１０ｅ，２０ｅ，３０ｅ，４０ｅでは、基板１２，２２，３２，４２の表面１２ａ，２２ａ，３２ａ，４２ａにおいて所望の電気的特性がそれぞれ得られることから、基板１２，２２，３２，４２とIII−Ｖ族化合物半導体層５０との界面においても所望の電気的特性がそれぞれ得られる。特に、エピタキシャル基板３０ｅでは、化合物半導体基板３０とIII−Ｖ族化合物半導体層５０との間に高抵抗の界面が形成される。よって、エピタキシャル基板３０ｅを用いてＨＥＭＴ等の化合物半導体デバイスを作製すると、当該化合物半導体デバイスのリーク電流は大幅に低下する。
III−Ｖ族化合物半導体層５０は、III族元素としてガリウム（Ｇａ）、インジウム（Ｉｎ）及びアルミニウム（Ａｌ）のうち少なくとも１つを含み、Ｖ族元素としてヒ素（Ａｓ）、リン（Ｐ）及び窒素（Ｎ）のうち少なくとも１つを含むことが好ましい。
図３(ａ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。図３(ａ)に示されるエピタキシャル基板６０は、支持基板６６上に設けられたｐ型の化合物半導体層６２と、化合物半導体層６２の表面６２ａに結合しておりｐ型の不純物原子を含む物質６４とを備える。物質６４としては、物質１４と同様のものが挙げられる。
エピタキシャル基板６０では、例えば雰囲気中に存在するｎ型の不純物が化合物半導体層６２の表面６２ａに付着しても、化合物半導体層６２の表面６２ａにおいて電気的特性が殆ど変動しない。したがって、エピタキシャル基板６０は、表面６２ａにおいて所望の電気的特性を有する。
図３(ｂ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。図３(ｂ)に示されるエピタキシャル基板７０は、支持基板７６上に設けられたｎ型の化合物半導体層７２と、化合物半導体層７２の表面７２ａに結合した物質７４とを備える。物質７４としては、物質２４と同様のものが挙げられる。
エピタキシャル基板７０では、例えば雰囲気中に存在するｐ型の不純物が化合物半導体層７２の表面７２ａに付着しても、化合物半導体層７２の表面７２ａにおいて電気的特性は殆ど変動しない。また、物質７４はＳではなくＳｉ又はＳｎを含むので、例えばエピタキシャル成長の際にエピタキシャル基板７０を加熱しても物質７４が蒸発し難い。したがって、エピタキシャル基板７０は、表面７２ａにおいて所望の電気的特性を有する。
図３(ｃ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。図３(ｃ)に示されるエピタキシャル基板８０は、支持基板８６上に設けられた第１導電型の化合物半導体層８２と、化合物半導体層８２の表面８２ａに結合しており、第１導電型とは異なる第２導電型の不純物原子を含む物質８４とを備える。物質８４としては、物質４４と同様のものが挙げられる。
エピタキシャル基板８０では、例えば化合物半導体層８２の表面８２ａ上に第２導電型のエピタキシャル層を形成すると、化合物半導体層８２とエピタキシャル層との間において、空乏層の薄いｐｎ界面が得られる。したがって、エピタキシャル基板８０は、表面８２ａにおいて所望の電気的特性を有する。
また、化合物半導体層６２，７２，８２は、III−Ｖ族化合物半導体からなることが好ましい。
さらに、エピタキシャル基板６０，７０，８０では、表面６２ａ，７２ａ，８２ａにおける物質６４，７４，８４の濃度が、それぞれ５×１０１１個／ｃｍ２以上５×１０１５個／ｃｍ２以下であることが好ましい。表面６２ａ，７２ａ，８２ａにおける物質６４，７４，８４の濃度が上述の範囲内であると、表面６２ａ，７２ａ，８２ａにおいて所望の電気的特性を容易に得ることができる。
図４は、実施形態に係る化合物半導体基板の製造方法を示すフローチャートである。本実施形態に係る化合物半導体基板の製造方法は、研磨・洗浄工程Ｓ１と、研磨・洗浄工程Ｓ１の後に実施される表面処理工程Ｓ２とを含む。表面処理工程Ｓ２の後に、エピタキシャル工程Ｓ３を実施してもよい。
本実施形態に係る化合物半導体基板の製造方法によれば、図１(ｃ)に示される化合物半導体基板３０及び図２(ｃ)に示されるエピタキシャル基板３０ｅを好適に製造することができる。以下、化合物半導体基板３０及びエピタキシャル基板３０ｅの製造方法について説明する。
研磨・洗浄工程Ｓ１では、化合物半導体からなる基板の表面を研磨した後に洗浄を施す。洗浄は、酸又はアルカリを用いて行うことが好ましい。
表面処理工程Ｓ２では、洗浄が施された基板の表面を、炭素原子を含む物質で処理する。これにより、洗浄が施された基板３２の表面３２ａに炭素原子を含む物質３４が付着する。その結果、化合物半導体基板３０が得られる。
炭素原子を含む物質としては、例えば、芳香族炭化水素化合物等の炭化水素化合物、脂肪酸、脂肪酸エステル等の脂肪酸誘導体等が挙げられる。
エピタキシャル工程Ｓ３では、図２(ｃ)に示されるように、化合物半導体基板３０における基板３２の表面３２ａ上にIII−Ｖ族化合物半導体層５０を形成する。
図５は、別の実施形態に係る化合物半導体基板の製造方法を示すフローチャートである。本実施形態に係る化合物半導体基板の製造方法は、ウェットエッチング工程Ｓ１１を含む。ウェットエッチング工程Ｓ１１の後に、エピタキシャル工程Ｓ１２を実施してもよい。
本実施形態に係る化合物半導体基板の製造方法によれば、図１(ａ)及び図１(ｃ)に示される化合物半導体基板１０，２０を好適に製造することができる。以下、一例として、化合物半導体基板１０の製造方法について説明する。なお、化合物半導体基板２０についても化合物半導体基板１０と同様に製造することができる。
ウェットエッチング工程Ｓ１１では、不純物原子を含む化合物半導体からなる基板の表面を、エッチング液を用いてウェットエッチングする。エッチング液としては、化合物半導体のエッチング速度が不純物原子のエッチング速度よりも大きくなるエッチング液を用いる。これにより、基板の表面に不純物原子を含む物質１４が残存する。よって、化合物半導体基板１０が得られる。
例えばＺｎを含む物質１４を得るためには、Ｚｎを含む化合物半導体からなる基板の表面を、アンモニア水を用いてウェットエッチングすることが好ましい。
エピタキシャル工程Ｓ１２では、化合物半導体基板１０における基板１２の表面１２ａ上にIII−Ｖ族化合物半導体層５０を形成する。
同様に、実施形態に係るエピタキシャル基板の製造方法は、ウェットエッチング工程Ｓ１１を含む。ウェットエッチング工程Ｓ１１の後に、エピタキシャル工程Ｓ１２を実施してもよい。
本実施形態に係るエピタキシャル基板の製造方法によれば、図３(ａ)及び図３(ｂ)に示されるエピタキシャル基板６０，７０を好適に製造することができる。以下、一例として、エピタキシャル基板６０の製造方法について説明する。なお、エピタキシャル基板７０についてもエピタキシャル基板６０と同様に製造することができる。
ウェットエッチング工程Ｓ１１では、支持基板６６上に設けられ不純物原子を含む化合物半導体からなる化合物半導体層の表面を、エッチング液を用いてウェットエッチングする。エッチング液としては、化合物半導体のエッチング速度が不純物原子のエッチング速度よりも大きくなるエッチング液を用いる。これにより、化合物半導体層６２の表面６２ａに不純物原子を含む物質６４が残存する。その結果、エピタキシャル基板６０が得られる。
例えばＺｎを含む物質６４を得るためには、Ｚｎを含む化合物半導体からなる化合物半導体層の表面を、アンモニア水を用いてウェットエッチングすることが好ましい。
エピタキシャル工程Ｓ１２では、エピタキシャル基板６０における化合物半導体層６２の表面６２ａ上にIII−Ｖ族化合物半導体層を形成する。これにより、化合物半導体層６２とIII−Ｖ族化合物半導体層との間において高抵抗の界面が形成される。
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
以下、実施例に基づいて本発明をより具体的に説明するが、本発明は以下の実施例に限定されるものではない。
（実施例１）
Ｚｎがドープされたｐ型のＧａＡｓからなるウェハの一方の面（表面）を塩素系研磨剤で研磨した。これにより、ウェハの表面を鏡面に仕上げた。このウェハの表面を、アンモニア水及び過酸化水素を含むエッチング液でウェットエッチングした。ここで、Ｚｎはアンモニア水に溶解し難いので、ウェハの表面に残留し易い。これにより、表面にＺｎを含む物質が結合した実施例１の化合物半導体基板を得た。実施例１の化合物半導体基板の表面におけるＺｎ濃度は、通常の化合物半導体基板の表面におけるＺｎ濃度に比べて１桁上昇しており、５×１０１１ａｔｏｍｓ／ｃｍ２であった。なお、単位［ａｔｏｍｓ／ｃｍ２］は［個／ｃｍ２］と同じ単位を示す。Ｚｎ濃度は、全反射蛍光Ｘ線分析装置（（株）テクノス製 ＴＲＥＸ ６１０）を用いて測定された。
続いて、得られた実施例１の化合物半導体基板の表面上にｎ型のエピタキシャル層を形成したところ、化合物半導体基板とエピタキシャル層との間において、空乏層の薄いｐｎ界面を容易に形成することができた。
（実施例２）
濃度５×１０１８ａｔｏｍｓ／ｃｍ３のＳｉがドープされたｎ型のＧａＡｓからなるウェハの一方の面（表面）を研磨後、洗浄した。その後、ウェハをシリコン化合物ガス中に放置した。これにより、表面にシリコン化合物が付着した実施例２の化合物半導体基板が得られた。
続いて、得られた実施例２の化合物半導体基板の表面上にＡｌＧａＩｎＰ層をエピタキシャル成長させ、エピタキシャル基板を得た。このエピタキシャル基板のフォトルミネッセンス測定（ＰＬ測定）を行ったところ、図６に示される結果が得られた。図６は、化合物半導体基板の表面におけるＳｉ濃度とＰＬ強度との関係を示すグラフである。グラフに示されるように、表面におけるＳｉ濃度が高いほどＰＬ強度が大きくなる傾向にあることが分かった。Ｓｉ濃度は、Ｚｎ濃度と同様に測定された。
（実施例３）
Ｃが不純物として添加されており、抵抗値が１×１０７〜１×１０９Ω・ｃｍのＧａＡｓインゴットを準備した。このインゴットをワイヤーソーでスライスすることによってＧａＡｓからなる半絶縁性のウェハを得た。このウェハの一方の面（表面）を、表面の凹凸が認識されなくなるまで研磨した。具体的には、１０μｍ角で表面粗さＲｑ（Ｒｍｓともいう。）が０．３μｍ未満になるまで研磨を行った。次に、ウェハの表面を酸又はアルカリで処理することによって、ウェハの表面に残存した研磨剤又は微粒子等を除去した。その後、３０ｐｐｂの芳香族炭化水素化合物が添加された超純水を用いてウェハの表面を処理した。これにより、表面に芳香族炭化水素化合物が付着した実施例３の化合物半導体基板を得た。得られた化合物半導体基板の表面におけるＣ濃度は、１×１０１６ａｔｏｍｓ／ｃｍ２であった。Ｃ濃度は、ホリバ・ジョバンイボン製マーカス型高周波グロー放電発光表面分析装置（ＧＤ−ＯＥＳ ＪＹ−５０００ＲＦ）を用いて測定された。また、Ｃ濃度は、Ｘ線光電子分光法（ＸＰＳ）を用いると１０％程度であった。ＸＰＳでは光電子取り出し角を９０°に設定し、検出される全元素の強度比からＣ原子個数のパーセンテージを算出した。
続いて、ＭＢＥ法を用いて実施例３の化合物半導体基板の表面上にＧａＡｓ層を形成してエピタキシャル基板を得た。化合物半導体基板とＧａＡｓ層との界面近傍のＣ濃度をＳＩＭＳで測定したところ、Ｃ濃度は、通常の化合物半導体基板とＧａＡｓ層との界面近傍のＣ濃度に比べて１桁上昇しており、１×１０１９ａｔｏｍｓ／ｃｍ３であった。このように、化合物半導体基板とＧａＡｓ層との間に高抵抗の界面を形成することができた。
さらに、得られたエピタキシャル基板を用いてＨＥＭＴを作製したところ、ＨＥＭＴのリーク電流を大幅に低減することができた。
（実施例４）
Ｃが不純物として添加されたＧａＡｓからなる半絶縁性のウェハを準備した。ウェハのＣ濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３であった。このウェハの一方の面（表面）を研磨した後、有機洗浄、アルカリ洗浄及び酸洗浄を行った。洗浄後、ウェハの表面を水洗・乾燥した。その後、ウェハを高級脂肪酸の蒸気中に放置した。これにより、表面に高級脂肪酸が付着した実施例４の化合物半導体基板が得られた。得られた化合物半導体基板の表面におけるＣ濃度は、５×１０１５ａｔｏｍｓ／ｃｍ２であった。Ｃ濃度は、ホリバ・ジョバンイボン製マーカス型高周波グロー放電発光表面分析装置（ＧＤ−ＯＥＳ ＪＹ−５０００ＲＦ）を用いて測定された。
続いて、ＭＢＥ法を用いて実施例４の化合物半導体基板の表面上にエピタキシャル層を形成してエピタキシャル基板を得た。化合物半導体基板とエピタキシャル層との界面近傍のＣ濃度をＳＩＭＳで測定したところ、Ｃ濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３であった。このように、化合物半導体基板とエピタキシャル層との間に高抵抗の界面を形成することができた。
（実施例５）
Ｆｅが不純物として添加された高抵抗のＩｎＰインゴットから半絶縁性のウェハを切り出した後、ウェハの両面を研磨した。その後、ウェハの片面（表面）を、２μｍ角で表面粗さＲｑが０．２μｍ未満になるまで研磨を行った。次に、ウェハの表面の有機洗浄、酸洗浄及びアルカリ洗浄を行った。洗浄後、ウェハの水洗・スピン乾燥を行った。続いて、脂肪酸エステルの蒸気中にウェハを所定時間放置した。これにより、表面に脂肪酸エステルが付着した実施例５の化合物半導体基板が得られた。得られた化合物半導体基板の表面におけるＣ濃度は、５×１０１５ａｔｏｍｓ／ｃｍ２であった。Ｃ濃度は、ホリバ・ジョバンイボン製マーカス型高周波グロー放電発光表面分析装置（ＧＤ−ＯＥＳ ＪＹ−５０００ＲＦ）を用いて測定された。
続いて、有機金属気相成長法を用いて実施例５の化合物半導体基板の表面上にエピタキシャル層を形成してエピタキシャル基板を得た。その結果、化合物半導体基板とエピタキシャル層との界面におけるリーク電流を低減することができた。
（実施例６）
Ｏが不純物として添加されたｎ型のＧａＮ基板を準備した。このＧａＮ基板に鏡面研磨を施した後、ＧａＮ基板を酸又はアルカリで洗浄した。洗浄後、ＧａＮ基板を純水で清浄に洗浄した。次に、水酸化炭酸マグネシウム水溶液でＧａＮ基板の表面を処理した後、超純水でリンスし、乾燥した。これにより、表面に水酸化炭酸マグネシウムが付着した実施例６の化合物半導体基板を得た。得られた化合物半導体基板の表面におけるＭｇ濃度は１×１０１３ａｔｏｍｓ／ｃｍ２であった。Ｍｇ濃度は、Ｚｎ濃度と同様に測定された。
続いて、実施例６の化合物半導体基板の表面上に、ＭｇがドープされたＧａＮ層をエピタキシャル成長させてエピタキシャル基板を得た。ＧａＮ層のＭｇ濃度は５×１０１９ａｔｏｍｓ／ｃｍ３であった。その結果、化合物半導体基板とＧａＮ層との間において、空乏層の薄いｐｎ界面が形成された。
図１(ａ)は、実施形態に係る化合物半導体基板を模式的に示す断面図であり、図１(ｂ)〜図１(ｄ)は、別の実施形態に係る化合物半導体基板を模式的に示す断面図である。 図２(ａ)は、実施形態に係るエピタキシャル基板を模式的に示す断面図であり、図２(ｂ)〜図２(ｄ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。 図３(ａ)〜図３(ｃ)は、別の実施形態に係るエピタキシャル基板を模式的に示す断面図である。 実施形態に係る化合物半導体基板の製造方法を示すフローチャートである。 別の実施形態に係る化合物半導体基板の製造方法を示すフローチャートである。 化合物半導体基板の表面におけるＳｉ濃度とＰＬ強度との関係を示すグラフである。
符号の説明
１０，２０，３０，４０…化合物半導体基板、１０ｅ，２０ｅ，３０ｅ，４０ｅ，６０，７０，８０…エピタキシャル基板、１２，２２，３２，４２…基板、１２ａ，２２ａ，３２ａ，４２ａ…基板の表面、１４，２４，３４，４４，６４，７４，８４…物質、５０…III−Ｖ族化合物半導体層、６２，７２，８２…化合物半導体層、６２ａ，７２ａ，８２ａ…化合物半導体層の表面、６６，７６，８６…支持基板。

Claims (4)

  1. 半絶縁性のＧａＡｓからなる基板と、前記基板の表面に結合しており炭素原子を含む物質と、を備え、前記物質は、炭化水素を含み、前記基板上に形成するエピタキシャル層との間に、通常の前記基板と前記エピタキシャル層との間のＣ濃度に比べて１桁上昇したＣ濃度を有する半絶縁性ＧａＡｓ基板。
  2. 前記炭化水素は、芳香族炭化水素である、請求項１に記載の半絶縁性ＧａＡｓ基板。
  3. 半絶縁性のＧａＡｓからなる基板と、前記基板の表面に結合しており炭素原子を含む物質と、を備え、前記物質は、脂肪酸又は脂肪酸誘導体を含み、前記基板上に形成するエピタキシャル層との間に、通常の前記基板と前記エピタキシャル層との間のＣ濃度に比べて１桁上昇したＣ濃度を有する半絶縁性ＧａＡｓ基板。
  4. 請求項１〜３のいずれか一項に記載の半絶縁性ＧａＡｓ基板と、前記ＧａＡｓ基板における前記基板の前記表面上に設けられたＩＩＩ−Ｖ族化合物半導体層と、を備え、前記基板と前記ＩＩＩ−Ｖ族化合物半導体層との界面が、通常の前記基板とＩＩＩ−Ｖ族化合物半導体層との間のＣ濃度に比べて１桁上昇したＣ濃度を有するエピタキシャル基板。
JP2005171481A 2005-06-10 2005-06-10 半絶縁性ＧａＡｓ基板及びエピタキシャル基板 Expired - Fee Related JP4872246B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2005171481A JP4872246B2 (ja) 2005-06-10 2005-06-10 半絶縁性ＧａＡｓ基板及びエピタキシャル基板
TW102132890A TWI618118B (zh) 2005-06-10 2006-06-01 化合物半導體基板，磊晶基板及其製造方法
TW095119306A TWI413161B (zh) 2005-06-10 2006-06-01 化合物半導體基板，磊晶基板及其製造方法
TW106129170A TWI622085B (zh) 2005-06-10 2006-06-01 化合物半導體基板及磊晶基板
EP06011516A EP1732110A3 (en) 2005-06-10 2006-06-02 Compound semiconductor substrate, epitaxial substrate, processes for producing compound semiconductor substrate and epitaxial substrate
SG200603825A SG128576A1 (en) 2005-06-10 2006-06-05 Compound semiconductor substrate, epitaxial substrate, processes for producing compound semiconductor substrate, and epitaxial substrate
US11/446,977 US20060281328A1 (en) 2005-06-10 2006-06-06 Compound semiconductor substrate, epitaxial substrate, processes for producing compound semiconductor substrate, and epitaxial substrate
KR1020060050899A KR20060128679A (ko) 2005-06-10 2006-06-07 화합물 반도체 기판, 에피택시얼 기판, 화합물 반도체기판의 제조 방법 및 에피택시얼 기판의 제조 방법
CNA2006100917406A CN1877854A (zh) 2005-06-10 2006-06-12 化合物半导体衬底、外延衬底、制造化合物半导体衬底和外延衬底的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005171481A JP4872246B2 (ja) 2005-06-10 2005-06-10 半絶縁性ＧａＡｓ基板及びエピタキシャル基板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011220678A Division JP5418922B2 (ja) 2011-10-05 2011-10-05 化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法

Publications (2)

Publication Number Publication Date
JP2006344911A JP2006344911A (ja) 2006-12-21
JP4872246B2 true JP4872246B2 (ja) 2012-02-08

Family

ID=37025135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005171481A Expired - Fee Related JP4872246B2 (ja) 2005-06-10 2005-06-10 半絶縁性ＧａＡｓ基板及びエピタキシャル基板

Country Status (7)

Country Link
US (1) US20060281328A1 (ja)
EP (1) EP1732110A3 (ja)
JP (1) JP4872246B2 (ja)
KR (1) KR20060128679A (ja)
CN (1) CN1877854A (ja)
SG (1) SG128576A1 (ja)
TW (3) TWI622085B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723548A (zh) * 2003-06-16 2006-01-18 住友电气工业株式会社 加工氮化物半导体晶体表面的方法和由该方法得到的氮化物半导体晶体
JP4305574B1 (ja) 2009-01-14 2009-07-29 住友電気工業株式会社 Ｉｉｉ族窒化物基板、それを備える半導体デバイス、及び、表面処理されたｉｉｉ族窒化物基板を製造する方法
JP5287463B2 (ja) * 2009-04-20 2013-09-11 住友電気工業株式会社 エピタキシャル層付きｉｉｉ族窒化物基板、及びそれを用いた半導体デバイス
JP5365454B2 (ja) 2009-09-30 2013-12-11 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
JP4513927B1 (ja) 2009-09-30 2010-07-28 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
CN107039516B (zh) * 2011-05-18 2020-07-10 住友电气工业株式会社 化合物半导体衬底
JP5692283B2 (ja) * 2013-05-20 2015-04-01 住友電気工業株式会社 Ｉｉｉ族窒化物基板、及びそれを用いた半導体デバイス
JP5648726B2 (ja) * 2013-09-11 2015-01-07 住友電気工業株式会社 ＧａＮ基板及びその製造方法、エピタキシャル基板、並びに、半導体デバイス

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4168998A (en) * 1978-12-06 1979-09-25 Mitsubishi Monsanto Chemical Co. Process for manufacturing a vapor phase epitaxial wafer of compound semiconductor without causing breaking of wafer by utilizing a pre-coating of carbonaceous powder
US4782034A (en) * 1987-06-04 1988-11-01 American Telephone And Telegraph Company, At&T Bell Laboratories Semi-insulating group III-V based compositions doped using bis arene titanium sources
JP2560562B2 (ja) * 1991-04-30 1996-12-04 住友化学工業株式会社 エピタキシャル成長化合物半導体結晶
JPH05110135A (ja) * 1991-10-14 1993-04-30 Nikko Kyodo Co Ltd 多層エピタキシヤル結晶構造
JP3204804B2 (ja) * 1993-06-25 2001-09-04 日本特殊陶業株式会社 ダイヤモンドの選択形成法
JP2576766B2 (ja) * 1993-07-08 1997-01-29 日本電気株式会社 半導体基板の製造方法
JP2699928B2 (ja) * 1995-05-30 1998-01-19 日本電気株式会社 化合物半導体基板の前処理方法
US6462361B1 (en) * 1995-12-27 2002-10-08 Showa Denko K.K. GaInP epitaxial stacking structure and fabrication method thereof, and a FET transistor using this structure
JP3667124B2 (ja) * 1998-11-27 2005-07-06 京セラ株式会社 化合物半導体基板の製造方法
JP2001332529A (ja) * 2000-05-19 2001-11-30 Daido Steel Co Ltd 単結晶半導体基板の表面処理方法、および単結晶半導体基板の電極層形成方法
JP2002232082A (ja) * 2000-11-30 2002-08-16 Furukawa Electric Co Ltd:The 埋込型半導体レーザ素子の製造方法、及び埋込型半導体レーザ素子
US6576932B2 (en) * 2001-03-01 2003-06-10 Lumileds Lighting, U.S., Llc Increasing the brightness of III-nitride light emitting devices
JP4524953B2 (ja) * 2001-05-18 2010-08-18 パナソニック株式会社 窒化物半導体基板の製造方法および窒化物半導体装置の製造方法
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
US7122880B2 (en) * 2002-05-30 2006-10-17 Air Products And Chemicals, Inc. Compositions for preparing low dielectric materials
US7386528B2 (en) * 2002-05-31 2008-06-10 American Express Travel Related Services Company, Inc. System and method for acquisition, assimilation and storage of information
US20040175926A1 (en) * 2003-03-07 2004-09-09 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having a barrier-lined opening

Also Published As

Publication number Publication date
EP1732110A3 (en) 2011-01-12
CN1877854A (zh) 2006-12-13
TW201740436A (zh) 2017-11-16
SG128576A1 (en) 2007-01-30
KR20060128679A (ko) 2006-12-14
JP2006344911A (ja) 2006-12-21
US20060281328A1 (en) 2006-12-14
TW201403671A (zh) 2014-01-16
TWI413161B (zh) 2013-10-21
TW200707544A (en) 2007-02-16
TWI618118B (zh) 2018-03-11
EP1732110A2 (en) 2006-12-13
TWI622085B (zh) 2018-04-21

Similar Documents

Publication Publication Date Title
TWI462165B (zh) Production method of indium phosphide substrate, manufacturing method of epitaxial wafer, indium phosphide substrate and epitaxial wafer
JP4341721B2 (ja) ＧａＮ基板、ＩＩＩ族窒化物基板の製造方法、エピタキシャル層付き基板の製造方法および半導体素子の製造方法
JP7060060B2 (ja) エピタキシャル成長用の化合物半導体基板の製造方法、化合物半導体基板上のエピタキシャル成長方法および化合物半導体基板
JP6418357B1 (ja) ＧａＡｓ基板およびその製造方法
TWI502635B (zh) Iii-v族化合物半導體基板之製造方法、磊晶晶圓之製造方法、iii-v族化合物半導體基板及磊晶晶圓
JP4872246B2 (ja) 半絶縁性ＧａＡｓ基板及びエピタキシャル基板
JP5418922B2 (ja) 化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法
JP4857738B2 (ja) 半導体ウエーハの洗浄方法および製造方法
JP5004885B2 (ja) 半導体構造の加工方法
JPH07211688A (ja) 化合物半導体基板の製造方法
JP2006228963A (ja) 半導体ウエハの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100921

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110603

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111025

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111107

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141202

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4872246

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees