JP4884518B2

JP4884518B2 - アナログ−デジタル変換器

Info

Publication number: JP4884518B2
Application number: JP2009275589A
Authority: JP
Inventors: 智彦小川; 春夫小林; 達治松浦
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2009-12-03
Filing date: 2009-12-03
Publication date: 2012-02-29
Anticipated expiration: 2029-12-03
Also published as: JP2011120001A

Description

本発明は、逐次比較型アナログ−デジタル変換器（ＳＡＲＡＤＣ）に関し、特に電荷共有(Charge-Sharing)ＳＡＲＡＤＣに関する。

マイクロコンピュータやシステムＬＳＩに搭載するアナログ−デジタル変換器（ＡＤＣ）は、小型化および高精度化の観点から逐次比較（ＳＡＲ）型が多く用いられている。一般的なＳＡＲＡＤＣは、ＤＡ変換器を利用し、アナログ入力信号の電圧とＤＡ変換器の出力電圧をコンパレータで比較し、比較結果に基づいてＤＡ変換器に与えるデジタル信号を高位ビットから順に決定する。言い換えれば、ＤＡ変換器を利用するＳＡＲＡＤＣでは、近似するデジタル値を算出する信号処理が電圧で行われる。一般的なＳＡＲＡＤＣでは、動作速度がＤＡ変換器の出力の整定時間により制限されるため高速化が難しく、高速化するために駆動能力の大きな素子を使用すると、消費電力が増大するという問題があった。

このような問題を解決するため、近年、非特許文献１および２に、高速動作および低消費電力を実現できるＳＡＲＡＤＣとして、電荷共有ＳＡＲＡＤＣが提案されている。電荷共有ＳＡＲＡＤＣでは、近似するデジタル値を算出する信号処理が電荷で行われる。電荷共有ＳＡＲＡＤＣの構成および動作について図を参照して説明する。

図１は、アナログ入力信号Ｖｉｎの電圧をｎビットのＡＤ変換デジタル信号に変換して出力する電荷共有ＳＡＲＡＤＣの構成を示す図である。図１に示すように、電荷共有ＳＡＲＡＤＣは、入力信号容量Ｃｓと、複数の参照容量回路１１−１…１１−ｎ−１と、コンパレータ１２と、制御回路１３と、を備える。

入力信号容量Ｃｓは、一方の端子（入力端子）がスイッチＳＷ１を介してアナログ入力信号Ｖｉｎの入力端子に接続され、他方の端子（基準端子）が基準電位（ここではＧＮＤ）の電源に接続される。

参照容量回路１１−１は、参照容量Ｃ１と、参照容量Ｃ１の一方の端子を参照電圧Ｖｒｅｆの電源に接続するスイッチＳＷ１１と、参照容量Ｃ１の他方の端子を基準電位ＧＮＤの電源に接続するスイッチＳＷ１２と、参照容量Ｃ１の一方の端子を入力信号容量Ｃｓの入力端子に接続するスイッチＳＷ１３と、参照容量Ｃ１の他方の端子を入力信号容量Ｃｓの基準端子（ここではＧＮＤ）に接続するスイッチＳＷ１４と、参照容量Ｃ１の他方の端子を入力信号容量Ｃｓの入力端子に接続するスイッチＳＷ１５と、参照容量Ｃ１の一方の端子を入力信号容量Ｃｓの基準端子（ここではＧＮＤ）に接続するスイッチＳＷ１６と、を備える。このような構成により、ＳＷ１３〜ＳＷ１６を開状態にし、ＳＷ１１およびＳＷ１２を閉状態にすることにより、参照容量Ｃ１は、参照電圧Ｖｒｅｆに充電される。さらに、参照容量Ｃ１は、ＳＷ１１、ＳＷ１２、ＳＷ１５およびＳＷ１６を開状態にし、ＳＷ１３およびＳＷ１４を閉状態にすることにより、一方の端子が入力信号容量Ｃｓの入力端子に、他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態になり、ＳＷ１１〜ＳＷ１４を開状態にし、ＳＷ１５およびＳＷ１６を閉状態にすることにより、一方の端子が入力信号容量Ｃｓの基準端子に、他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態になる。

他の参照容量回路１１−２〜１１−ｎ−１は、参照容量回路１１−１と同じ構成を備えるが、参照容量Ｃ１〜Ｃｎ−１の容量値が異なる。参照容量Ｃｎ−１〜Ｃ１および入力信号容量Ｃｓの容量値は、１：２：４…２^ｎ−２：２^ｎ−１、すなわち２の累乗の比率に設定される。

コンパレータ１２は、入力信号容量Ｃｓの入力端子の電圧が、基準電位（ＧＮＤ）より高いか低いかを判定する。

制御回路１３は、コンパレータ１２の判定結果に基づいて、入力信号容量Ｃｓの入力端子の電圧が基準電位ＧＮＤに近づくように、参照容量回路１１−１〜１１−ｎ−１を、接続状態を選択しながら順次入力信号容量Ｃｓ接続し、すべての参照容量回路１１−１〜１１−ｎ−１の入力信号容量Ｃｓへの接続がすべて終了した時の参照容量回路１１−１〜１１−ｎ−１の接続状態および最後の判定結果から、アナログ入力信号の電圧に対応するデジタル値を算出する。

図２から図４は、図１の電荷共有ＳＡＲＡＤＣの動作を説明する図である。ここでは、説明を簡単にするために、ｎ＝３の場合、すなわち３ビットの場合を例として説明する。したがって、２個の参照容量回路１１−１および１１−２が設けられ、参照容量Ｃ２、Ｃ１および入力信号容量Ｃｓの容量値は、１：２：４であり、Ｃ、２Ｃ、４Ｃで表す。また、この電荷共有ＳＡＲＡＤＣがデジタル変換できるアナログ入力信号Ｖｉｎは、＋Ｖｒｅｆから−Ｖｒｅｆの範囲であり、この範囲外のＶｉｎは“１１１”または“０００”になる。

電荷共有ＳＡＲＡＤＣの動作を、図２から図４を参照して説明する。

まず、サンプリングステップを行う。サンプリングステップでは、図２の（Ａ）に示すように、ＳＷ１を閉状態にして入力信号容量Ｃｓにアナログ入力信号Ｖｉｎを印加すると共に、参照容量回路１１−１、１１−２において、ＳＷ１１およびＳＷ１２を閉状態に、ＳＷ１３〜ＳＷ１６を開状態にして、参照容量Ｃ１、Ｃ２に参照電圧Ｖｒｅｆを印加する。この後、ＳＷ１を開状態に、ＳＷ１１およびＳＷ１２を開状態にする。これにより、入力信号容量Ｃｓには、Ｑｉｎ＝４Ｃ×Ｖｉｎの電荷が蓄積され、参照容量Ｃ１およびＣ２に、２Ｃ×ＶｒｅｆおよびＣ×Ｖｒｅｆが蓄積される。

第１比較ステップでは、図２の（Ｂ）に示すように、コンパレータ１２が、入力信号容量Ｃｓの入力端子の電圧が、ＧＮＤより高いか低いかを判定する。

第２比較ステップでは、第１比較ステップの判定結果が“１”の場合、図３の（Ａ）に示すように、参照容量回路１１−１のＳＷ１５およびＳＷ１６を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの基準端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝４Ｃ×Ｖｉｎ−２Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ）＝（４×Ｖｉｎ−２×Ｖｒｅｆ）／６となる。この状態で、コンパレータ１２が比較を行う。

また、第１比較ステップの判定結果が“０”の場合、図３の（Ｂ）に示すように、参照容量回路１１−１のＳＷ１３およびＳＷ１４を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの入力端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝４Ｃ×Ｖｉｎ＋２Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ）＝（４×Ｖｉｎ＋２×Ｖｒｅｆ）／６となる。この状態で、コンパレータ１２が比較を行う。

第３比較ステップでは、第２比較ステップの判定結果が“１”の場合、図４の（Ａ）に示すように、参照容量回路１１−２のＳＷ１５およびＳＷ１６を閉状態にし、参照容量Ｃ２の一方の端子が入力信号容量Ｃｓの基準端子に、参照容量Ｃ２の他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態で接続される。第２比較ステップを行った時の入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計をＱｘ２とすると、この参照容量Ｃ２により、Ｑｘ＝Ｑｘ２−Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ＋Ｃ）＝（Ｑｘ２−Ｃ×Ｖｒｅｆ）／７となる。この状態で、コンパレータ１２が比較を行う。

また、第２比較ステップの判定結果が“０”の場合、図４の（Ｂ）に示すように、参照容量回路１１−２のＳＷ１３およびＳＷ１４を閉状態にし、参照容量Ｃ２の一方の端子が入力信号容量Ｃｓの入力端子に、参照容量Ｃ２の他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態で接続される。これにより、Ｑｘ＝Ｑｘ２＋Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ＋Ｃ）＝（Ｑｘ２＋Ｃ×Ｖｒｅｆ）／７となる。この状態で、コンパレータ１２が比較を行う。

ここで、Ｖｉｎの具体的な電圧値を例として説明を行う。図５は、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４である場合の入力端子の電圧Ｖｘの変化例を説明する図であり、この場合のデジタル変換値は“１００”であることが正しい変換結果である。

第１比較ステップの時には、図５の（Ａ）に示すように、入力信号容量Ｃｓに蓄積された電荷Ｑｘ＝４Ｃ×Ｖｉｎであり、基準端子の電圧Ｖｘ＝Ｑｘ／４Ｃ＝Ｖｉｎとなり、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４であるから、判定結果は“１”となる。

第２比較ステップの時には、図５の（Ｂ）に示すように、Ｑｘ＝４Ｃ×Ｖｉｎ−２Ｃ×Ｖｒｅｆ、Ｖｘ＝（４×Ｖｉｎ−２×Ｖｒｅｆ）／６であり、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４であるから、判定結果は“０”となる。

第３比較ステップの時には、図５の（Ｃ）に示すように、Ｑｘ＝４Ｃ×Ｖｉｎ−２Ｃ×Ｖｒｅｆ−Ｃ×Ｖｒｅｆ＝（４×Ｖｉｎ−３×Ｖｒｅｆ）Ｃ、Ｖｘ＝（４×Ｖｉｎ−３×Ｖｒｅｆ）／７であり、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４であるから、判定結果は“０”となる。

以上のようにして、変換デジタル値は“１００”になる。

上記の電荷共有ＳＡＲＡＤＣでは、参照容量Ｃｎ−１〜Ｃ１および入力信号容量Ｃｓの容量値は、１：２：４…２^ｎ−２：２^ｎ−１、すなわち２の累乗の比率に設定される。このような比率を２の累乗に設定する方法は、２進アルゴリズムと呼ばれ、デジタル値に変換する場合にもっとも効率のよい方法であり、一般に使用されている。

非特許文献２は、電荷共有ＳＡＲＡＤＣにおいて、容量値が２進アルゴリズムで変化する複数の容量に加えて、最小重みの容量を１個余計に設け、前半で低消費電力および高ノイズのコンパレータを使用し、後半で高消費電力および低ノイズのコンパレータを使用し、最後に最小重みの容量を付加して判定するステップを余計に設け、一層の低消費電力化を図ると共に、前半で使用する高ノイズのコンパレータの誤判定を補正することを提案している。

また、非特許文献３および４は、ＤＡ変換器を使用したＳＡＲＡＤＣにおけるＤＡ変換器の不完全整定誤差を補正するため、非２進（冗長）アルゴリズムを使用することを提案している。

また、非特許文献５は、ＤＡ変換器を使用したＳＡＲＡＤＣにおける非２進（冗長）アルゴリズムについて記載している。

非特許文献３から５のいずれも、電荷共有ＳＡＲＡＤＣについては記載していない。

J.Craninckx and G.Van der Plas, "A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS", ISSCC Dig. Tech. Papers, pp. 246-247, Feb. 2007 V.Giannini, P.Nuzzo, V.Chironi, A.Baschirotto, G.V.Plas, J.Craninckx, "An 820uW 9b 40MS/s Noise-Tolerant Dynamic-SARADC in 90nm Digital CMOS", ISSCC (Feb. 2007) F.Kuttner "A 1.2V 10b 20MS/S Non-Binary Successive Approximation ADC in 0.13um CMOS"Tech. Digest of ISSCC (Feb. 2002) M.Hesener, T.Eichler, A.Hanneberg, D.Herbison, F.Kuttner, H.Wenske"A 14b 40MS/s Redundant SAR ADC with 480MHz Clock in 0.13um CMOS"Tech. Digest of ISSCC (Feb. 2007) T.Ogawa, H.Kobayashi, M.Hotta, Y.Takahashi, H.San, N.Takai "SAR ADC Algorithm with Redundancy", IEEE Asia Pacific Conference on Circuits and Systems, Macao, pp.268-271, Dec. 2008

コンパレータは製造バラツキの関係からオフセットを有する。ＤＡ変換器を使用する一般的なＳＡＲＡＤＣでは、コンパレータのオフセットは、ＡＤＣ全体のオフセットとなり、レベルがシフトするだけで、ＡＤＣの線形性に問題は生じない。これに対して、電荷共有ＳＡＲＡＤＣでの電荷による信号処理では、コンパレータのオフセットが、入力換算オフセットの形で影響するため、ＡＤＣの線形性が劣化する。この問題は、コンパレータの入力換算オフセットは電圧であり、比較ステップが進むに従って参照容量が追加されるため、電荷換算オフセットが増加するのが原因である。

図６は、図２から図５で説明した３ビット電荷共有ＳＡＲＡＤＣにおける電荷換算オフセットの変化を示す図である。コンパレータのオフセットをＶｏｆｆとすると、第１比較ステップでは電荷換算オフセットは４Ｃ×Ｖｏｆｆであるが、第２比較ステップでは６Ｃ×Ｖｏｆｆ、第２比較ステップでは７Ｃ×Ｖｏｆｆという具合に電荷換算オフセットが変化する。

この問題を解決するため、非特許文献１および２は、コンパレータ内部に可変容量を設け、オフセットが１／２ＬＳＢ以内になるように調整することを記載している。

しかし、非特許文献１および２に記載されたようにオフセット調整して小さくするにはその分回路が複雑になり、製造工程にオフセット調整工程を設ける必要があり、その分コストが増加するという問題がある。

本発明は、簡単な構成で高精度と高速性の両方を満たす電荷共有ＳＡＲＡＤＣを実現することを目的とする。

上記問題を解決するため、本発明の電荷共有ＳＡＲ(Successive Approximation Register)アナログ−デジタル変換器（ＡＤＣ）は、非２進アルゴリズムを適用し、入力信号容量および１個以上の参照容量の容量値が非２進であるように設定する。

すなわち、本願発明の電荷共有ＳＡＲアナログ−デジタル変換器は、サンプリング時にアナログ入力信号が印加される入力端子と、基準電位に接続される基準端子と、を有し、サンプリング時に印加されるアナログ入力信号の電圧に対応した電荷量を保持する入力信号容量と、サンプリング時に印加される参照電圧の電圧に対応した電荷量を保持する１個以上の参照容量であって、各参照容量の２つの端子は、入力信号容量の入力端子と基準端子に、順接続状態と逆接続状態のいずれかの接続状態で接続可能に構成された１個以上の参照容量と、入力信号容量の入力端子の電圧が、基準電位より高いか低いかを判定するコンパレータと、コンパレータの判定結果に基づいて、入力信号容量の入力端子の電圧が基準電位に近づくように、１個以上の参照容量の入力信号容量との接続状態を選択しながら順次接続し、コンパレータの判定結果を合わせた結果からアナログ入力信号の電圧に対応するデジタル値を算出する制御回路と、を備えるアナログ−デジタル変換器であって、入力信号容量および１個以上の参照容量の容量値は、非２進で設定されていることを特徴とする。

入力信号容量および１個以上の参照容量の容量値は、すべて異なることが望ましい。

本発明によれば、冗長な非２進アルゴリズムを適用するため、参照容量の個数および比較処理（ステップ）の回数は若干増加するが、コンパレータのオフセットばらつきの許容範囲を広くできる。

本発明によれば、高速動作可能な電荷共有ＳＡＲＡＤＣの精度が向上し、製造時の歩留まりを改善できる。

図１は、一般的な電荷共有ＳＡＲＡＤＣの構成例を示すブロック図である。図２は、電荷共有ＳＡＲＡＤＣにおける変換動作を説明する図である。図３は、電荷共有ＳＡＲＡＤＣにおける変換動作を説明する図である。図４は、電荷共有ＳＡＲＡＤＣにおける変換動作を説明する図である。図５は、電荷共有ＳＡＲＡＤＣにおける、あるアナログ入力信号値に対する比較ステップと判定結果を説明する図である。図６は、３ビット電荷共有ＳＡＲＡＤＣにおける電荷換算オフセットの変化を示す図である。図７は、本発明の実施形態の電荷共有ＳＡＲＡＤＣの構成を示す図である。図８は、実施形態の電荷共有ＳＡＲＡＤＣにおける入力信号容量、複数個の参照容量およびコンパレータの部分の構成を示す図である。図９は、実施形態の電荷共有ＳＡＲＡＤＣにおける参照容量の容量値および許容誤差を示す図である。

図７は、本発明の実施形態の１０ビット電荷共有ＳＡＲＡＤＣの構成を示す図であり、図８は、実施形態の電荷共有ＳＡＲＡＤＣにおける入力信号容量、複数個の参照容量およびコンパレータの部分の構成を示す図である。

図７に示すように、実施形態の電荷共有ＳＡＲＡＤＣは、Ｃ＿ａｒｒａｙ２２およびコンパレータ１２を有する比較処理部２１と、タイミング発生回路２５と、Ｃレジスタ２６と、シフトレジスタ２７と、メモリー２８と、加算器２９と、減算器３０と、マルチプレクサ３１と、Ａレジスタ３２と、ＡＤ＿ｏｕｔレジスタ３３と、を備える。比較処理部２１を除く部分が、図１の制御回路１３に相当する部分を形成する。

図８に示すように、Ｃ＿ａｒｒａｙ２２は、スイッチＳＷ１と、入力信号容量Ｃｓと、１０個の参照容量回路２３−１…２３−１０と、を備える。図８に示すように、各参照容量回路の構成は、図１に示した従来の電荷共有ＳＡＲＡＤＣと同じ構成を有する。しかし、従来のｎビット電荷共有ＳＡＲＡＤＣは、ｎ−１個、すなわち１０ビットの場合は９個の参照容量回路を備えるのに対して、本実施形態の１０ビット電荷共有ＳＡＲＡＤＣは、１０個の参照容量回路を備え、１０個の参照容量回路に設けられる参照容量Ｃ１〜Ｃ１０および入力信号容量の容量値が、非２進アルゴリズムに従って設定されていることが図１に示した従来の電荷共有ＳＡＲＡＤＣと異なる。参照容量回路は、１０個設けられているため、比較ステップは１１ステップ行われることになる。参照容量回路２３−１…２３−１０のスイッチＳＷ１１およびＳＷ１２は、信号sample_CLKにより制御され、スイッチＳＷ１３〜ＳＷ１６は、シフトレジスタ２７の出力する信号SR_outで制御される。

図９は、参照容量Ｃ１〜Ｃ１０（Ｃ（ｋ）（ｋ＝１〜９））の容量値Ｃｕ（ｋ）、許容される１ＬＳＢ換算のオフセット誤差ｅｒ（ｋ）、およびＬＳＢで表した誤差許容値を示す。容量値Ｃｕ（ｋ）は、Ｃ１０の容量値を１として相対値で示す。なお、入力信号容量Ｃｓの容量値は、Ｃ１０の容量値の５１２倍で、Ｃ１０の容量値をＣとすると、５１２Ｃである。図９に示した参照容量の容量値Ｃｕ（ｋ）の設定については後述する。

図７に戻り、タイミング発生回路２５は、リセット信号ResetおよびクロックCLKを受けて、各部を制御するタイミング信号sample_CLK, SR_Reset, SR_CLK, Comp, CR_CLK, address1-11, AR_Reset, AR_CLK, AD_out_CLKを発生して出力する。

sample_CLKは、サンプリング期間オンになる信号で、図８のＳＷ１および各参照容量回路のスイッチＳＷ１１、ＳＷ１２は、sample_CLKがオンの期間閉状態になり、それ以外の期間は開状態になる。

コンパレータ１２は、信号compに応じて比較動作結果を出力する。

Ｃレジスタ２６は、信号CR_CLKに応じてコンパレータ１２の出力をラッチしてComp_outとして出力する。

シフトレジスタ２７は、信号SR_Resetに応じて保持している値をリセットした後、信号SR_CLKに応じてＣレジスタ２６の出力を順に取り込んでレジスタに格納し、信号SR_outとして出力する。

メモリー２８は、ＲＯＭで構成され、入力信号容量Ｃｓおよび参照容量Ｃ１〜Ｃ１０の容量値に対応する値を信号address1-10に対応させて記憶しており、入力された信号address1-10に応じて記憶された値を出力する。また、メモリー２８は、信号address11に対応させて、加算器２９には“０”を、減算器３０には“１”を出力するように値を記憶している。

加算器２９は、Ａレジスタ３２の出力値にメモリー２８の出力値を加算してマルチプレクサ３１に出力し、減算器３０は、Ａレジスタ３２の出力値からメモリー２８の出力値を減算してマルチプレクサ３１に出力する。

マルチプレクサ３１は、Ｃレジスタ２６の出力する判定結果に基づいて加算器２９または減算器３０の出力の一方を選択して出力する。

Ａレジスタ３２は、信号AR_Resetに応じてあらかじめ設定されている初期値を出力し、それ以降信号 AR_CLKに応じてマルチプレクサ３１の出力をラッチし、加算器２９および減算器３０に出力する。

ＡＤ＿ｏｕｔレジスタ３３は、AD_out_CLKに応じてマルチプレクサ３１の出力をラッチし、デジタル変換値として出力する。

次に、実施形態の１０ビット電荷共有ＳＡＲＡＤＣの動作を説明する。実施形態の電荷共有ＳＡＲＡＤＣは、１回のサンプリングステップと１１回の比較ステップを行い、各ステップは１クロックで行われる。前述のように、従来の１０ビット電荷共有ＳＡＲＡＤＣは、９個の参照容量回路を備えており、１回のサンプリングステップと１０回の比較ステップを行うのに対して、実施形態の１０ビット電荷共有ＳＡＲＡＤＣは、１０個の参照容量回路２３−１…２３−１０を備えており、１１回の比較ステップを行う。１０個の参照容量回路２３−１…２３−１０は、１０個の参照容量Ｃ１〜Ｃ１０を備えており、参照容量Ｃ１〜Ｃ１０および入力信号容量Ｃｓの容量値は、図９に示すように、非２進アルゴリズムに従って重み付けされている。

まず、信号Resetに応じて、サンプリングステップを行う。サンプリングステップでは、従来例と同様に、ＳＷ１を閉状態にして入力信号容量Ｃｓにアナログ入力信号Ｖｉｎを印加すると共に、参照容量回路２３−１…２３−１０において、ＳＷ１１およびＳＷ１２を閉状態に、ＳＷ１３〜ＳＷ１６を開状態にして、参照容量Ｃ１〜Ｃ１０に参照電圧Ｖｒｅｆを印加する。この後、ＳＷ１を開状態に、ＳＷ１１およびＳＷ１２を開状態にする。これにより、入力信号容量Ｃｓには、Ｑｉｎ＝５１２Ｃ×Ｖｉｎの電荷が蓄積され、参照容量Ｃ１〜Ｃ１０に、Ｃｕ（ｋ）×Ｖｒｅｆ（ｋ＝１〜１０）が蓄積される。さらに、Ａレジスタ３２は、初期値５１２、すなわち１０ビットのデジタル値の中間値を出力するように設定される。

第１比較ステップでは、コンパレータ１２が、入力信号容量Ｃｓの入力端子の電圧が、ＧＮＤより高いか低いかを判定する。この時、メモリー２８は、１番目のアドレスに記憶されたＣ１のＣｕ（１）＝２３７を出力し、加算器２９はＡレジスタ３２の出力する初期値５１２に２３７を加算した値７４９を、減算器３０はＡレジスタ３２の出力する初期値５１２から２３７を減算した値２７５を、それぞれ出力する。マルチプレクサ３１は、判定結果が“高（１）”の場合は加算器２９の出力する値７４９を、判定結果が“低（０）”の場合は減算器３０の出力する値２７５を選択し、Ａレジスタ３２は、マルチプレクサ３１の出力する値をラッチして出力する。

第２比較ステップでは、第１比較ステップの判定結果が“１”の場合、参照容量回路２３−１のＳＷ１５およびＳＷ１６を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの基準端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝５１２Ｃ×Ｖｉｎ−２３７Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（５１２Ｃ＋２３７Ｃ）＝（５１２×Ｖｉｎ−２３７×Ｖｒｅｆ）／７４９となる。この状態で、コンパレータ１２が比較を行う。

また、第１比較ステップの判定結果が“０”の場合、参照容量回路２３−１のＳＷ１３およびＳＷ１４を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの入力端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝５１２Ｃ×Ｖｉｎ＋２３７Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（５１２Ｃ＋２３７Ｃ）＝（５１２×Ｖｉｎ＋２３７×Ｖｒｅｆ）／７４９となる。この状態で、コンパレータ１２が比較を行う。

この時、メモリー２８は、２番目のアドレスに記憶されたＣ２のＣｕ（２）＝１２７を出力し、加算器２９はＡレジスタ３２の出力する値（７４９または２７５）に１２７を加算した値（８７６または４０２）を、減算器３０はＡレジスタ３２の出力する値（７４９または２７５）から１２７を減算した値（６２２または１４８）を、それぞれ出力する。マルチプレクサ３１は、判定結果が“高（１）”の場合は加算器２９の出力する値（８７６または４０２）を、判定結果が“低（０）”の場合は減算器３０の出力する値（６２２または１４８）を選択し、Ａレジスタ３２は、マルチプレクサ３１の出力する値をラッチして出力する。

以下、第３比較ステップから第１１比較ステップで、参照容量Ｃ２〜Ｃ１０が前のステップの判定結果に応じて入力容量Ｃｓに接続され、ステップに応じてメモリー２８の出力するＣｕ（３）〜Ｃｕ（１０）を、前の比較ステップでＡレジスタ３２に保持された値に対して加算または減算を繰り返し、デジタル変換値が生成される。

最終の第１１比較ステップでは、メモリー２８は、加算器２９に“０”を、減算器３０に “１”を出力しており、加算器２９は、Ａレジスタ３２の出力する第１１比較ステップの比較レベルをそのまま出力し、減算器３０は、第１１比較ステップの比較レベルから１を減じた値を出力する。マルチプレクサ３１は、第１１比較ステップの比較結果に応じて加算器２９または減算器３０を選択して出力し、ＡＤ＿ｏｕｔレジスタ３３は、AD_out_CLKに応じてマルチプレクサ３１の出力をラッチし、ＡＤ変換値として出力する。

以上でＡＤ変換処理が終了する。

次に、参照容量Ｃ１〜Ｃ１０の容量値を設定する方法について一般化して説明する。

まず、Ｎビット電荷共有ＳＡＲＡＤＣで生じる誤差を見積もる。ＮビットＭステップのＳＡＲＡＤＣを考える。ｋステップ目での容量の合計値をＣ_ｓｕｍ（ｋ）とすると、以下のように表せる。

コンパレータの入力換算オフセットをＶ_ｏｓとすると、ｋステップ目の電荷換算オフセットＯ_ｏｓは、次のように表せる。

非２進冗長アルゴリズムでは最終ステップを基準に誤差を考える。したがって、ｋステップ目のオフセットによる電荷誤差Ｑｅｒ（ｋ）は、以下のようになる。

入力電荷のフルスケールをＱ_ＦＳとすると、１ＬＳＢ換算のオフセット誤差ｅｒ（ｋ）は、以下のようになる。

これを許容するアルゴリズムを設計する。

そして、最終比較値のオフセットＱ_ｏｓ（Ｍ）がＡＤＣ全体のオフセットとなる。１ＬＳＢ換算したＡＤＣオフセットＤ_ｏｓは以下のようになる。

ＡＤＣ全体にオフセットがある場合、端の入力に対して出力の飽和が起きる。この出力の飽和は冗長アルゴリズムにオーバーレンジを持たせ、出力の階調が２^Ｎ＋２＊Ｄ_ｏｓになるように設計することで、無くすことができる。

図９は、１０ビット１１ステップで、Ｖｉｎ＝−１Ｖ〜＋１Ｖ、Ｖｒｅｆ＝１Ｖ、Ｃｓ＝５１２Ｃ、Ｖ_ｏｓ＝５５ｍＶの場合の例である。

以上、実施形態を説明したが、記載した実施形態は発明を説明するためのもので、当業者には、特許請求の範囲において各種の変形例があり得ることが容易に理解可能である。

本発明は、電荷共有逐次比較型ＡＤ変換回路に適用可能である。

１２比較器
２１比較処理部
２２Ｃ＿ａｒｒａｙ
２３−１〜２３−１０参照容量回路
２５タイミング発生回路
２６Ｃレジスタ
２７シフトレジスタ
２８メモリー
２９加算器２９
３０減算器
３１マルチプレクサ３１
３２Ａレジスタ
３３ＡＤ＿ｏｕｔレジスタ３３

Claims

サンプリング時にアナログ入力信号が印加される入力端子と、基準電位に接続される基準端子と、を有し、サンプリング時に印加されるアナログ入力信号の電圧に対応した電荷量を保持する入力信号容量と、
サンプリング時に印加される参照電圧の電圧に対応した電荷量を保持する１個以上の参照容量であって、各参照容量の２つの端子は、前記入力信号容量の前記入力端子と前記基準端子に、順接続状態と逆接続状態のいずれかの接続状態で接続可能に構成された１個以上の参照容量と、
前記入力信号容量の前記入力端子の電圧が、前記基準電位より高いか低いかを判定するコンパレータと、
前記コンパレータの判定結果に基づいて、前記入力信号容量の前記入力端子の電圧が前記基準電位に近づくように、前記１個以上の参照容量の前記入力信号容量との接続状態を選択しながら順次接続し、前記コンパレータの判定結果を合わせた結果から前記アナログ入力信号の電圧に対応するデジタル値を算出する制御回路と、を備えるアナログ−デジタル変換器であって、
前記入力信号容量および前記１個以上の参照容量の容量値は、非２進で設定されていることを特徴とするアナログ−デジタル変換器。
前記入力信号容量および前記１個以上の参照容量の容量値は、すべて異なる請求項１に記載のアナログ−デジタル変換器。