JP4886558B2 - 情報処理装置 - Google Patents

Description

本発明は、情報処理装置の停止要因を保存することが可能な情報処理装置に関する。

産業や公共の現場で用いられる情報処理装置においては、障害が発生した時にその停止要因を保存し、原因解析に活用することが、早期の障害復旧に非常に有効である。

従来、情報処理装置では、起動時に、自動的に接続されたハードウェアの診断と初期化処理を行なうＰＯＳＴ（Ｐｏｗｅｒ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）と称するプログラムが内蔵され、メモリ、キーボードなどのシステム構成を診断して、表示する機能が具備されている。

ＰＯＳＴを実行する際は、システムのＢＩＯＳに保持されているタスクテーブルに従って、その複数のタスクを順に実行していく。

また、最近のＰＣサーバＢＩＯＳでは、ＩＰＭＩ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｍａｎａｇｅｍｅｎｔ Ｐｌａｔｆｏｒｍ）と呼ばれる特定のコマンドを使用して、ＢＭＣ（Ｂａｓｅｂａｎｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）と呼ばれるプロセッサにタスク番号を通知するようにしている。

同時にＢＭＣのタイマーを（設定した時間が経過してもリセットされない場合は、リブートするように）セットする。ＰＯＳＴ途中でハングアップしてしまった場合は、設定した時間経過後リブートしてシステムを復旧する。ＢＭＣはリブート時のタスク番号を保持しているので、これをログデータとして記録するようにしている。

このように、従来の障害診断方式では、必ずＢＭＣのような専用のプロセッサが必要であった。ＢＭＣが存在しないシステムも存在するが、この場合は、システムハングアップした時にリブートすることは可能であるが、どのタスク番号でハングしたのか記録できないなど機能が制限されていた。

そこで、ＢＭＣなどの特定のプロセッサを具備しなくともＰＯＳＴの起動障害を監視可能なＰＣサーバを提供する技術が開示されている（例えば、特許文献１参照。）。

また、従来の情報処理装置においては、装置の停止要因の保存機器および停止要因の保存方法としては、停止要求をかけた要因をアプリケーションまたはドライバなどのソフトウェアによってファイルとしてＨＤＤなどの外部記憶装置などに保存するものであった。（例えば、特許文献２参照。）。

また他の方法としては、通常時は、ロギングデータは外部記憶装置にファイルとデータとを保存するものであった。（例えば、特許文献３参照。）
特開２００４−３０２７３１号公報（図１、第１頁） 特開平１０−２６０８７０号公報（図１、第１頁） 特開平７−３１９７４１号公報（図２、第１頁）

従来のシステムの停止要因の保存方法においては、ＨＤＤなどの外部記憶装置にロギングデータをファイルとして保存するため、基本ソフトウェア及びアプリケーション・ドライバなどのソフトウェアが動けない状況においては、ロギングデータの保存ができない問題がある。

そのため、システム起動中などの基本ソフトウェア及びアプリケーション・ドライバなどのソフトウェアが動けない状況で異常停止が発生した場合、その停止要因を保存することは不可能であった。

システム停止要因のロギングデータが保存されない場合、システム故障の原因の究明に非常に時間が掛かったり、発生頻度の低い停止要因の場合には究明が不可能となったりする問題がある。

ところで、情報処理装置の演算処理部が停止する要因には、ＰＯＳＴ診断で検出されるシステムの異常以外に、電源スイッチやシステムリセットスイッチの誤操作や雑音などによる誤動作、動作中の電子部品の過熱、供給電源電圧の低下などによってシステムが停止する場合がある。

そこで本発明では、情報処理装置が通常処理中、起動処理中及び停止処理中のいずれかの処理中に発生した停止要因信号を不揮発性メモリに確実に保存することができる情報処理装置を提供することを目的とする。

上記目的を達成するために、本発明による請求項１に係る情報処理装置は、演算処理部
、及び演算処理装置の停止要因処理部とから成る情報処理装置であって、前記演算処理部
は、当該演算処理部自身の異常を検出する異常検出回路を備える中央演算処理部と、前記
中央演算処理部のシステムリセットスイッチと、前記演算処理部の電源部と、前記電源部
の電源スイッチとを有し、前記中央演算処理部は、前記システムリセットスイッチの出力
信号をディレイするリセットディレイ回路と、前記リセットディレイ回路の出力信号でリ
セット動作を制御するとともに当該中央演算処理部自身の異常を診断して外部に出力する
前記異常検出回路を含むＣＰＵ制御回路と、当該ＣＰＵ制御回路のバスを介して接続され
た前記ＣＰＵ制御回路の主メモリと、前記バスを介して接続された入出力インタフェース
回路とを有し、前記電源部は、前記電源スイッチの出力信号をオフディレイする電源オフ
ディレイ回路と、前記電源オフディレイ回路の出力信号で自身の出力を制御する電源回路
と、前記電源回路の出力の低下を検出する電圧低下検出回路とを有し、前記停止要因処理
部は、前記電源スイッチ、前記システムリセットスイッチ、及び前記電圧低下検出回路か
らの停止要因信号、さらに、前記異常検出回路から出力される停止要因信号を入力して、
これらの停止要因信号を記憶させるとともに表示させるための停止要因記憶制御部と、前
記停止要因信号を記憶する不揮発性メモリと、前記停止要因信号を表示する表示部とを有
し、前記情報処理装置が通常処理中、起動処理中、及び停止処理中のいずれかの処理中に
発生した前記停止要因信号を識別可能に記憶させるようにしたことを特徴とする。

電源開閉信号、システムリセットスイッチ信号及び中央演算処理部の異常検出信号を確実に書き込みすることを保証するタイミング、または、動作を保証する電圧を確実に供給して、発生した停止要因信号を解除するようにしたので、情報処理装置の通常処理中、起動処理中及び停止処理中のいずれかの処理中に発生した停止要因信号を確実に記憶し表示させることが可能な情報処理装置を提供することが出来る。

以下、図面を参照して説明する。

本発明による情報処理装置について、図１を参照して説明する。図１は、本発明による情報処理装置の構成図である。

本発明による情報処理装置は、演算処理部１と、停止要因処理部２と、周辺装置３とから構成される。周辺処理装置３は、システムの要求によって適宜変更される。

演算処理部１は、中央演算処理部１１、電源部１２、電源スイッチ１３及びシステムリセットスイッチ１４から構成される。

次ぎに、各部の構成について説明する。中央演算処理部１１は、本演算処理部を制御するＣＰＵ制御回路１１ａと、システムリセットスイッチ１４の信号を受信して、この信号を所定の時間分遅延させてＣＰＵ制御回路１１ａに供給するリセットディレイ回路１１ｂと、ＣＰＵ制御回路１１ａが直接アクセスする主メモリ１１ｃと、ＣＰＵ制御回路１１ａで制御される周辺装置の入出力インタフェース回路１１ｄと、これら各部を接続するＣＰＵ制御回路バス１１ｅと、その拡張バス１１ｆとから成る。

また、ＣＰＵ制御回路１１ａには、ＣＰＵを含む動作中の電子部品の温度異常、及びＣＰＵ制御回路１１ａの制御動作の異常をＣＰＵ制御回路１１ａ自身で検出する異常検出回路１１ａ１を備える。この制御動作の異常は、例えば、拡張バスエラー、メモリアクセスエラーなどが自身のＣＰＵ制御回路で検出するように構成される。

この異常検出回路１１ａの出力は、拡張バス１１ｆを介して、電源回路１２ａ及び後述する停止要因記憶制御部２１に送信される。

次ぎに、電源部１２は、演算処理部１の各部及び停止要因処理部２に電源を供給する電源回路１２ａと、この電源回路１２ａの出力の異常を監視する電圧低下検出回路１２ｂと、電源スイッチ１３の信号を受信して、電源回路１２ａの出力のオフ時のタイミングを遅延させる電源オフディレイ回路１２ｃとから成る。

また、停止要因処理部２は、電源スイッチ１３、システムリセットスイッチ１４、及び電圧低下検出回路１２ｂの信号を受信し、また、異常検出回路１１ａ１からの停止要因信号を拡張バス１１フォ介して受信して、記憶及び表示させるための制御を実行する停止要因記憶制御部２１と、停止要因記憶制御部２１で書き込み読み出し動作を制御され、停止要因信号を記憶する不揮発性メモリ２２と、その表示部２３とから成る。

不揮発性メモリ２２は、ＲＯＭやフラッシュメモリで構成され、表示部２３は、停止要因信号が判別可能なＬＥＤなどのディスプレイであれば良い。

また、周辺装置３は、図示しない外部記憶装置、入出力装置、及び通信装置などから構成される。

次ぎに、このように構成された情報処理装置の動作について説明する。情報処理装置の電源スイッチ１３をオンして、予め組み込まれたＰＯＳＴが実行され、システムの異常が自動的に診断され、基本ソフトウェアやアプリケーションソフトウェアが立ち上がる。

そして、情報処理装置の起動後の電源スイッチ１３、またはシステムリセットスイッチ１４が何らかの原因で誤って操作されたり、雑音の混入で誤動作したり、動作中の電子部品の温度異常、供給電源電圧の低下などが発生する可能性がある。

動作中の電子部品の温度異常、供給電源電圧の低下などの異常は、異常検出回路１１ａが予め定められた異常判定レベルを超えると、その異常を検出して停止要因信号を発する。

また、拡張バスエラー、メモリアクセスエラーなど、異常検出回路１１ａで検出された停止要因信号は、予め検出される信号が停止要因記憶制御回路２１に割り付けられて入力されるので、電源部１２から各部に供給される電圧が正常である限り、不揮発性メモリ２２に正しく識別されて記憶される。

ところが、電源スイッチ１３が、何らかの原因で誤操作されたり、誤動作したりした場合には、電源回路１２ａがシャットダウンされ、電源回路１２ａの出力が正常値の範囲以下に低下した場合には、停止要因信号は何れも不揮発性メモリ２２に記憶されない場合が考えられる。

しかしながら、本発明の構成では、電源スイッチ１３と電源回路１２ａとの間に電源オフディレイ回路１２ｃを、また、システムリセットスイッチ１４とＣＰＵ制御回路１１ａとの間にリセットディレイ回路１１ｂを備え、いずれのスイッチ信号が入力されても、停止要因信号が不揮発性メモリ２２に書き込みされる時間分遅延されているので、電源回路１２ａからの出力が低下する前に確実に記憶され、その後リセット処理動作に入る。

このとき、電圧低下検出回路１２ｂの異常検出設定値は、動作可能な最下限値の範囲の設定値として必要がある。

このような構成とすることで、誤操作、誤動作による情報処理装置の停止処理中の停止要因信号を識別して不揮発性メモリ２２に記憶するとともに、表示部２２にその要因を表示させることが出来る。

また、ＰＯＳＴ診断の出力信号を拡張バス１１ｆ経由で停止要因記憶制御部２１に入力するように構成しておけば、ＰＯＳＴ信号も、同時に記憶表示させることが可能である。

図２は、本発明の実施例２の情報処理装置の構成図である。この実施例の各部について、図１の実施例１の情報処理装置の各部と同一部分は、同一符号で示しその説明を省略する。

この実施例２が、実施例１と異なる点は、実施例１では停止要因信号が不揮発性メモリ２２に確実に記憶されるタイミングまで、電源部１２から供給される電圧が保証されるように、電源スイッチ１３及びシステムリセットスイッチ１４からに信号を遅延させるようにしたが、本実施例２においては、電源部１２内に二次電池１２ｃを搭載し、中央情報処理部１１及び停止要因処理部２に常時電圧を供給するようにして、電源回路１２ａの出力が低下しても、停止要因信号が確実に不揮発性メモリ２２に記憶されるようにしたことにある。

本実施例２によれば、二次電池を備えているので、停止要因処理部２の電源の低下による異常停止要因信号の記憶処理の誤動作の恐れがなく、起動処理中、通常処理中、停止処理中のいずれの処理中であっても誤操作及び誤信号による情報処理装置の停止要因信号を識別して記憶・表示することが出来る。

本発明は、上述した実施例に何ら限定されるものではなく、停止要因信号の検出手段と、その停止要因信号を識別して書き込むメモリ書き込み手段とその書き込みタイミングを保証する手段を備えたものであれば良く、本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。

本発明の情報処理装置の実施例１の構成図。 本発明の情報処理装置の実施例２の構成図。

符号の説明

１ 演算処理部
２ 停止要因処理部
３ 周辺装置
１１ 中央演算処理部
１１ａ ＣＰＵ制御回路
１１ｂ リセットディレイ回路
１１ｃ 主メモリ
１１ｄ 入出力インタフェース回路
１１ｅ ＣＰＵ制御回路バス
１１ｆ 拡張バス
１２ 電源部
１２ａ 電源回路
１２ｂ 電圧低下検出回路
１２ｃ 二次電池
１３ 電源スイッチ
１４ システムリセットスイッチ
２１ 停止要因記憶制御部
２２ 不揮発性メモリ
２３ 表示部

Claims (2)

1. 演算処理部、及び演算処理装置の停止要因処理部とから成る情報処理装置であって、
   前記演算処理部は、当該演算処理部自身の異常を検出する異常検出回路を備える中央演算
   処理部と、前記中央演算処理部のシステムリセットスイッチと、前記演算処理部の電源部
   と、前記電源部の電源スイッチとを有し、
   前記中央演算処理部は、前記システムリセットスイッチの出力信号をディレイするリセッ
   トディレイ回路と、前記リセットディレイ回路の出力信号でリセット動作を制御するとと
   もに当該中央演算処理部自身の異常を診断して外部に出力する前記異常検出回路を含むＣ
   ＰＵ制御回路と、当該ＣＰＵ制御回路のバスを介して接続された前記ＣＰＵ制御回路の主
   メモリと、前記バスを介して接続された入出力インタフェース回路とを有し、
   前記電源部は、前記電源スイッチの出力信号をオフディレイする電源オフディレイ回路と
   、前記電源オフディレイ回路の出力信号で自身の出力を制御する電源回路と、前記電源回
   路の出力の低下を検出する電圧低下検出回路とを有し、
   前記停止要因処理部は、前記電源スイッチ、前記システムリセットスイッチ、及び前記電
   圧低下検出回路からの停止要因信号、さらに、前記異常検出回路から出力される停止要因
   信号を入力して、これらの停止要因信号を記憶させるとともに表示させるための停止要因
   記憶制御部と、前記停止要因信号を記憶する不揮発性メモリと、前記停止信号を表示する
   表示部とを有し、
   前記情報処理装置が通常処理中、起動処理中、及び停止処理中のいずれかの処理中に発生
   した前記停止要因信号を識別可能に記憶させるようにしたことを特徴とする情報処理装置
   。
2. 前記電源オフディレイ回路及び前記リセットディレイ回路の遅延時間は、前記不揮発性
   メモリへの前記停止要因信号の書き込みに要する時間以上に遅延させるようにしたことを
   特徴とする請求項１に記載の情報処理装置。

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