JP4901809B2 - 部品内蔵多層回路基板 - Google Patents

Description

本発明は、複数の配線層と絶縁層とを交互に積層して成り、半導体チップ他の回路部品を内蔵する部品内蔵多層回路基板に関する。

近年、電子機器の軽薄短小化や高性能化、多機能化に伴い、半導体チップ等の回路部品を内蔵した多層回路基板が種々提案されている（例えば、特許文献１、２および非特許文献１を参照）。

このように部品を内蔵した構造では、特に半導体チップからの大きな発熱が基板内に蓄積され易く、製品寿命が短縮する恐れがある。

特開２０００−３２３６４５号公報（特許請求の範囲） 特開２００１−１７７０４５号公報（特許請求の範囲） 「エレクトロニクス実装技術」２００３年１月号(vol.１９、No.１、ｐ１２〜１９）

本発明は、内蔵された半導体チップで発生する熱を外部へ効率的に放熱できる構造を備えた部品内蔵多層回路基板を提供することを目的とする。

上記の目的を達成するために、本発明によれば、コア基板上に複数の配線層と絶縁層とを交互に積層して成り、回路部品として少なくとも半導体チップを内蔵する部品内蔵多層回路基板において、
半導体チップは、その回路面を、上記積層の方向と同じ方向である上向きにして配置されており、下記の（１）〜（３）：
（１）半導体チップの裏面が伝熱層を介してコア基板に接合されている構造、
（２）半導体チップの直上に設けられた絶縁層を貫通して半導体チップの回路面上に形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造、および
（３）半導体チップの直上に設けられた絶縁層を貫通して半導体チップの回路面上に形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、
のうちの構造（１）と、構造（２）および（３）のいずれか一方とを組み合わせた構造を備えており、かつ上記半導体チップと上記伝熱層とが同一絶縁層内に設けられており、
（Ａ）構造（１）と（２）とを組み合わせた構造においては、コア基板の半導体チップ形成面とは反対側の面に外部接続端子が形成され、該外部接続端子と該半導体チップとは前記コア基板に設けられた貫通孔を介して電気的に接続されており、
（Ｂ）構造（１）と（３）とを組み合わせた構造においては、伝熱ビアと放熱板とが、該伝熱ビアが形成された絶縁層上に設けた伝熱ラインを介して熱的に接続されている
ことを特徴とする部品内蔵多層回路基板が提供される。

前記構造（１）における伝熱層として、導電粒子を含有する導電性ペースト、金属柱を含有する接着フィルム、金属層のうちのいずれかを用いることができる。導電粒子および金属柱は、典型的にはそれぞれＮｉ、Ａｇ、Ｃｕ、Ａｕのいずれか１種から成る。また、金属層は典型的には、前記直下の層上に形成された金属めっき層と、前記半導体チップの裏面上に形成された金属スパッタ層とが合体されて成る。

更に、前記構造（２）および（３）における放熱板として金属板を用いることができる。

なお、特許請求しない参考技術として、複数の配線層と絶縁層とを交互に積層して成り、回路部品として少なくとも半導体チップを内蔵する部品内蔵多層回路基板において、
半導体チップはその回路面を積層方向に対して逆方向である下向きにして配置されており、下記（１）〜（２）：
（１）半導体チップの裏面上に直接または伝熱層を介して形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造、および
（２）半導体チップの裏面上に直接または伝熱層を介して形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、のうち少なくとも１つの構造を備えていることを特徴とする部品内蔵多層回路基板もここに開示する。

典型的には、上記伝熱層は、半導体チップの裏面上にバリア層を介して形成された金属層から成る。また、前記放熱板として金属板を用いることができる。

〔実施形態１〕
図１に、半導体チップの回路面を上向き（フェイスアップ）にして埋め込んだ第１発明の一実施形態による部品内蔵多層回路基板の一例を示す。

本実施形態は、本発明の特徴である構造（１）〜（３）のうち、下記：
（１）半導体チップの裏面が伝熱層により直下の層に接合されている構造、および
（２）半導体チップの回路面上に形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造、
の２つを併せ備えた形態である。

図示した部品内蔵多層回路基板１０は、ガラスクロス基板から成るコア基板１００上に、上面側の配線層１０２および１０４、下面側の配線層１０６、配線層１０２／１０４間の絶縁膜１０８、１１０、上面および下面の表面絶縁膜１１２および１１４を備え、層間絶縁膜１０８内に半導体チップ１１６が回路面１１６Ａを上向き（積層方向）にして埋め込まれている。半導体チップ１１６の裏面１１６Ｂ（図中の下面）は伝熱層１１８によって直下の配線層１０２に接合されている。半導体チップ１１６の回路面１１６Ａから層間絶縁膜１１０を貫通して上方へ延びる伝熱ビア１２０が、層間絶縁膜１１０上の配線層１０４と同じ積層階にある伝熱層１０４Ａに接合している。伝熱層１０４Ａはその上面の２層の金属めっき層１２２、１２４から成る接続パッド１２３を介して、その上に導電性ペースト１２６で接合された放熱板１２８と熱的に接続されている。導電性ペースト層１２６は接着層としても機能している。

層間絶縁膜１１０のみを貫通する結線ビア１３０は、半導体チップ１１６の回路面１１６Ａの電極パッド（図示せず）と配線層１０４とを電気的に接続しており、層間絶縁膜１０８および１１０を貫通する結線ビア１３２は、上層階の配線層１０４と下層階の配線層１０２とを電気的に接続している。コア基板１００を貫通するスルーホール１３４により、基板上下面の配線層１０４と１０６とが電気的に接続されている。スルーホール１３４は、コア基板を貫通する素孔の内壁を被覆する導電層から成る筒の形をしており、筒状スルーホール１３４の内部は樹脂１３７で充填されている。基板下面側の配線層１０６には２層の金属めっき層１３５Ａ、１３５Ｂを介して外部接続端子１３６が形成されており、基板下面はその部分を除く全体が表面絶縁膜１１４で覆われている。

図１の部品内蔵多層回路基板１０は、半導体チップ１１６の裏面１１６Ｂ側は伝熱層１１８を介してコア基板１００へ放熱され、回路面１１６Ａ側は伝熱ビア１２０を介して伝熱層１０４Ａ／接続パッド１２３／導電性ペースト１２６／放熱板１２８の伝熱経路で放熱される。これにより、半導体チップ１１６内で発生した熱の内部蓄積が大幅に低減され、製品寿命が顕著に向上する。

図１の部品内蔵多層回路基板１０を製造する手順の一例を説明する。

先ず、内蔵する半導体チップ１１６を作製する手順を説明する。

図２に示したように、多数の半導体素子を形成した半導体ウェハ（シリコンウェハ）１１６’を用意する。図中の上面１１６’Ａが半導体素子形成面であり、１１６’Ｂがウェハ裏面である。

図３に示すように、上面１１６’Ａに表面保護テープ１４０を貼り付ける。これは、ラミネーターにより常温でロール加圧することにより行なう。

図４に示すように、裏面１１６’Ｂの研削によりウェハ厚さを２０〜１００μｍまで薄くする。これは、バックグラインダーを用い、回転速度４０００ｒｐｍ、研削速度１μｍ／secで行ない、裏面１１６’Ｂを粗さ（Ｒａ）０．０１μｍに仕上げる。

図５に示すように、裏面１１６’ＢにスパッタリングによりＡｕ等の金属から成る伝熱層１１８Ａを形成する。これは、１０^−４Ｐａの減圧下で出力５００Ｗ、基板温度７０℃で行なう。Ａｕ伝熱層１１８Ａの厚さは０．１〜０．３μｍ程度にする。

図６に示すように、Ａｕ伝熱層１１８の上からダイシングテープ１４２を貼り付ける。これは、ラミネータ―により常温でロール加圧することにより行なう。

図７に示すように、表面保護テープ１４０を剥離する。これは、テープリムーバーによりピール方式で行なう。これにより、ウェハ１１６’の上面（素子形成面）１１６’Ａが再び露出する。

図８に示すように、ウェハ１１６’をダイシングラインＤに沿ってダイシングして個々の半導体チップに分割する。これは、ダイサーを用い、ダイシングブレード回転速度４００００ｒｐｍ、切断速度５０ｍｍ／secで行なう。

図９に示すように、上記のダイシングにより個々の半導体チップ１１６が得られる。各半導体チップ１１６は裏面１１６ＢにＡｕの伝熱層１１８Ａを備えている。

次に、上記半導体チップ１１６を埋め込んだ部品内蔵多層回路基板１０を製造する手順の一例を説明する。

図１０に示すように、ガラスクロス基板（厚さ５００μｍ）等から成るコア基板１００を用意する。

図１１に示すように、コア基板１００の所定箇所にドリルにより径φ１５０〜３００μｍのスルーホール素孔１３４’を開口する。

図１２に示すように、無電解めっきおよび電解めっきにより、コア基板１００の上面、下面およびスルーホール素孔内壁にＣｕめっき層１０３を形成する。

図１３に示すように、スルーホール素孔１３４’内をエポキシ樹脂１３７で充填する。Ｃｕめっき層１０３は、図１に示した上下両面の配線層１０２、１０６およびスルーホール１３４を構成する。

図１４に示すように、上面全体にエポキシ系の感光性レジスト層１０８’を形成する。これは、真空ラミネータ―を用い、基板温度１００〜１５０℃、加圧力１ＭＰａで感光性エポキシ樹脂フィルムを貼り付けることにより行なう。レジスト層１０８’の厚さは内蔵する半導体チップ１１６の厚さと同等とする。

図１５に示すように、レジスト層１０８’に通常の露光・現像処理により内蔵半導体チップの収容口１４４を開口する。その後、１５０〜１７０℃、２時間の加熱処理によりレジスト層１０８’を完全に硬化させて、層間絶縁膜１０８（図１）とする。

図１６に示すように、チップ収容口１４４内に露出した配線層１０２上に、無電解めっきによりＡｕの伝熱層１１８Ｂを形成する。これは、シアン系Ａｕめっき液を用い、液温８０℃で４０分間処理することにより行なう。Ａｕ伝熱層１１８Ｂは厚さ０．３μｍとする。

図１７に示すように、チップ収容口１４４内に、前述のように作製した半導体チップ１１６を挿入する。その際、半導体チップ１１６の回路面１１６Ａを上向き（フェイスアップ）にして、裏面１１６Ｂに形成してあるＡｕ伝熱面１１８Ａを下向きにする。

図１８に示すように、超音波を用いたダイボンディングにより、コア基板１００側のＡｕ伝熱層１１８Ｂと、半導体チップ１１６側のＡｕ伝熱層１１８Ａとを接合する。これは、超音波振幅３μｍ、周波数５０Ｈｚ、荷重１０Ｎ、時間１０sec、温度１００℃にて行なう。これにより２つのＡｕ伝熱層１１８Ａと１１８Ｂとが合体して一体のＡｕ伝熱層１１８となり、半導体チップ１１６の裏面１１６Ｂからコア基板１００側への放熱経路が確保される。

図１９に示すように、上面を覆う層間絶縁膜１１０を形成する。これは、真空ラミネータ―により熱硬化性エポキシ樹脂フィルム（非感光性、厚さ３０〜５０μｍ）を温度１００〜１５０℃、加圧力１ＭＰａにて貼り付けた後、オーブンにて１７０℃、２時間で硬化させることにより行なう。

図２０（１）に示すように、層間絶縁膜１１０を貫通して半導体チップ１１６の回路面１１６Ａに達する伝熱ビア穴１２０’および結線ビア穴１３０’と、層間絶縁膜１１０および１０８を貫通して上面側配線層１０２に達する結線ビア穴１３２’とを開口する。これは、ＹＡＧレーザ（波長３５５ｎｍ）を用いたレーザ加工により同時に開口する。ビア穴は頂部径６０μｍ、底部径５０μｍである。図２０（２）に上から見た平面配置を示すように、伝熱ビア穴１２０’は回路面１１６Ａの中央部に、結線ビア穴１３０’は回路面１１６Ａの周縁部に形成する。

図２１に示すように、上面全体に無電解Ｃｕめっき層１４６を形成する。すなわち、触媒作用を有するパラジウムコロイド溶液に浸漬する前処理を行なった後に、硫酸銅めっき液中で、４５℃、３０分の条件にてめっき処理を行なう。

図２２（１）に示すように、無電解Ｃｕめっき層１４６の上にレジストパターン１４８を形成する。これは、厚さ２０μｍのドライフィルムレジストを貼り付けた後に、露光・現像処理することにより行なう。図２２（２）に上から見た平面配置を示すように、このレジストパターン１４８は、周縁部は結線ビア穴１３０’、１３２’を含む領域に対応していて、個々の接続パッドおよび配線同士を離間して画定する多数の開口からなる周縁部パターン１４８Ｐであり、中央部は複数の伝熱ビア穴１２０’全てを一括して露出させる単一の開口としての中央部パターン１４８Ｃである。

図２３（１）に示すように、無電解Ｃｕめっき層１４６を給電層とする電解Ｃｕめっきにより、レジストパターン１４８の各開口内をＣｕで充填して、伝熱ビア１２０、結線ビア１３０、１３２、配線層１０４、伝熱層１０４Ａを形成する。配線層１０４、伝熱層１０４Ａは共に厚さ１５μｍで同じ積層階に形成される。図２３（２）に上から見た平面配置を示すように、図２２（２）に示したレジスト周縁部パターン１４８Ｐで画定された領域に配線層１０４が形成されており、これにより最外部の結線ビア１３２と内側の結線ビア１３０とが電気的に接続されている。図中、１０４（１３２）および１０４（１３０）と記した箇所が配線１０４と結線ビア１３２および結線ビア１３０との接続パッドである。図２３（２）において、中央に形成されている伝熱層１０４Ａは、図２２（２）に示したレジスト中央部パターン１４８Ｃの開口内に一体として形成されており、その下層にある伝熱ビア１２０の全てと一括接合している。

図２４に示すように、レジスト層１４８を剥離除去した後、その下に露出した無電解Ｃｕめっき層１４６を除去する。これにより、配線層１０４と伝熱層１０４Ａとが互いに分離されて完成する。

図２５に示すように、伝熱層１０４Ａを除く上面全体を覆うソルダレジスト層１１２を形成する。これは、真空ラミネータ―により熱硬化性エポキシ樹脂フィルム（非感光性、厚さ３０〜５０μｍ）を温度１００〜１５０℃、加圧力１ＭＰａにて貼り付け、オーブンにて１７０℃、２時間で硬化させた後に、ＹＡＧレーザ（波長３５５ｎｍ）を用いたレーザ加工により伝熱層１０４Ａの部位のみ開口する。また、同様の方法により、下面にも外部接続端子用のパッド形成予定部１３６’を除いた全面にソルダレジスト層１１４を形成する。

図２６に示すように、上面の開口部内に露出した伝熱層１０４Ａと、下面のパッド形成予定部１３６’にそれぞれ接続パッド１２３と１３５を形成する。これは、無電解めっきによりそれぞれの箇所にＮｉめっき層１２２、１３５ＡとＡｕめっき層１２４、１３５Ｂとを順次形成することにより行なう。すなわち、伝熱層１０４Ａ上の接続パッド１２３は、下地Ｎｉめっき層１２２とＡｕめっき層１２４とから成る２層構造であり、同様に下面の外部接続端子用の接続パッド１３５は下地Ｎｉめっき層１３５ＡとＡｕめっき層１３５Ｂとから成る２層構造である。

図２７に示すように、上面全体に導電性ペーストとしてＡｇペースト層１２６を形成する。

図２８に示すように、Ａｇペースト層１２６上の全面に放熱板として厚さ０．３〜０．７ｍｍのＡｌプレート１２８を接合する。これは、Ａｌプレート１２８をＡｇペースト層１２６上に載置して、１５０〜１７０℃、２時間の熱処理によりＡｇペースト層１２６を硬化させることにより行なう。これにより、半導体チップ１１６の回路面１１６Ａは伝熱ビア１２０、伝熱層１０４Ａ、接続パッド１２３、Ａｇペースト層１２６を介して、最表面のＡｌ放熱板１２８と熱的に接続され、半導体チップ１１６から基板上方への放熱経路が確保される。

最後に、図１に示したように、下面の接続パッド１３５にはんだボールから成る外部接続端子１３６を接合すると、部品内蔵多層回路基板１０が完成する。

〔実施形態２〕
図２９に、半導体チップの回路面を上向き（フェイスアップ）にして埋め込んだ本発明の他の実施形態による部品内蔵多層回路基板の一例を示す。

本実施形態は、本発明の特徴である構造（１）〜（３）のうち、下記：
（１）半導体チップの裏面が伝熱層により直下の層に接合されている構造、および
（３）半導体チップの回路面上に形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、
の２つを併せ備えた形態である。

このように回路基板の側面に放熱板を設ける形態は、回路基板の上面に半導体チップなどの部品がフリップチップにより搭載される場合のように、回路基板の上面に放熱板を設けることができないか困難な場合に特に有用である。ただし、その場合のみに限定する必要はなく、上面と側面の両方に放熱板を設ける形態も本発明の範囲内である。

図２９（１）に示すように、部品内蔵多層回路基板２０は、ガラスクロス基板から成るコア基板１００上に、上面側の配線層１０２および１０４、下面側の配線層１０６、配線層１０２、１０４間の絶縁膜１０８、１１０、上面および下面の表面絶縁膜１１２および１１４を備え、層間絶縁膜１０８内に半導体チップ１１６が回路面１１６Ａを上向き（積層方向）（フェイスアップ）にして埋め込まれている。

半導体チップ１１６の裏面１１６Ｂ（図中の下面）は伝熱層１１８によって直下の配線層１０２に接合されている。半導体チップ１１６の回路面１１６Ａから層間絶縁膜１１０を貫通して上方へ延びる伝熱ビア１２０が、層間絶縁膜１１０上の配線層１０４と同じ積層階にある伝熱層１０４Ｂに接合している。

図２９（２）に示すように、伝熱層１０４Ｂから四方へ延びている伝熱ライン１０４ＢＬが、配線層１０４と平面的に交差しない位置取りで回路基板２０の側面にある導電性ペースト層１５０に達し、この導電性ペースト層１５０で基板側面に接合された放熱板１５２と熱的に接続されている。導電性ペースト層１５０は接着層としても機能している。なお、図２９（２）は、各部位の相対的な位置関係を明示するために、図２９（１）に示した最上層（表面絶縁膜１１２および外部接続端子用の接続パッド１５４（下記に説明））を剥ぎ取った状態を示している。

ここで、図２９（１）に示すように、コア基板１００の両面に直接形成されている上下両面の各配線層１０２および１０６は、基板側面寄りの端部（同図中左右両端）を実施形態１（図１）の場合より短くして導電性ペースト層１５０との間に間隔をあけてあり、導電性ペースト層１５０との接触で短絡しないようしてある。

層間絶縁膜１１０のみを貫通する結線ビア１３０は、半導体チップ１１６の回路面１１６Ａの電極パッド（図示せず）と配線層１０４とを電気的に接続しており、層間絶縁膜１０８および１１０を貫通する結線ビア１３２は、上層階の配線層１０４と下層階の配線層１０２とを電気的に接続している。コア基板１００を貫通するスルーホール１３４により、基板上下面の配線層１０４と１０６とが電気的に接続されている。

基板上面側の上層階の配線層１０４には、結線ビア１３２に対応した部位の上面に、２層の金属めっき層１５４Ａ、１５４Ｂから成る外部接続端子用の接続パッド１５４が形成されている。

基板下面側の配線層１０６の所定箇所には２層の金属めっき層１３５Ａ、１３５Ｂから成る外部接続端子用の接続パッド１３５が形成されている。図１に示した実施形態１の場合と同様に、接続パッド１３５上に外部接続端子１３６を形成することができる。基板下面は接続パッド３５の部分を除く全体が表面絶縁膜１１４で覆われている。

図２９の部品内蔵多層回路基板２０は、半導体チップ１１６の裏面１１６Ｂ側は伝熱層１１８を介してコア基板１００へ放熱され、回路面１１６Ａ側は伝熱ビア１２０を介して伝熱層１０４Ｂ／伝熱ライン１０４ＢＬ／導電性ペースト１５０／放熱板１５２の伝熱経路で放熱される。これにより、半導体チップ１１６内で発生した熱の内部蓄積が大幅に低減され、製品寿命が顕著に向上する。

次に、部品内蔵多層回路基板２０を製造する手順の一例を説明する。

本実施形態による製造工程は、実施形態１による製造工程と共通点が多いので、図示は異なる点のみについて行なった。

実施形態１において説明した図１０〜図２１の工程を行なう。ただし、コア基板１００の上下両面に設ける配線層１０２および１０６は、前述したようにコア基板側面での導電性ペースト層１５０との接触を避けるため、コア基板側面寄り端部を短かくして形成する。

そのため、実施形態１で図１２〜図１３で説明したＣｕめっき層１０３を形成する工程において、本実施形態では、図３０に示すようにコア基板１００の側縁部にドライフィルムレジスト層１５６を設けてこの部分のめっきを防止し、めっきが完了したら、図３１に示すようにアルカリ系レジスト剥離液によりレジスト層１５６を除去する。その後、実施形態１と同様にスルーホール素孔１３４’内をエポキシ系樹脂１３７で充填する。以上の処理により、めっき層１０３からそれぞれ構成される上下両面の配線層１０２、１０６とスルーホール１３４とが得られ、配線層１０２、１０６はコア基板側面寄り端部Ｘが欠けた形態となり、導電性ペースト層１５０との接触による短絡の発生が回避される。

その後は、実施形態１の図１４〜図２１に示した工程と同様に処理する。

次いで、以降の各工程では、実施形態１と対応する処理内容により、実施形態１とは部分的に異なる構造を得る。

図３２に示すように、実施形態１の図２２の工程で説明したのと同様の処理により、無電解Ｃｕめっき層１４６の上にレジストパターン１４８を形成する。これは、厚さ２０μｍのドライフィルムレジストを貼り付けた後に、露光・現像処理することにより行なう。図３２（２）に上から見た平面配置を示すように、このレジストパターン１４８は、周縁部は結線ビア穴１３０’、１３２’を含む領域に対応していて、個々の接続パッドおよび配線同士を離間して画定する多数の開口からなる周縁部パターン１４８Ｐであり、中央部は個々の伝熱ビア穴１２０’を露出させる開口１４８ＣＶと伝熱ビア穴１２０間を連結する連結部を露出させる開口１４８ＣＬとを含む中央部パターン１４８Ｃである。中央部パターン１４８Ｃから四方へ延びて外縁に達するパターン１４８ＢＬは、図２９（２）に示した伝熱ライン１０４ＢＬを画定するパターンである。

図３３（１）に示すように、無電解Ｃｕめっき層１４６を給電層とする電解Ｃｕめっきにより、レジストパターン１４８の各開口内をＣｕで充填して、伝熱ビア１２０、結線ビア１３０、１３２、配線層１０４、伝熱層１０４Ｂを形成する。配線層１０４、伝熱層１０４Ｂは共に厚さ１５μｍで同じ積層階に形成される。図３３（２）に上から見た平面配置を示すように、図３２（２）に示したレジスト周縁部パターン１４８Ｐで画定された領域に配線層１０４が形成されており、これにより最外部の結線ビア１３２と内側の結線ビア１３０とが電気的に接続されている。図中、１０４（１３２）および１０４（１３０）と記した箇所が配線１０４と結線ビア１３２および結線ビア１３０との接続パッドである。図３３（２）において、中央に形成されている伝熱層１０４Ｂは、図３２（２）に示したレジスト中央部パターン１４８Ｃを構成する開口１４８ＣＶ内に伝熱層１０４Ｂと伝熱ビア１２０との接続パッドが形成されており、各接続パッド間は伝熱層１０４Ｂ自体により連結されている。結局、伝熱層１０４Ｂが全体としてその下層にある伝熱ビア１２０の全てと連結している。

更に、本実施形態の特徴的な構造として、中央部にある伝熱層１０４Ｂから四方へ伝熱ライン１０４ＢＬが延びており、その先端は基板側面に達している。これにより、最終的に基板側面に設ける放熱板１５２（図２９）への伝熱経路が確保される。

図３４に示すように、レジスト層１４８を剥離除去した後、その下に露出した無電解Ｃｕめっき層１４６を除去する。これにより、配線層１０４と伝熱層１０４Ｂ（伝熱ライン１０４ＢＬを含む）とが互いに分離されて完成する。

図３５に示すように、外部接続端子用の接続パッド形成予定部１５４’を除く上面全体を覆うソルダレジスト層１１２を形成する。これは、真空ラミネータ―により熱硬化性エポキシ樹脂フィルム（非感光性、厚さ３０〜５０μｍ）を温度１００〜１５０℃、加圧力１ＭＰａにて貼り付け、オーブンにて１７０℃、２時間で硬化させた後に、ＹＡＧレーザ（波長３５５ｎｍ）を用いたレーザ加工により接続パッド形成予定部１５４’の部位のみ開口する。また、同様の方法により、下面にも外部接続端子用の接続パッド形成予定部１３６’を除いた全面にソルダレジスト層１１４を形成する。

図３６に示すように、上面および下面の接続パッド形成予定部１５４’、１３６’にそれぞれ接続パッド１５４と１３５を形成する。これは、無電解めっきによりそれぞれの箇所にＮｉめっき層１５４Ａ、１３５ＡとＡｕめっき層１５４Ｂ、１３５Ｂとを順次形成することにより行なう。すなわち、上面の接続パッド１５４は下地Ｎｉめっき層１５４ＡとＡｕめっき層１５４Ｂとから成る２層構造であり、同様に下面の外部接続端子用の接続パッド１３５は下地Ｎｉめっき層１３５ＡとＡｕめっき層１３５Ｂとから成る２層構造である。

図３７に示すように、側面全体に導電性ペーストとしてＡｇペースト層１５０を形成する。これにより、基板中央部の伝熱層１０４Ｂから四方に延びた伝熱ライン１０４ＢＬの先端がＡｇペースト層１５０に接続される。

最後に、前出の図２９に示したように、Ａｇペースト層１５０の外周全面に放熱板として厚さ０．３〜０．７ｍｍのＡｌプレート１５２を接合する。これは、Ａｌプレート１５２をＡｇペースト層１５０外周に保持して、１５０〜１７０℃、２時間の熱処理によりＡｇペースト層１５０を硬化させることにより行なう。これにより、半導体チップ１１６の回路面１１６Ａは伝熱ビア１２０、伝熱層１０４Ｂ、伝熱ライン１０４ＢＬ、Ａｇペースト層１５０を介して、最表面のＡｌ放熱板１５２と熱的に接続され、半導体チップ１１６から基板側方への放熱経路が確保される。

なお、実施形態１の図１に示したように、下面の接続パッド１３５にはんだボールから成る外部接続端子１３６を接合することができる。

〔参考形態〕
図３８に、半導体チップの回路面を下向きにして埋め込んだ参考技術による部品内蔵多層回路基板の一例を示す。

本形態は、参考技術の構造（１）〜（２）のうち、下記：
（１）半導体チップの裏面上に直接または伝熱層を介して形成された伝熱ビアが、回路基板の上面に露出して設けられた放熱板と熱的に接続されている構造を備えた形態である。

図示した部品内蔵多層回路基板３０は、ガラスクロス基板から成るコア基板１００上に、上面側の配線層１０２および１０４、下面側の配線層１０６、配線層１０２／１０４間の絶縁膜１０８、１１０、上面の表面絶縁膜１１２を備え、層間絶縁膜１０８の開口１０８Ａ内に半導体チップ１１７が回路面１１７Ａを下向き（積層方向とは逆方向）にして埋め込まれている。半導体チップ１１７の回路面１１７Ａに設けたＡｕ電極バンプ１１７Ｅと、コア基板１００上面側の配線層１０２に形成したＡｕめっき層１０２Ｆとがフリップチップ接合されている。開口１０８Ａ内の空隙はアンダーフィル１０９で充填されている。半導体チップ１１７の裏面１１７Ｂ（図中の上面）に形成されたチップ伝熱層１１８から、伝熱ビア１２０が層間絶縁膜１１０を貫通して上方へ延び、層間絶縁膜１１０上の配線層１０４と同じ積層階にある伝熱層１０４Ａに接合している。伝熱層１０４Ａは、導電性フィルムまたは導電性ペーストから成る導電性接着層１２６で接合された放熱板１２８と熱的に接続されている。

層間絶縁膜１０８および１１０を貫通する結線ビア１３２は、上層階の配線層１０４と下層階の配線層１０２とを電気的に接続している。コア基板１００を貫通するスルーホール１３４により、基板上下面の配線層１０２と１０６とが電気的に接続されている。スルーホール１３４は、コア基板を貫通する素孔の内壁を被覆する導電層から成る筒の形をしており、筒状スルーホール１３４の内部は樹脂１３７で充填されている。なお、図１に示した実施形態１の場合のように、基板下面側の配線層１０６に２層の金属めっき層１３５Ａ、１３５Ｂを介して外部接続端子１３６を形成し、基板下面のその部分を除く全体を表面絶縁膜１１４で覆ってもよい。

図３８の部品内蔵多層回路基板３０は、半導体チップ１１７の裏面１１７Ｂのチップ伝熱層１１８から伝熱ビア１２０を介して伝熱層１０４Ａ／導電性ペースト（または導電性フィルム）１２６／放熱板１２８の伝熱経路で放熱される。これにより、半導体チップ１１７内で発生した熱の内部蓄積が大幅に低減され、製品寿命が顕著に向上する。

図３８の部品内蔵多層回路基板３０を製造する手順の一例を説明する。

先ず、内蔵する半導体チップ１１７を作製する手順を説明する。

図３９に示すように、多数の半導体素子を形成した半導体ウェハ（シリコンウェハ）１１７’を用意する。図中の上面１１７’Ａが半導体素子形成面であり、１１７’Ｂがウェハ裏面である。上面１１７’Ａには各半導体素子のＡｕ電極バンプ１１７Ｅが設けられている。

図４０に示すように、上面１１７’Ａに表面保護テープ１４０を貼り付ける。これは、ラミネーターにより常温でロール加圧することにより行なう。

図４１に示すように、裏面１１７’Ｂの研削によりウェハ厚さを２０〜１００μｍまで薄くする。これは、バックグラインダーを用い、回転速度４０００ｒｐｍ、研削速度１μｍ／secで行ない、裏面１１７’Ｂを粗さ（Ｒａ）０．０１μｍに仕上げる。

図４２に示すように、裏面１１７’ＢにスパッタリングによりＴａＮ層１１８ＢとＣｕ層１１８Ａとから成る伝熱層１１８を形成する。これは、１０^−４Ｐａの減圧下で出力５００Ｗ、基板温度７０℃で行ない、先ず裏面１１７’Ｂ上に厚さ０．０５μｍのＴａＮ層１１８Ｂを形成し、その上に厚さ０．５μｍのＣｕ層１１８Ａを形成する。伝熱層１１８の主体はＣｕ層１１８Ａであり、ＴａＮ層１１８Ｂは、Ｃｕをシリコンウェハ１１７’側へ拡散させないためのバリア層である。

図４３に示すように、Ｃｕ／ＴａＮ伝熱層１１８の上からダイシングテープ１４２を貼り付ける。これは、ラミネータ―により常温でロール加圧することにより行なう。

図４４に示すように、表面保護テープ１４０を剥離する。これは、テープリムーバーによりピール方式で行なう。これにより、ウェハ１１７’の上面（素子形成面）１１７’Ａおよび電極バンプ１１７Ｅが再び露出する。

図４５に示すように、ウェハ１１７’をダイシングラインＤに沿ってダイシングして個々の半導体チップに分割する。これは、ダイサーを用い、ダイシングブレード回転速度４００００ｒｐｍ、切断速度５０ｍｍ／secで行なう。

図４６に示すように、上記のダイシングにより個々の半導体チップ１１７が得られる。各半導体チップ１１７は裏面１１７ＢにＴａＮ層１１８ＢとＣｕ層１１８Ａとから成る伝熱層１１８を備えている。

次に、上記半導体チップ１１７を埋め込んだ部品内蔵多層回路基板３０を製造する手順の一例を説明する。

先ず、実施形態１の説明で参照した図１０に示すように、ガラスクロス基板（厚さ５００μｍ）等から成るコア基板１００を用意し、同じく図１１に示すように、コア基板１００の所定箇所にドリルにより径φ１５０〜３００μｍのスルーホール素孔１３４’を開口する。

次いで、本実施形態においては、図４７に示すように、コア基板１００の上面のうちで半導体チップ１１７を搭載する部位およびこれと対応する下面側部位に、それぞれレジストパターン１６０、１６２を形成する。これは、厚さ４０μｍのドライフィルムレジストを貼り付けた後に、露光・現像処理することにより行なう。

図４８に示すように、無電解めっきおよび電解めっきにより、コア基板１００の上面、下面の上記レジストパターン以外の部位およびスルーホール素孔１３４内壁にＣｕめっき層１０３を形成する。すなわち、先ず無電解Ｃｕめっき層を厚さ０．１〜０．３μｍに形成し、次いでこれを給電層として電解Ｃｕめっき層を厚さ１５〜２５μｍに形成する。

図４９に示すように、アルカリ系剥離液によりレジストパターン１６０、１６２を剥離した後、その下から露出した無電解Ｃｕめっき層を硫酸＋過酸化水素水の希釈液により除去する。

図５０に示すように、スルーホール素孔１３４’内をエポキシ樹脂１３７で充填する。Ｃｕめっき層１０３は、コア基板１００の上面の配線層１０２および下面の配線層１０６とスルーホール１３４とを構成する。

図５１に示すように、上面全体にエポキシ系の感光性レジスト層１０８’を形成する。これは、真空ラミネータ―を用い、基板温度１００〜１５０℃、加圧力１ＭＰａで感光性エポキシ樹脂フィルムを貼り付けることにより行なう。レジスト層１０８’の厚さは内蔵する半導体チップ１１７（図４６）の厚さと同等とする。

図５２に示すように、レジスト層１０８’に通常の露光・現像処理により内蔵半導体チップの収容口１０８Ａを開口する。その後、１５０〜１７０℃、２時間の加熱処理によりレジスト層１０８’を完全に硬化させて、層間絶縁膜１０８（図３８）とする。

図５３に示すように、チップ収容口１０８Ａ内に露出した配線層１０２上に、無電解Ａｕめっき層１０２Ｆを形成する。これは、シアン系Ａｕめっき液を用い、液温８０℃で４０分間処理することにより行なう。Ａｕめっき層１０２Ｆは厚さ０．３〜０．５μｍとする。

図５４に示すように、チップ収容口１０８Ａ内に、前述のように作製した半導体チップ１１７を回路面１１７Ａを下向き（フェイスダウン）に（チップ伝熱層１１８を上向きに）して挿入し、超音波フリップチップ接合により、半導体チップ１１７の電極バンプ１１７Ｅと配線層１０２のＡｕめっき層１０２Ｆとを接合する。これは、超音波振幅３μｍ、周波数５０Ｈｚ、荷重１０Ｎ、時間１０sec、温度１００℃にて行なう。これにより半導体チップ１１７は配線層１０２と電気的に接続されて搭載される。

図５５に示すように、半導体チップ１１７の側方および下方の間隙にエポキシ樹脂系アンダーフィルを充填する。これは、ディスペンサで半導体チップ１１７の４辺をなぞるようにして行なう。

図５６に示すように、上面を覆う層間絶縁膜１１０を形成する。これは、真空ラミネータ―により熱硬化性エポキシ樹脂フィルム（非感光性、厚さ３０〜５０μｍ）を温度１００〜１５０℃、加圧力１ＭＰａにて貼り付けた後、オーブンにて１７０℃、２時間で硬化させることにより行なう。

図５７に示すように、層間絶縁膜１１０を貫通して半導体チップ１１７の裏面１１７Ｂの伝熱層１１８（Ｃｕ層１１８Ａ）に達する伝熱ビア穴１２０’と、層間絶縁膜１１０および１０８を貫通して上面側配線層１０２に達する結線ビア穴１３２’とを開口する。これは、ＹＡＧレーザ（波長３５５ｎｍ）を用いたレーザ加工により同時に開口する。ビア穴は頂部径６０μｍ、底部径５０μｍである。

図５８に示すように、上面全体に無電解Ｃｕめっき層１４６を形成する。すなわち、触媒作用を有するパラジウムコロイド溶液に浸漬する前処理を行なった後に、硫酸銅めっき液中で、４５℃、３０分の条件にてめっき処理を行なう。

図５９に示すように、無電解Ｃｕめっき層１４６上にドライフィルムレジストによるレジストパターン１４８を形成（実施形態１における図２２を参照）した後に、無電解Ｃｕめっき層１４６を給電層として電解Ｃｕめっき層１０４を形成する。電解Ｃｕめっき層１０４は、伝熱ビア１２０、結線ビア１３２、伝熱層１０４Ａ、配線層１０４を構成する。

図６０に示すように、レジスト層１４８を剥離除去した後、その下に露出した無電解Ｃｕめっき層１４６を除去する。これにより、配線層１０４と伝熱層１０４Ａとが互いに分離されて完成する。上層の配線層１０４は結線ビア１３２により下層の配線層１０２と電気的に接続され、伝熱層１０４Ａは伝熱ビア１２０により半導体チップ１１７裏面のチップ伝熱層１１８と熱的に接続される。

図６１に示すように、伝熱層１０４Ａを除く上面全体を覆うレジスト層１１２を形成する。これは、感光性エポキシ樹脂の塗布・露光・現像・硬化により行なう。これにより、上面を覆うレジスト層１１２の開口内に伝熱層１１８Ａの上面が露出した状態になる。

図６２に示すように、上面に導電性接着層１２６を形成する。これは、ＡｇやＮｉ等の導電粒子を含有させたエポキシ樹脂フィルムまたは導電性ペーストを上面の放熱板配置予定領域に供給することにより行なう。

最後に、前出の図３８に示したように、導電性接着層１２６上に放熱板として圧さ０．３〜０．７ｍｍのＡｌプレート１２８を接合する。これは、Ａｌプレート１２８をＡｇペースト層１２６上に載置して、１５０〜１７０℃、２時間の熱処理によりＡｇペースト層１２６を硬化させることにより行なう。これにより、半導体チップ１１７の裏面１１７Ｂはチップ伝熱層１１８、伝熱ビア１２０、伝熱層１０４Ａ、導電性接着層１２６を介して、最表面のＡｌ放熱板１２８と熱的に接続され、半導体チップ１１６から基板上方への放熱経路が確保される。

本発明によれば、内蔵された半導体チップで発生する熱を外部へ効率的に放熱できる構造を備えた部品内蔵多層回路基板が提供される。これにより、半導体チップで発生した熱の内部蓄積が大幅に軽減され、装置寿命が著しく向上する。

図１は、本発明の実施形態１による部品内蔵多層回路基板を示す断面図である。 図２は、図１の部品内蔵多層回路基板に内蔵させる半導体チップの製造プロセスにおける第１工程を示す断面図である。 図３は、図２の工程の次工程を示す断面図である。 図４は、図３の工程の次工程を示す断面図である。 図５は、図４の工程の次工程を示す断面図である。 図６は、図５の工程の次工程を示す断面図である。 図７は、図６の工程の次工程を示す断面図である。 図８は、図７の工程の次工程を示す断面図である。 図９は、図８の工程の次工程を示す断面図である。 図１０は、図１の部品内蔵多層回路基板を製造する第１工程を示す断面図である。 図１１は、図１０の工程の次工程を示す断面図である。 図１２は、図１１の工程の次工程を示す断面図である。 図１３は、図１２の工程の次工程を示す断面図である。 図１４は、図１３の工程の次工程を示す断面図である。 図１５は、図１４の工程の次工程を示す断面図である。 図１６は、図１５の工程の次工程を示す断面図である。 図１７は、図１６の工程の次工程を示す断面図である。 図１８は、図１７の工程の次工程を示す断面図である。 図１９は、図１８の工程の次工程を示す断面図である。 図２０は、図１９の工程の次工程を示す（１）断面図および（２）平面図である。 図２１は、図２０の工程の次工程を示す断面図である。 図２２は、図２１の工程の次工程を示す（１）断面図および（２）平面図である。 図２３は、図２２の工程の次工程を示す（１）断面図および（２）平面図である。 図２４は、図２３の工程の次工程を示す断面図である。 図２５は、図２４の工程の次工程を示す断面図である。 図２６は、図２５の工程の次工程を示す断面図である。 図２７は、図２６の工程の次工程を示す断面図である。 図２８は、図２７の工程の次工程を示す断面図である。 図２９は、本発明の実施形態２による部品内蔵多層回路基板を示す（１）断面図および（２）平面図である。 図３０は、図２９の部品内蔵多層回路基板を製造する第１工程を示す断面図である。 図３１は、図３０の工程の次工程を示す断面図である。 図３２は、図３１の工程の次工程を示す（１）断面図および（２）平面図である。 図３３は、図３２の工程の次工程を示す（１）断面図および（２）平面図である。 図３４は、図３３の工程の次工程を示す（１）断面図および（２）平面図である。 図３５は、図３４の工程の次工程を示す断面図である。 図３６は、図３５の工程の次工程を示す断面図である。 図３７は、図３６の工程の次工程を示す（１）断面図および（２）平面図である。 図３８は、参考技術による部品内蔵多層回路基板を示す断面図である。 図３９は、図３８の部品内蔵多層回路基板に内蔵させる半導体チップの製造プロセスにおける第１工程を示す断面図である。 図４０は、図３９の工程の次工程を示す断面図である。 図４１は、図４０の工程の次工程を示す断面図である。 図４２は、図４１の工程の次工程を示す断面図である。 図４３は、図４２の工程の次工程を示す断面図である。 図４４は、図４３の工程の次工程を示す断面図である。 図４５は、図４４の工程の次工程を示す断面図である。 図４６は、図４５の工程の次工程を示す断面図である。 図４７は、図３８の部品内蔵多層回路基板を製造する初期段階の工程を示す断面図である。 図４８は、図４７の工程の次工程を示す断面図である。 図４９は、図４８の工程の次工程を示す断面図である。 図５０は、図４９の工程の次工程を示す断面図である。 図５１は、図５０の工程の次工程を示す断面図である。 図５２は、図５１の工程の次工程を示す断面図である。 図５３は、図５２の工程の次工程を示す断面図である。 図５４は、図５３の工程の次工程を示す断面図である。 図５５は、図５４の工程の次工程を示す断面図である。 図５６は、図５５の工程の次工程を示す断面図である。 図５７は、図５６の工程の次工程を示す断面図である。 図５８は、図５７の工程の次工程を示す断面図である。 図５９は、図５８の工程の次工程を示す断面図である。 図６０は、図５９の工程の次工程を示す断面図である。 図６１は、図６０の工程の次工程を示す断面図である。 図６２は、図６１の工程の次工程を示す断面図である。

符号の説明

１０、２０、３０ 部品内蔵多層回路基板
１００ コア基板
１０２、１０４ 上面側の配線層
１０４Ａ、１０４Ｂ 伝熱層
１０４ＢＬ 伝熱ライン
１０６ 下面側の配線層
１０８、１１０ 配線層間絶縁膜
１０８Ａ、１４４ チップ収容口
１１２ 上面の表面絶縁膜
１１４ 下面の表面絶縁膜
１１６、１１７ 半導体チップ
１１６Ａ、１１７Ａ 半導体チップの回路面
１１６Ｂ、１１７Ｂ 半導体チップの裏面
１１８ 伝熱層
１１８Ａ チップ側伝熱層
１１８Ｂ 基板側伝熱層
１２０ 伝熱ビア
１２２、１２４ 金属めっき層
１２６、１５０ 導電性接着層
１２８、１５２ 放熱板
１３０、１３２ 結線ビア
１３４ スルーホール
１３５、１５４ 接続パッド
１３６ 外部接続端子
１３７ 素孔充填樹脂

Claims (7)

1. コア基板上に複数の配線層と絶縁層とを交互に積層して成り、回路部品として少なくとも半導体チップを内蔵する部品内蔵多層回路基板において、
   半導体チップは、その回路面を、上記積層の方向と同じ方向である上向きにして配置されており、
   半導体チップの裏面が伝熱層を介してコア基板に接合されている構造、
   および
   半導体チップの直上に設けられた絶縁層を貫通して半導体チップの回路面上に形成された伝熱ビアが、回路基板の側面に露出して設けられた放熱板と熱的に接続されている構造、
   を備えており、かつ上記半導体チップと上記伝熱層とが同一絶縁層内に設けられており、
   伝熱ビアと放熱板とが、該伝熱ビアが形成された絶縁層上に設けた伝熱ラインを介して熱的に接続されている
   ことを特徴とする部品内蔵多層回路基板。
2. 請求項１記載の回路基板において、前記伝熱層が、導電粒子を含有する導電性ペースト、金属柱を含有する接着フィルム、金属層のうちのいずれかであることを特徴とする部品内蔵多層回路基板。
3. 請求項２記載の回路基板において、前記導電粒子および前記金属柱がそれぞれＮｉ、Ａｇ、Ｃｕ、Ａｕのいずれか１種から成ることを特徴とする部品内蔵多層回路基板。
4. 請求項２記載の回路基板において、前記金属層が、前記直下の層上に形成された金属めっき層と、前記半導体チップの裏面上に形成された金属スパッタ層とが接合されて成ることを特徴とする部品内蔵多層回路基板。
5. 請求項１記載の回路基板において、前記放熱板が金属板であることを特徴とする部品内蔵多層回路基板。
6. 請求項１記載の回路基板において、前記伝熱ラインは半導体チップの直上に設けられた絶縁層上に形成されていることを特徴とする部品内蔵多層回路基板。
7. 請求項１記載の回路基板において、前記伝熱ラインは絶縁層の側面から露出し、前記絶縁層の側面に形成された導電性ペーストを介して放熱板と接続されていることを特徴とする部品内蔵多層回路基板。

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