JP4904620B2 - 周波数及びデューティ比制御可能な発振器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，反転又は非反転ゲートを複数段リング状に接続して構成される発振器に関し，特に，周波数やデューティ比を自在に制御することが可能な発振器に関する。
【０００２】
【従来の技術】
論理ゲートを複数段リング状に接続して構成されるリング発振器は，例えばインバータ（反転ゲート）を奇数段接続することにより構成され，リング状の論理ゲートの伝播時間に依存した周期で発振する。
【０００３】
図１は，従来の周波数制御可能な発振器の回路図である。図１の発振器は，ｎ段のゲートＧ１〜Ｇｎを有するリング発振器OSC#1と，２ｎ段のゲートＧ１〜Ｇ2nを有するリング発振器OSC#2と，３ｎ段，４ｎ段，．．．Ｋｎ段のゲートを有するリング発振器OSC#Kを有し，それぞれのリング発振器の出力を選択回路SELが選択信号Ｃに応じて選択して，出力端子OUTに出力する。即ち，リング発振器OSC#1の発振周波数ｆ0を基準として，リング発振器OSC#2〜OSC#Kが周波数ｆ0〜ｆ0／Ｋ（Ｋは整数）の発振信号をそれぞれ生成し，それらの発振信号が選択され，出力される。それぞれのリング発振器は，奇数個の反転ゲート（インバータ）と任意の数の非反転ゲートを有し，合計の段数がｎ，２ｎ，３ｎ．．．．Ｋｎになっている。
【０００４】
この発振器は，選択信号Ｃにより出力される発振周波数を制御することができる。しかしながら，それぞれの周波数において発振信号のデューティ比を制御することはできない。また，図１に示された発振器は，複数のリング発振器を設ける必要があり，回路規模，素子数が大きくなり，半導体チップ面積，コスト，消費電力の点で不利である。
【０００５】
図２は，別の従来の発振器の回路図である。図２の発振器は，ゲートＧ１〜Ｇ８を接続したリング発振回路OSCと，３個の排他的論理和XNOR1,2,3と，選択回路SELとで構成される。ゲートＧ８の出力N1は，基本発振周波数ｆ０の発振出力であり，９０°の位相差を有するゲートＧ８とＧ６の出力N1,N2を入力とする排他的論理和ゲートXNOR1の出力N3は，図２（Ｂ）に示される通り，２逓倍の周波数２ｆ０の発振出力である。そして，９０°の位相差を有するゲートＧ５，Ｇ７の出力N4,N5の排他的論理和N6と，信号N3とを入力とする排他的論理和ゲートXNOR3の出力N7は，図２（Ｂ）に示される通り，４逓倍の周波数４ｆ０の発振出力になる。
【０００６】
更に，図示しないが，ゲートＧ８の出力N1とゲートＧ５の出力N4との排他的論理和は，周波数２ｆ０であり，デューティ比が信号N3より２５％増大した発振出力になる。
【０００７】
【発明が解決しようとする課題】
図２に示した発振器は，図１の発振器に比較すると回路規模を小さくすることができるが，生成可能な周波数が基本周波数f0の２のべき乗（２n）に制限されているとともに，基本周波数から４逓倍周波数まで取り出そうとすると，最低８段のゲートからなるリング発振器が必要となり，段数を減らして発振周波数を高くするには限界がある。更に，図２の発振器は，出力波形のデューティ比制御の分解能を高くするためには，段数を増やす必要がある。
【０００８】
そこで，本発明の目的は，回路規模が小さく，高い発振周波数まで制御することができ，デューティ比も制御可能な発振器を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲートが含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲートを適宜挿入した発振回路を有する。そして，発振制御入力を所望の位置の排他的論理和ゲートに所望のタイミングで入力することにより，排他的論理和ゲートを反転ゲート又は非反転ゲートに変換して，発振回路内に伝播信号波を生成する。発生した伝播信号波の数により発振周波数が制御され，変換される排他的論理和ゲートの位置によりデューティ比が制御される。
【００１０】
本発明の第２の側面は，所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成する発振選択回路と，
前記いずれかのゲート出力の変化に応答して前記複数の発振制御信号を取り込み，前記発振選択信号に従って，当該複数の発振制御信号をそれぞれ遅延させて，前記排他的論理和ゲートの発振制御入力に供給する複数の遅延回路とを有し，
前記遅延回路の遅延時間後に，前記複数の発振制御信号にしたがって，前記複数の排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を行うことを特徴とする。
【００１１】
上記の第２の側面において，より好ましい実施例の発振器では，
前記発振回路が第１の周波数で発振状態の時に，前記排他的論理和ゲートを前記反転又は非反転ゲートに変換して，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする。
【００１２】
また，上記の実施例において，更に好ましい実施例の発振器では，
前記第１の周波数から第２の周波数に移行する時に，前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする。
【００１３】
上記の目的を達成するための本発明の第３の側面は，所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が非発振状態の時に，前記複数の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を開始することを特徴とする。
【００１４】
上記の発明によれば，高周波応答特性を有する排他的論理和ゲートと少なくとも１個の反転ゲートと複数の反転又は非反転ゲートを環状に縦列接続して発振回路を構成し，排他的論理和ゲートに発振制御信号を供給して反転又は非反転ゲートに変換することで，所望の周波数またはデューティ比の発振動作を実現することができる。
【００１５】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，かかる実施の形態例が，本発明の技術的範囲を限定するものではない。
【００１６】
図３は，本実施の形態例における発振器の基本的構成の回路図である。図３の例では，７段のインバータ（反転ゲート）Ｉ１〜Ｉ７と排他的論理NORゲートＸ１とがリング状の接続され，発振回路１００を構成する。そして，排他的論理NORゲートＸ１の出力が出力端子OUTになり，排他的論理NORゲートＸ１の一方の入力には発振制御信号Ｃが，もう一方の入力にはインバータＩ７の出力ノードｎ１がそれぞれ供給される。また，発振制御信号Ｃは，出力OUTのタイミングから所定の遅延時間分遅れたタイミングで，「１（Ｈレベル）」または「０（Ｌレベル）」に制御される。そのタイミングは，発振制御信号発生器１０により生成される。発振制御信号発生器１０には，発振選択Ｃ0と発振出力OUTが供給され，発振出力OUTのタイミングに応じたタイミングで，発振制御信号Ｃが生成される。
【００１７】
排他的論理NORゲートＸ１は，発振制御信号Ｃが「０（Ｌレベル）」の時はノードｎ１の論理を反転するインバータの機能を有し，発振制御信号Ｃが「１（Ｈレベル）」の時はノードｎ１の論理をそのまま伝播するバッファゲート（非反転ゲート）の機能を有する。もし，排他的論理ORゲートが使用される場合は，上記の機能は逆になるだけであるので，発振制御信号Ｃの論理値を逆にすれば良い。
【００１８】
図４は，上記インバータＩ１〜Ｉ７を構成するトランジスタ回路の一例である。このインバータは，利得周波数特性が十分高く，入力Vinの変化に対して高い利得で出力/OUTを反転することができる回路である。インバータ回路は，SCFL型の論理回路であり，HEMTなどの高周波特性を有する電界効果トランジスタＱ１，Ｑ２のソースが共通に接続され，その共通ソースが電流源を介してグランドVssに接続される。また，トランジスタＱ１，Ｑ２のドレインは，抵抗Ｒ１，Ｒ２を介して電源Vccに接続され，ドレイン端子が出力/OUT，OUTに接続される。また，ENORゲートＸ１も，図４のSCFL型の論理回路で同様に構成される。
【００１９】
かかる高周波特性を有するトランジスタ素子を利用して構成されたインバータＩ１〜Ｉ７とENORゲートＸ１を利用することにより，図３の発振器は，基本周波数ｆ０での発振動作とその２逓倍周波数２・ｆ０での発振動作を自在に制御することができる。
【００２０】
図５は，図３の発振器の動作タイミングチャート図である。時間Ｔ１の前の初期状態では，発振制御信号ＣがＬレベルであるので，ENORゲートＸ１がインバータとして機能し，リング発振器は偶数段のインバータが接続された状態となり，発振しない。
【００２１】
そこで，時間Ｔ１において，発振制御信号ＣがＬレベルからＨレベルになると，ENORゲートＸはインバータからバッファゲートになり，内部ノードｎ１＝Ｌに対応して，ENORゲートＸ１の出力OUTをＬレベルに下げる。ENORゲートがバッファゲートになったことに伴い，奇数段のインバータ回路になり，発振動作が開始される。
【００２２】
この立ち下がり波形が，インバータＩ１〜Ｉ７を次々に伝播し，内部ノードｎ１がＨレベルに立ち上がり，バッファゲートとして機能しているゲートＸ１を介して，出力OUTがＨレベルに上がる。図３のリングオシレータは７段のインバータからなる回路になっており，出力OUTが立ち下がって次に立ち上がるまでの時間Ｔ０が，リングオシレータを信号波が伝播するに要する時間である。従って，時間Ｔ１からＴ２までが，リングオシレータが基準周波数ｆ０で発信している状態であり，その周期は，信号波がリングオシレータを２周伝播するのに要する時間である。
【００２３】
つまり，ｆ０＝１／２（τX1＋７τI）（τX1はENORゲート遅延時間，τIはインバータのゲート遅延時間）である。
【００２４】
時間Ｔ２において，内部ノードｎ１がＬレベルの期間中に発振制御信号ＣをＨレベルからＬレベルにもどすと，ENORゲートＸ１はインバータとなり，図５中に破線で示した通り，内部ノードn1=Lを反転して，出力OUTをＨレベルに立ち上げる。この立ち上がり波形が，図５中に実線で示した伝播信号波に加えられ，リングオシレータは２逓倍の２・ｆ０で発振する。期間T1-T2で循環していた伝播信号波（実線で示す）に加えて，期間Ｔ２以降では，破線で示した伝播信号波が循環する。
【００２５】
図６は，図３の発振器の動作原理を説明する図である。図６（１）（２）には，発振器のリング状の伝播路を示す循環路が示される。仮に，円形の循環路の最も高い位置がENORゲート出力の位相０とし，最も低い位置が同位相π（１８０°）とする。時間Ｔ１にて発振制御信号Ｃ＝１となることで，周波数f0で伝播信号波が循環する。そして，Ｃ＝１による伝播信号波が位相πのタイミングで，発振制御信号をＣ＝０とすることで，今度はＣ＝０による伝播信号波が新たに発生して循環し，周波数は２逓倍の２・ｆ０になる。
【００２６】
従って，図５のタイミングＴ２は，伝播信号波が位相πになるタイミングが好ましい。このタイミングは，出力OUTの立ち下がり信号波が，インバータＩ５を通過するタイミングが良く，そのためには，発振制御信号発生器１０が，出力OUTの立ち下がりからゲート４段分の遅延時間後に，発振制御信号ＣをＬレベルに立ち下げることができれば良い。
【００２７】
図３のリングオシレータの各ゲートが，理想的な高い利得・周波数特性を有する場合，発振制御信号ＣのＨレベルからＬレベル，或いはＬレベルからＨレベルへの切替を，内部ノードn1がＬレベルの期間中に行うことで，更に発振周波数を３逓倍，４逓倍．．．ｎ逓倍にすることができる。
【００２８】
図７は，第１の実施の形態例の発振器の回路図である。図７の発振器は，図３のリング発振器が２n-1段接続された構成になっている。初段セグメントは，ENORゲートＸ１のセグメントA1と，インバータ（反転ゲート），バッファ（非反転ゲート），論理ゲートなどのゲートＩ1〜ＩkからなるセグメントB1とで構成され，次段セグメントは，ENORゲートＸ２のセグメントA2と，ゲートＩk+1〜Ｉ2kからなるセグメントB2で構成され，最終の２n-1段目のセグメントは，ENORゲートＸ(2n-2-1)k+1からなるセグメントA２n-1と，ゲートＩ(2n-2-1)k+1〜Ｉ2n-1kからなるセグメントB２n-1で構成される。これら複数のセグメントが接続されて発振回路２００が構成される。
【００２９】
この発振器には，発振周波数選択回路SELが設けられ，発振周波数選択回路SELは，入力される発振周波数選択信号Ｃをデコードして発振制御信号Ｘ1〜Ｘ２n-1を生成し，それらの発振制御信号が，遅延回路DELAYを介して各段のENORゲートに供給される。スイッチ信号SW＝Ｈに応答して，ANDゲートAND1が導通し，リング発振開始可能状態になる。そして，発振制御信号Ｘ1〜Ｘ２n-1が所望のタイミングで各段のENORゲートに供給されて，図３で説明した原理により，発振回路が循環伝播信号を生成し，基本周波数ｆ０からその２n-1逓倍の周波数までのいずれかの周波数で発振を行う。更に，発振器は，入力する発振制御信号Ｘ1〜Ｘ２n-1を選択することで，所望のデューティ比での発振信号を生成することができる。
【００３０】
図８は，図７の第１の実施の形態例の発振器の簡単化回路図である。図８の発振器は，セグメントＡがENORゲートＸからなり，セグメントＢが１個のインバータからなり，全体で４段構成の発振回路２００の例である。最終段のセグメントＢ４はNANDゲートで構成され，発振スイッチ信号SWが入力される。
【００３１】
そして，２ビットの発振周波数選択信号Ｃが，発振周波数選択回路SELに供給され，デコード後の発振制御信号Ｘ１〜Ｘ４が，遅延回路DELAYに供給される。更に，遅延回路では，出力OUTの立ち上がりのタイミングで，発振制御信Ｘ１〜Ｘ４をラッチし，発振周波数選択信号Ｃに対応した遅延時間後に各セグメントＡのENORゲートＸにその発振制御信号を供給する。ラッチのタイミングは別のゲート出力の変化を利用することもできる。
【００３２】
図９は，発振周波数選択回路SELの回路図である。この例では，２ビットの発振周波数選択信号Ｃ１，Ｃ２が，バッファ・インバータ１２，１３で反転信号と非反転信号にされ，AND/NANDゲート１４，１５，１６，１７，１８により，発振周波数選択信号Ｃ１，Ｃ２の論理の所定の組み合わせにしたがう発振制御信号Ｘ１〜Ｘ４が出力される。なお，ゲート１６，１７，１８は，発振スイッチ信号SWの立ち上がりエッジに応答して，もう一方の入力を出力する。
【００３３】
図１０は，遅延回路DELAYの回路図である。遅延回路は，出力OUTの立ち上がりエッジで発振制御信号Ｘ１〜Ｘ４をラッチするラッチ回路Ｄ１と，４段のバッファゲート１９〜２２と，発振周波数選択信号Ｃにより各バッファの出力を選択する回路SEL2とを有する。図８のリング発振器が全部で８ゲートからなるのに対して，この遅延回路DELAYには，その半分の４段のバッファゲートが設けられる。
【００３４】
従って，遅延回路DELAYの動作は，発振制御信号が出力OUTのタイミングに無関係に即出力される場合と，発振制御信号が出力OUTのタイミングでラッチされ，その後ゲート１段分の遅延後に出力される場合，ゲート２段分の遅延後に出力される場合，ゲート３，４段分後にそれぞれ出力される場合とを有する。
【００３５】
図１１は，図８の発振器での周波数選択動作における周波数選択回路の論理値表を示す図である。また，図１２は，発振器の周波数選択動作を説明するための図である。図１２（１）の初期状態では，遅延回路DELAYの全ての出力がＬレベルであるので，ENORゲートX1〜X4は全てインバータとして機能する。従って，図８の発振器は，８個のインバータで構成され，非発振状態である。
【００３６】
次に，発振周波数選択信号Ｃ１，Ｃ２を「０，０」に設定して，発振スイッチ信号SWをＨレベルにすると，図１１に示される通り，発振周波数選択回路SELの出力Ｘ１〜Ｘ４が「１０００」になる。それに伴い，ENORゲートX1の一方の入力がＨレベル「論理１」となり，ENORゲートＸ１はバッファゲートとなり，図３で説明した通り，基準周波数ｆ０で発振を開始する。この時の周期は，伝播波形がリングオシレータを２周伝播するために要する時間であり，その逆数が基準周波数ｆ０となる。この発振状態は，図１２（２）に示される通りである。
【００３７】
尚，図１２中，「×」は新たに発生する伝播信号波であり，「○」はすでに発生している伝播信号波を意味する。後述する別の図中においても同じである。
【００３８】
次に，発振周波数選択信号Ｃ１，Ｃ２を「１，０」に設定すると，発振周波数選択回路SELは，それらをデコードして，図１１に示される通り，選択回路SELの出力Ｘ１〜Ｘ４を「００００」にする。即ち，出力Ｘ１のみが，ＨレベルからＬレベルに変化する。この出力Ｘ１のＬレベルへの変化は，遅延回路DELAY１において，出力OUTの立ち上がりエッジに応答してラッチされ，４段ゲート１９〜２２の伝播遅延時間だけ遅れてENORゲートX1に入力される。
【００３９】
即ち，出力OUTを立ち上げた伝播信号波がインバータＩ2の出力の立ち上がり波形として伝播してくるタイミングで，選択回路SELの出力Ｘ１がＨレベルからＬレベルに立ち下がる。このタイミングは，最初に発生した伝播信号波が位相πの時のタイミングである。つまり，発振器が２Ｍ段ある時は，位相πのタイミングをとるためには，遅延回路DELAY1のゲート数はＭ段が必要になる。その結果，ENORゲートX1はインバータとなり，その出力がＨレベルからＬレベルに立ち下がる。この動作は，図５における時間Ｔ２の時の動作と同じである。その結果，図１２（３）に示される通り，選択回路の出力Ｘ１＝０により，新たな発振用の伝播信号波が発生し，発振周波数が２逓倍の２ｆ０となる。
【００４０】
次に，発振周波数選択信号Ｃ１，Ｃ２を「０，１」に設定すると，発振周波数選択回路SELは，それらをデコードして，図１１に示される通り，選択回路SELの出力Ｘ１〜Ｘ４を「１０１０」にする。即ち，出力Ｘ１とＸ３が，ＬレベルからＨレベルに変化する。この出力Ｘ１，Ｘ３のＨレベルへの変化は，遅延回路DELAY１,3において，出力OUTの立ち上がりエッジに応答してラッチされ，２段ゲート１９，２０の伝播遅延時間だけ遅れてENORゲートX1，X3にそれぞれ入力される。
【００４１】
この入力のタイミングは，図１２（３）で示す２つの伝播信号波のうちの一方が，出力OUTを通過してからゲート２段分経過後のタイミングであり，図１２（４）に示されるとおり，２つの伝播信号波とは９０°の位相差のタイミングである。
【００４２】
このタイミングで，ENORゲートX1,X3が共にインバータに変換され，それに伴い新たに２つの伝播信号波が発生する。その結果，従前の２つの伝播信号波に加えて全部で４個の伝播信号波がリングオシレータ回路を同時に伝播することになり，周波数は４逓倍の４・ｆ０になる。
【００４３】
更に，発振周波数選択信号Ｃ１，Ｃ２を「１，１」に設定すると，発振周波数選択回路SELは，それらをデコードして，図１１に示される通り，選択回路SELの出力Ｘ１〜Ｘ４を「０１０１」にする。即ち，出力Ｘ１とＸ３がＨレベルからＬレベル（論理「１」から「０」）へ，出力Ｘ２，Ｘ４がＬレベルからＨレベル（論理「０」から「１」）へ変化する。この出力Ｘ１，Ｘ３のＬレベルへの変化，及び出力Ｘ２，Ｘ４のＨレベルへの変化は，遅延回路DELAY１〜4において，出力OUTの立ち上がりエッジに応答してラッチされ，１段のゲート１９の伝播遅延時間だけ遅れてENORゲートX1〜X4にそれぞれ入力される。
【００４４】
これらの入力に応答して，ENORゲートX1,X3はバッファに，ENORゲートX2,X4はインバータに切り替えられ，それぞれの出力が反転し，図１２（５）に示されるとおり，４つの伝播信号波が新たに発生する。その結果，発振周波数は８・ｆ０と８逓倍になる。
【００４５】
図１１の表に示される通り，周波数選択信号Ｃ１，Ｃ２を順に変化させることにより，発振周波数をｆ０，２ｆ０，４ｆ０，８ｆ０と２n逓倍ずつ高くシフトさせることができる。そして，いずれの発振周波数での発振状態においても，発振スイッチ信号SWをＬレベルに落とすことにより，発振器の発振動作を停止させることができ，新たに発振動作を制御することができる。
【００４６】
図１３は，図８の発振器でのデューティ比制御動作における選択回路SELの論理値表及び発振波形を示す図である。この動作では，基準周波数ｆ０での発振状態から２逓倍２ｆ０での発振に変更する時に，発振クロック信号を任意のデューティ比に制御することができる。図１４は，そのデューティ比制御動作を説明するための図である。前提として，遅延回路DELAY１〜４は，図１０と異なり図１３の論理値表に示される遅延ゲート数になり，選択信号Ｃ１，Ｃ２が「１，１」の場合に，遅延段数０に設定されている。また，選択回路SELも図９とは異なり，図１３の論理値表に示されるようにデコードされる。
【００４７】
図１１で説明した通り，初期状態でリング発振器は８段のインバータで構成され，発振動作を行っていない。そこで，選択信号Ｃ１，Ｃ２を「０，０」にして，発振スイッチ信号SWをＨレベルにすると，セレクタ出力信号Ｘ１〜Ｘ４が「１０００」になり，各遅延回路DELAY１〜４が遅延なしでその出力をENORゲートに供給する。それにより，基準周波数ｆ０での発振を開始する。
【００４８】
この状態から，選択信号Ｃ１，Ｃ２を「１，０」にすると，選択回路の出力信号Ｘ１〜Ｘ４が「１１００」になり，出力OUTの立ち上がりからゲート４段の遅延時間後に，それらの出力信号がENORゲートに供給される。それにより，図１４（２）に示される通り，ENORゲートＸ2がバッファゲートに切り替わり，その出力をＨレベルからＬレベルに引き下げて，新たな伝播信号波を生成する。その結果，図１３（２）に示されるとおり，周波数２・ｆ０でデューティ比が１／４の発振動作が行われる。
【００４９】
次に，初期状態から基準周波数ｆ０で発振動作状態に切り替えられた後，今度は，選択信号Ｃ１，Ｃ２を「０，１」にすると，選択回路の出力信号Ｘ１〜Ｘ４が「１００１」になり，出力OUTの立ち上がりからゲート２段の遅延時間後に，それらがENORゲートに供給される。それにより，図１４（３）に示される通り，ENORゲートＸ4がバッファゲートに切り替わり，その出力をＨレベルからＬレベルに引き下げて，新たな伝播信号波を生成する。その結果，図１３（２）に示されるとおり，周波数２・ｆ０でデューティ比が２／４の発振動作が行われる。
【００５０】
更に，基準周波数ｆ０の状態から，選択信号Ｃ１，Ｃ２を「１，１」にすると，選択回路の出力信号Ｘ１〜Ｘ４が「１１００」になり，出力OUTの立ち上がりのタイミングで，それらがENORゲートに供給される。それにより，図１４（４）に示される通り，ENORゲートＸ2がバッファゲートに切り替わり，その出力をＬレベルからＨレベルに引き上げて，新たな伝播信号波を生成する。その結果，図１３（２）に示されるとおり，周波数２・ｆ０でデューティ比が３／４の発振動作が行われる。
【００５１】
当業者に明らかな通り，基準周波数ｆ０からより高い逓倍の周波数２ｆ０に切り替える時に，４つのENORゲートのうち新たに挿入する伝播信号波の位置を，選択回路SELによって制御することにより，１／４単位でデューティ比を制御することができる。むろん発振器の段数が増えれば，制御できるデューティ比の分解能を大きくすることができる。また，遅延回路の遅延量に応じて選択回路の出力を選ぶことで，デューティ比を制御することができるので，上記の遅延量とセレクタ出力信号は，別の組合せであっても良い。
【００５２】
図１５は，第２の実施の形態例における発振器の回路図である。この発振器は，基本周波数ｆ０からそのＮ逓倍周波数までの発振出力を生成することができる。図１５の発振器３００は，図７の発振器に示したセグメントＡとＢとからなる各段の回路が，Ｍ段リング状に接続されている。図１５では，簡略化してセグメントＡとしてENORゲートＸが，セグメントＢとしてインバータＩが，各段で合計ｋゲート設けられている。そして，発振周波数選択信号Ｃに応じて出力信号Ｘ１〜ＸＭを生成する選択回路SELが設けられ，その出力信号Ｘ１〜ＸＭは，直接各段のENORゲートに入力される。Ｍ段目の回路内に，インバータに変わって発振スイッチ信号SWが入力されるNANDゲートNANDが設けられている。
【００５３】
図１６は，図１５の発振器の簡略された回路図である。図１６の例では，発振回路３００が，各段が１個のENORゲートＸと１個のインバータＩとで構成され，全体で１２段接続されている。最終段（１２段目）ではインバータの代わりに発振スイッチ信号SWが入力されるNANDゲートが設けられている。
【００５４】
図１７は，図１６の選択回路SELの回路図である。そして，図１８は，選択回路の論理値表を示す図である。選択回路SELには，４ビットの周波選択信号Ｃ１〜Ｃ４が入力され，バッファ・インバータ３０〜３３によりそれらの反転，非反転信号が生成され，ＡＮＤ，ＯＲゲート群３４〜４３によりなるデコード回路が，論理値表に従う出力信号Ｘ１〜Ｘ１２を生成する。出力信号Ｘ１〜Ｘ１２は，好ましくは同じタイミングで，それぞれ対応するENORゲートＸ1〜Ｘ12に入力される。従って，最終段のゲートが，出力OUTの立ち上がりエッジに応答して一斉に出力するようにしても良い。
【００５５】
次に，図１６の発振器の動作を説明する。図１９は，発振器の動作を説明するための図である。まず初期状態では，発振スイッチ信号SWがＬレベルであり，発振器は非発振状態である。選択信号C1〜C4が「００００」にされ，発振スイッチ信号SWがＨレベルになると，NANDゲートはインバータとなり，全てのENORゲートもインバータになる。しかし，全体のインバータ数が２４段と偶数であるので，発振は起こらない。
【００５６】
次に，周波数選択信号Ｃ１〜Ｃ４が「１０００」になると，第１段目のENORゲートＸ１に出力Ｘ１＝１が入力される。それにより，図１９（１）に示される通り，基準周波数ｆ０での発振を開始する。
【００５７】
２逓倍の周波数２・ｆ０で発振を開始する場合は，発振スイッチ信号SWをＬレベルにして発振器の発振動作を停止した後，周波数選択信号Ｃ１〜Ｃ４１を「０１００」にする。それに応答して，選択回路SELは，出力Ｘ１，Ｘ７をＨレベル（論理「１」）にし，第１，７段目のENORゲートに入力する。それにより，図１９（２）に示される通り，２個の伝播信号波が生成され，２逓倍の周波数２・ｆ０で発振を開始する。
【００５８】
３逓倍の周波数３・ｆ０で発振を開始する場合も，再度発振器の発振動作を停止した後，周波数選択信号Ｃ１〜Ｃ４１を「１１００」にする。それに応答して，選択回路の出力Ｘ１，５，９がＨレベルになり，３個の伝播信号波が生成され，３逓倍の周波数で発振を開始する。
【００５９】
以下同様に，４逓倍，６逓倍，１２逓倍の周波数で発振動作させる場合も，一旦初期状態にして，周波数選択信号を図１８に示される通り制御することで，それぞれ４個，６個，１２個の伝播信号が生成され，４，６，１２逓倍の周波数で発振動作が開始される。
【００６０】
以上の通り，発振器の合計段数の約数１，２，３，４，６，１２逓倍の周波数での発振が可能になる。上記の例は，いずれもデューティ比を５０％にする例であり，Ｈレベルに制御する選択回路の出力の位置を適宜変更することにより，任意のデューティ比での発振に制御することができる。但し，合計段数分の１の分解能でしかデューティ比制御できない。即ち，ENORゲートを反転ゲート又は非反転ゲートに変換する個数により，発振周波数が制御可能であり，その位置によりデューティ比が制御可能になる。
【００６１】
図２０は，図１６の発振器でのデューティ比制御する場合の選択回路の動作論理値表を示す図である。また，図２１は，そのデューティ比制御動作を説明するための図である。初期状態から，発振スイッチ信号SWをＨレベルにし，選択信号Ｃ１〜Ｃ４が「００００」の状態では，発振器が２４個のインバータで構成されるので非発振状態である。そこで，選択信号Ｃ１〜Ｃ４を「１０００」にすると，図２０に示される通り，図示しない選択回路が出力信号Ｘ１，Ｘ２をＨレベルし，ENORゲートＸ1，Ｘ2に入力する。それに応答して，図２１（１）に示される通り，インバータ２段分の位相差で２個の伝播信号波が生成され，２逓倍の周波数であってデューティ比１／１２での発振動作が開始される。
【００６２】
同様に，選択信号Ｃ１〜Ｃ４が「００００」の非発振状態から，選択信号Ｃ１〜Ｃ４を「０１００」にすると，出力信号Ｘ１，Ｘ３がＨレベルになり，ENORゲートＸ1，Ｘ3にそれが入力される。それに応答して，図２１（２）に示される通り，インバータ４段分の位相差で２個の伝播信号波が生成され，２逓倍の周波数であってデューティ比２／１２での発振動作が開始される。
【００６３】
同様にして，図２０の論理値表に示される通り，選択信号Ｃ１〜Ｃ４が「００００」での非発振状態から，選択信号を適宜選択することで，２個の伝播信号波がENORゲートの任意の位置で発生し，任意のデューティ比での発振動作が開始する。以上の様に，２逓倍の周波数での発振動作を行う場合，反転ゲート又は非反転ゲートに変換するENORゲートの位置を選択して，伝播信号波が発生する位置を適宜選択することで，任意のデューティ比での発振動作が可能になる。但し，デューティ比の分解能は，発振器のゲートの段数分に依存し，段数が多いほど，分解能を高くすることができる。
【００６４】
上記の周波数制御動作は，基準周波数ｆ０での発振状態から，より高いｋ逓倍の周波数に変更する時も可能である。同様に，上記のデューティ比制御動作は，基準周波数ｆ０での発振状態から，２逓倍の周波数２ｆ０の発振状態にするときにも可能である。
【００６５】
例えば周波数制御動作では，図１８の２行目の選択回路出力信号Ｘ１〜Ｘ１２により，基準周波数での発振状態にした後，図１６の選択回路SELが出力OUTの変化に応答して，図１８の３行目以降の出力信号Ｘ１〜Ｘ１２を出力すると，それぞれ伝播信号波が１個，２個，３個．．．と追加されて，より高い逓倍の周波数での発振状態に移行する。
【００６６】
同様に，デューティ比制御動作でも，図１８の２行目の選択回路出力信号Ｘ１〜Ｘ１２により，基準周波数での発振状態にした後，図１６の選択回路SELが出力OUTの変化に応答して，図２０の２行目以降の出力信号Ｘ１〜Ｘ１２を出力すると，もう一つの伝播信号波が異なるENORゲートの位置に追加され，２逓倍で所望のデューティ比のクロック信号が生成される。
【００６７】
図２２は，第３の実施の形態例における発振器の回路図である。この発振器の発振回路４００は，１個のNANDゲートと１個のENORゲートＸ1と，１０個のインバータゲートＩ1〜Ｉ10とをリング状に接続し，発振スイッチ信号SWにより基本周波数での発振を開始し，発振動作が発振検出回路５１により検出され，発振検出後は，発振周波数制御信号Ｃにより２逓倍での発振と基本周波数での発振とを切り替えることができる。ラッチ回路５０は，ノードＮ１４の立ち下がりエッジで発振周波数制御信号Ｃをラッチし，発振検出回路５１は，ノードＮ１４を監視して発振動作を検出し，更に，遅延回路５３は，発振スイッチ信号SWを所定時間遅延させる。また，選択回路５２は，非発振状態で発振検出回路５１の出力Ｎ１２がＬレベルの間は，遅延回路５３の出力を選択し，発振状態で出力Ｎ１２がＨレベルの間は，ラッチ回路５０の出力を選択する。
【００６８】
図２３は，図２２の発振器の動作を説明するタイミングチャートの図である。この図に沿って，発振器の動作を説明する。非発振状態の初期状態から，（ａ）に示される通り，発振周波数制御信号ＣをＨレベルにして，発振スイッチ信号SWをＨレベルにすると，NANDゲートの一方の入力N11がＨレベルになり，遅延回路５３の遅延時間後に選択回路５２の出力N13がＨレベルに立ち上がる。それに応答して，ENORゲートＸ1はバッファゲートに切り替わり，出力OUTがＨレベルに立ち上がり，基本周波数での発振動作を開始する。その時の基本発振周波数f0は，１個のゲート遅延時間が約１０psとすると，1/(2*10ps*11)になる。
【００６９】
次に，（ｂ）に示される通り，発振動作が検出回路５１により検出され，その出力N12がＨレベルに立ち上がる。それにより，選択回路５２は，ラッチ回路５０の出力を選択する。そして，（ｃ）に示されるとおり，発振周波数制御信号ＣをＬレベルにすると，インバータＩ2の出力N14の立ち下がりエッジに同期してラッチ回路５０が信号Ｃを取り込み，選択回路５２が出力N13をＬレベルにする。それに応答して，ENORゲートＸ1がインバータに切り替わり，新たな伝播信号波が発生し，２逓倍の周波数で発振が始まる。
【００７０】
次に，（ｄ）に示されるとおり，発振周波数制御信号Ｃを再びＨレベルにすると，（ｃ）の場合と同様に，ノードN14の立ち下がりエッジで信号Ｃがラッチされ，選択回路５２の出力N13が立ち上がる。それに応答して，新たに伝播信号が発生して，３逓倍での発振動作に入るが，各インバータの応答特性ではそのような高い周波数に対応できず，一旦発振が停止する。そして，その後，外部雑音などにより基本周波数での発振が再開する。
【００７１】
最後に，（ｅ）に示されるとおり，発振スイッチ信号SWをＬレベルに立ち下げると，NANDゲートが閉じて，やがて発振が停止する。
【００７２】
以上の通り，図２２の発振器では，複数段のゲートとENORゲートとをリング状に接続し，発振周波数制御信号Ｃを切り替えることにより，基本周波数での発振と２逓倍周波数での発振との間で切り替えることができる。
【００７３】
以上の実施例において，ENORゲートはEORゲートであっても良い。その場合は，発振制御入力に与えられる信号の論理を逆にする必要がある。また，リング状の発振回路は，少なくとも１個の反転ゲートが含まれていれば良く，それ以外は非反転ゲートで構成することができる。
【００７４】
以上の実施の形態例をまとめると，次の付記の通りである。
【００７５】
（付記１）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する少なくとも１個の排他的論理和ゲートと，少なくとも１個の反転ゲートと，複数の反転または非反転ゲートとを，環状に縦列接続した発振回路と，
前記いずれかのゲート出力の変化から所定の遅延時間後，前記発振制御入力に発振制御信号を入力する発振制御信号発生回路とを有し，
前記発振制御信号を入力することにより，発振回路内に伝播信号波が発生し，伝播信号波の数に応じた周波数で前記発振回路が発振することを特徴とする発振器。
【００７６】
（付記２）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成する発振選択回路と，
前記いずれかのゲート出力の変化に応答して前記複数の発振制御信号を取り込み，前記発振選択信号に従って，当該複数の発振制御信号をそれぞれ遅延させて，前記排他的論理和ゲートの発振制御入力に供給する複数の遅延回路とを有し，
前記遅延回路の遅延時間後に，前記複数の発振制御信号にしたがって，前記複数の排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を行うことを特徴とする発振器。
【００７７】
（付記３）付記２において，
前記発振回路が第１の周波数で発振状態の時に，前記排他的論理和ゲートを前記反転又は非反転ゲートに変換して，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする発振器。
【００７８】
（付記４）付記３において，
前記第１の周波数から第２の周波数に移行する時に，前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする発振器。
【００７９】
（付記５）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が非発振状態の時に，前記複数の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を開始することを特徴とする発振器。
【００８０】
（付記６）付記５において，
前記発振選択信号が発振周波数を選択する信号であり，
前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの数を選択することにより，基本周波数から当該基本周波数のＮ逓倍周波数のいずれかで発振動作を開始することを特徴とする発振器。
【００８１】
（付記７）付記５において，
前記発振選択信号がデューティ比を選択する信号であり，
前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする発振器。
【００８２】
（付記８）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記いずれかのゲート出力の変化に応答して，当該複数の発振制御信号を前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が第１の周波数で発振状態の時に，前記複数の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする発振器。
【００８３】
（付記９）付記８において，
前記第１の周波数から第２の周波数に移行する時に，前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする発振器。
【００８４】
【発明の効果】
以上，本発明によれば， 小さい回路規模で複数の発振周波数を選択して，または複数のデューティ比を選択して発振動作させることができる。
【００８５】
以上，本発明の保護範囲は，上記の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【図面の簡単な説明】
【図１】従来の周波数制御可能な発振器の回路図である。
【図２】従来の別の発振器の回路図である。
【図３】本実施の形態例における発振器の基本的構成の回路図である。
【図４】インバータＩ１〜Ｉ７を構成するトランジスタ回路である。
【図５】図３の発振器の動作タイミングチャート図である。
【図６】図３の発振器の動作原理を説明する図である。
【図７】第１の実施の形態例の発振器の回路図である。
【図８】第１の実施の形態例の発振器の簡略化回路図である。
【図９】発振周波数選択回路SELの回路図である。
【図１０】遅延回路DELAYの回路図である。
【図１１】図８の発振器での周波数選択動作における周波数選択回路の論理値表を示す図である。
【図１２】図８の発振器の周波数選択動作を説明するための図である。
【図１３】図８の発振器でのデューティ比制御動作における選択回路SELの論理値表を示す図である。
【図１４】図８の発振器のデューティ比制御動作を説明するための図である。
【図１５】第２の実施の形態例における発振器の回路図である。
【図１６】第２の実施の形態例における発振器の簡略された回路図である。
【図１７】図１６の選択回路SELの回路図である。
【図１８】図１６の選択回路の論理値表を示す図である。
【図１９】図１６の発振器の周波数選択動作を説明するための図である。
【図２０】図１６の発振器でのデューティ比制御する場合の選択回路の動作論理値表を示す図である。
【図２１】図１６の発振器でのデューティ比制御動作を説明するための図である。
【図２２】第３の実施の形態例における発振器の回路図である。
【図２３】図２２の発振器の動作を説明するタイミングチャートの図である。
【符号の説明】
Ｘ1〜Ｘn 排他的論理和ゲート，ENORゲート
Ｉ1〜Ｉn 反転ゲート，インバータ
SEL 発振選択回路，発振周波数（デューティ比）選択回路
OUT 出力
DELAY 遅延回路
１００ 発振回路
２００ 発振回路
３００ 発振回路
４００ 発振回路
【発明の属する技術分野】
本発明は，反転又は非反転ゲートを複数段リング状に接続して構成される発振器に関し，特に，周波数やデューティ比を自在に制御することが可能な発振器に関する。
【０００２】
【従来の技術】
論理ゲートを複数段リング状に接続して構成されるリング発振器は，例えばインバータ（反転ゲート）を奇数段接続することにより構成され，リング状の論理ゲートの伝播時間に依存した周期で発振する。
【０００３】
図１は，従来の周波数制御可能な発振器の回路図である。図１の発振器は，ｎ段のゲートＧ１〜Ｇｎを有するリング発振器OSC#1と，２ｎ段のゲートＧ１〜Ｇ2nを有するリング発振器OSC#2と，３ｎ段，４ｎ段，．．．Ｋｎ段のゲートを有するリング発振器OSC#Kを有し，それぞれのリング発振器の出力を選択回路SELが選択信号Ｃに応じて選択して，出力端子OUTに出力する。即ち，リング発振器OSC#1の発振周波数ｆ0を基準として，リング発振器OSC#2〜OSC#Kが周波数ｆ0〜ｆ0／Ｋ（Ｋは整数）の発振信号をそれぞれ生成し，それらの発振信号が選択され，出力される。それぞれのリング発振器は，奇数個の反転ゲート（インバータ）と任意の数の非反転ゲートを有し，合計の段数がｎ，２ｎ，３ｎ．．．．Ｋｎになっている。
【０００４】
この発振器は，選択信号Ｃにより出力される発振周波数を制御することができる。しかしながら，それぞれの周波数において発振信号のデューティ比を制御することはできない。また，図１に示された発振器は，複数のリング発振器を設ける必要があり，回路規模，素子数が大きくなり，半導体チップ面積，コスト，消費電力の点で不利である。
【０００５】
図２は，別の従来の発振器の回路図である。図２の発振器は，ゲートＧ１〜Ｇ８を接続したリング発振回路OSCと，３個の排他的論理和XNOR1,2,3と，選択回路SELとで構成される。ゲートＧ８の出力N1は，基本発振周波数ｆ０の発振出力であり，９０°の位相差を有するゲートＧ８とＧ６の出力N1,N2を入力とする排他的論理和ゲートXNOR1の出力N3は，図２（Ｂ）に示される通り，２逓倍の周波数２ｆ０の発振出力である。そして，９０°の位相差を有するゲートＧ５，Ｇ７の出力N4,N5の排他的論理和N6と，信号N3とを入力とする排他的論理和ゲートXNOR3の出力N7は，図２（Ｂ）に示される通り，４逓倍の周波数４ｆ０の発振出力になる。
【０００６】
更に，図示しないが，ゲートＧ８の出力N1とゲートＧ５の出力N4との排他的論理和は，周波数２ｆ０であり，デューティ比が信号N3より２５％増大した発振出力になる。
【０００７】
【発明が解決しようとする課題】
図２に示した発振器は，図１の発振器に比較すると回路規模を小さくすることができるが，生成可能な周波数が基本周波数f0の２のべき乗（２n）に制限されているとともに，基本周波数から４逓倍周波数まで取り出そうとすると，最低８段のゲートからなるリング発振器が必要となり，段数を減らして発振周波数を高くするには限界がある。更に，図２の発振器は，出力波形のデューティ比制御の分解能を高くするためには，段数を増やす必要がある。
【０００８】
そこで，本発明の目的は，回路規模が小さく，高い発振周波数まで制御することができ，デューティ比も制御可能な発振器を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲートが含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲートを適宜挿入した発振回路を有する。そして，発振制御入力を所望の位置の排他的論理和ゲートに所望のタイミングで入力することにより，排他的論理和ゲートを反転ゲート又は非反転ゲートに変換して，発振回路内に伝播信号波を生成する。発生した伝播信号波の数により発振周波数が制御され，変換される排他的論理和ゲートの位置によりデューティ比が制御される。
【００１０】
本発明の第２の側面は，所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成する発振選択回路と，
前記いずれかのゲート出力の変化に応答して前記複数の発振制御信号を取り込み，前記発振選択信号に従って，当該複数の発振制御信号をそれぞれ遅延させて，前記排他的論理和ゲートの発振制御入力に供給する複数の遅延回路とを有し，
前記遅延回路の遅延時間後に，前記複数の発振制御信号にしたがって，前記複数の排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を行うことを特徴とする。
【００１１】
上記の第２の側面において，より好ましい実施例の発振器では，
前記発振回路が第１の周波数で発振状態の時に，前記排他的論理和ゲートを前記反転又は非反転ゲートに変換して，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする。
【００１２】
また，上記の実施例において，更に好ましい実施例の発振器では，
前記第１の周波数から第２の周波数に移行する時に，前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする。
【００１３】
上記の目的を達成するための本発明の第３の側面は，所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が非発振状態の時に，前記複数の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を開始することを特徴とする。
【００１４】
上記の発明によれば，高周波応答特性を有する排他的論理和ゲートと少なくとも１個の反転ゲートと複数の反転又は非反転ゲートを環状に縦列接続して発振回路を構成し，排他的論理和ゲートに発振制御信号を供給して反転又は非反転ゲートに変換することで，所望の周波数またはデューティ比の発振動作を実現することができる。
【００１５】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，かかる実施の形態例が，本発明の技術的範囲を限定するものではない。
【００１６】
図３は，本実施の形態例における発振器の基本的構成の回路図である。図３の例では，７段のインバータ（反転ゲート）Ｉ１〜Ｉ７と排他的論理NORゲートＸ１とがリング状の接続され，発振回路１００を構成する。そして，排他的論理NORゲートＸ１の出力が出力端子OUTになり，排他的論理NORゲートＸ１の一方の入力には発振制御信号Ｃが，もう一方の入力にはインバータＩ７の出力ノードｎ１がそれぞれ供給される。また，発振制御信号Ｃは，出力OUTのタイミングから所定の遅延時間分遅れたタイミングで，「１（Ｈレベル）」または「０（Ｌレベル）」に制御される。そのタイミングは，発振制御信号発生器１０により生成される。発振制御信号発生器１０には，発振選択Ｃ0と発振出力OUTが供給され，発振出力OUTのタイミングに応じたタイミングで，発振制御信号Ｃが生成される。
【００１７】
排他的論理NORゲートＸ１は，発振制御信号Ｃが「０（Ｌレベル）」の時はノードｎ１の論理を反転するインバータの機能を有し，発振制御信号Ｃが「１（Ｈレベル）」の時はノードｎ１の論理をそのまま伝播するバッファゲート（非反転ゲート）の機能を有する。もし，排他的論理ORゲートが使用される場合は，上記の機能は逆になるだけであるので，発振制御信号Ｃの論理値を逆にすれば良い。
【００１８】
図４は，上記インバータＩ１〜Ｉ７を構成するトランジスタ回路の一例である。このインバータは，利得周波数特性が十分高く，入力Vinの変化に対して高い利得で出力/OUTを反転することができる回路である。インバータ回路は，SCFL型の論理回路であり，HEMTなどの高周波特性を有する電界効果トランジスタＱ１，Ｑ２のソースが共通に接続され，その共通ソースが電流源を介してグランドVssに接続される。また，トランジスタＱ１，Ｑ２のドレインは，抵抗Ｒ１，Ｒ２を介して電源Vccに接続され，ドレイン端子が出力/OUT，OUTに接続される。また，ENORゲートＸ１も，図４のSCFL型の論理回路で同様に構成される。
【００１９】
かかる高周波特性を有するトランジスタ素子を利用して構成されたインバータＩ１〜Ｉ７とENORゲートＸ１を利用することにより，図３の発振器は，基本周波数ｆ０での発振動作とその２逓倍周波数２・ｆ０での発振動作を自在に制御することができる。
【００２０】
図５は，図３の発振器の動作タイミングチャート図である。時間Ｔ１の前の初期状態では，発振制御信号ＣがＬレベルであるので，ENORゲートＸ１がインバータとして機能し，リング発振器は偶数段のインバータが接続された状態となり，発振しない。
【００２１】
そこで，時間Ｔ１において，発振制御信号ＣがＬレベルからＨレベルになると，ENORゲートＸはインバータからバッファゲートになり，内部ノードｎ１＝Ｌに対応して，ENORゲートＸ１の出力OUTをＬレベルに下げる。ENORゲートがバッファゲートになったことに伴い，奇数段のインバータ回路になり，発振動作が開始される。
【００２２】
この立ち下がり波形が，インバータＩ１〜Ｉ７を次々に伝播し，内部ノードｎ１がＨレベルに立ち上がり，バッファゲートとして機能しているゲートＸ１を介して，出力OUTがＨレベルに上がる。図３のリングオシレータは７段のインバータからなる回路になっており，出力OUTが立ち下がって次に立ち上がるまでの時間Ｔ０が，リングオシレータを信号波が伝播するに要する時間である。従って，時間Ｔ１からＴ２までが，リングオシレータが基準周波数ｆ０で発信している状態であり，その周期は，信号波がリングオシレータを２周伝播するのに要する時間である。
【００２３】
つまり，ｆ０＝１／２（τX1＋７τI）（τX1はENORゲート遅延時間，τIはインバータのゲート遅延時間）である。
【００２４】
時間Ｔ２において，内部ノードｎ１がＬレベルの期間中に発振制御信号ＣをＨレベルからＬレベルにもどすと，ENORゲートＸ１はインバータとなり，図５中に破線で示した通り，内部ノードn1=Lを反転して，出力OUTをＨレベルに立ち上げる。この立ち上がり波形が，図５中に実線で示した伝播信号波に加えられ，リングオシレータは２逓倍の２・ｆ０で発振する。期間T1-T2で循環していた伝播信号波（実線で示す）に加えて，期間Ｔ２以降では，破線で示した伝播信号波が循環する。
【００２５】
図６は，図３の発振器の動作原理を説明する図である。図６（１）（２）には，発振器のリング状の伝播路を示す循環路が示される。仮に，円形の循環路の最も高い位置がENORゲート出力の位相０とし，最も低い位置が同位相π（１８０°）とする。時間Ｔ１にて発振制御信号Ｃ＝１となることで，周波数f0で伝播信号波が循環する。そして，Ｃ＝１による伝播信号波が位相πのタイミングで，発振制御信号をＣ＝０とすることで，今度はＣ＝０による伝播信号波が新たに発生して循環し，周波数は２逓倍の２・ｆ０になる。
【００２６】
従って，図５のタイミングＴ２は，伝播信号波が位相πになるタイミングが好ましい。このタイミングは，出力OUTの立ち下がり信号波が，インバータＩ５を通過するタイミングが良く，そのためには，発振制御信号発生器１０が，出力OUTの立ち下がりからゲート４段分の遅延時間後に，発振制御信号ＣをＬレベルに立ち下げることができれば良い。
【００２７】
図３のリングオシレータの各ゲートが，理想的な高い利得・周波数特性を有する場合，発振制御信号ＣのＨレベルからＬレベル，或いはＬレベルからＨレベルへの切替を，内部ノードn1がＬレベルの期間中に行うことで，更に発振周波数を３逓倍，４逓倍．．．ｎ逓倍にすることができる。
【００２８】
図７は，第１の実施の形態例の発振器の回路図である。図７の発振器は，図３のリング発振器が２n-1段接続された構成になっている。初段セグメントは，ENORゲートＸ１のセグメントA1と，インバータ（反転ゲート），バッファ（非反転ゲート），論理ゲートなどのゲートＩ1〜ＩkからなるセグメントB1とで構成され，次段セグメントは，ENORゲートＸ２のセグメントA2と，ゲートＩk+1〜Ｉ2kからなるセグメントB2で構成され，最終の２n-1段目のセグメントは，ENORゲートＸ(2n-2-1)k+1からなるセグメントA２n-1と，ゲートＩ(2n-2-1)k+1〜Ｉ2n-1kからなるセグメントB２n-1で構成される。これら複数のセグメントが接続されて発振回路２００が構成される。
【００２９】
この発振器には，発振周波数選択回路SELが設けられ，発振周波数選択回路SELは，入力される発振周波数選択信号Ｃをデコードして発振制御信号Ｘ1〜Ｘ２n-1を生成し，それらの発振制御信号が，遅延回路DELAYを介して各段のENORゲートに供給される。スイッチ信号SW＝Ｈに応答して，ANDゲートAND1が導通し，リング発振開始可能状態になる。そして，発振制御信号Ｘ1〜Ｘ２n-1が所望のタイミングで各段のENORゲートに供給されて，図３で説明した原理により，発振回路が循環伝播信号を生成し，基本周波数ｆ０からその２n-1逓倍の周波数までのいずれかの周波数で発振を行う。更に，発振器は，入力する発振制御信号Ｘ1〜Ｘ２n-1を選択することで，所望のデューティ比での発振信号を生成することができる。
【００３０】
図８は，図７の第１の実施の形態例の発振器の簡単化回路図である。図８の発振器は，セグメントＡがENORゲートＸからなり，セグメントＢが１個のインバータからなり，全体で４段構成の発振回路２００の例である。最終段のセグメントＢ４はNANDゲートで構成され，発振スイッチ信号SWが入力される。
【００３１】
そして，２ビットの発振周波数選択信号Ｃが，発振周波数選択回路SELに供給され，デコード後の発振制御信号Ｘ１〜Ｘ４が，遅延回路DELAYに供給される。更に，遅延回路では，出力OUTの立ち上がりのタイミングで，発振制御信Ｘ１〜Ｘ４をラッチし，発振周波数選択信号Ｃに対応した遅延時間後に各セグメントＡのENORゲートＸにその発振制御信号を供給する。ラッチのタイミングは別のゲート出力の変化を利用することもできる。
【００３２】
図９は，発振周波数選択回路SELの回路図である。この例では，２ビットの発振周波数選択信号Ｃ１，Ｃ２が，バッファ・インバータ１２，１３で反転信号と非反転信号にされ，AND/NANDゲート１４，１５，１６，１７，１８により，発振周波数選択信号Ｃ１，Ｃ２の論理の所定の組み合わせにしたがう発振制御信号Ｘ１〜Ｘ４が出力される。なお，ゲート１６，１７，１８は，発振スイッチ信号SWの立ち上がりエッジに応答して，もう一方の入力を出力する。
【００３３】
図１０は，遅延回路DELAYの回路図である。遅延回路は，出力OUTの立ち上がりエッジで発振制御信号Ｘ１〜Ｘ４をラッチするラッチ回路Ｄ１と，４段のバッファゲート１９〜２２と，発振周波数選択信号Ｃにより各バッファの出力を選択する回路SEL2とを有する。図８のリング発振器が全部で８ゲートからなるのに対して，この遅延回路DELAYには，その半分の４段のバッファゲートが設けられる。
【００３４】
従って，遅延回路DELAYの動作は，発振制御信号が出力OUTのタイミングに無関係に即出力される場合と，発振制御信号が出力OUTのタイミングでラッチされ，その後ゲート１段分の遅延後に出力される場合，ゲート２段分の遅延後に出力される場合，ゲート３，４段分後にそれぞれ出力される場合とを有する。
【００３５】
図１１は，図８の発振器での周波数選択動作における周波数選択回路の論理値表を示す図である。また，図１２は，発振器の周波数選択動作を説明するための図である。図１２（１）の初期状態では，遅延回路DELAYの全ての出力がＬレベルであるので，ENORゲートX1〜X4は全てインバータとして機能する。従って，図８の発振器は，８個のインバータで構成され，非発振状態である。
【００３６】
次に，発振周波数選択信号Ｃ１，Ｃ２を「０，０」に設定して，発振スイッチ信号SWをＨレベルにすると，図１１に示される通り，発振周波数選択回路SELの出力Ｘ１〜Ｘ４が「１０００」になる。それに伴い，ENORゲートX1の一方の入力がＨレベル「論理１」となり，ENORゲートＸ１はバッファゲートとなり，図３で説明した通り，基準周波数ｆ０で発振を開始する。この時の周期は，伝播波形がリングオシレータを２周伝播するために要する時間であり，その逆数が基準周波数ｆ０となる。この発振状態は，図１２（２）に示される通りである。
【００３７】
尚，図１２中，「×」は新たに発生する伝播信号波であり，「○」はすでに発生している伝播信号波を意味する。後述する別の図中においても同じである。
【００３８】
次に，発振周波数選択信号Ｃ１，Ｃ２を「１，０」に設定すると，発振周波数選択回路SELは，それらをデコードして，図１１に示される通り，選択回路SELの出力Ｘ１〜Ｘ４を「００００」にする。即ち，出力Ｘ１のみが，ＨレベルからＬレベルに変化する。この出力Ｘ１のＬレベルへの変化は，遅延回路DELAY１において，出力OUTの立ち上がりエッジに応答してラッチされ，４段ゲート１９〜２２の伝播遅延時間だけ遅れてENORゲートX1に入力される。
【００３９】
即ち，出力OUTを立ち上げた伝播信号波がインバータＩ2の出力の立ち上がり波形として伝播してくるタイミングで，選択回路SELの出力Ｘ１がＨレベルからＬレベルに立ち下がる。このタイミングは，最初に発生した伝播信号波が位相πの時のタイミングである。つまり，発振器が２Ｍ段ある時は，位相πのタイミングをとるためには，遅延回路DELAY1のゲート数はＭ段が必要になる。その結果，ENORゲートX1はインバータとなり，その出力がＨレベルからＬレベルに立ち下がる。この動作は，図５における時間Ｔ２の時の動作と同じである。その結果，図１２（３）に示される通り，選択回路の出力Ｘ１＝０により，新たな発振用の伝播信号波が発生し，発振周波数が２逓倍の２ｆ０となる。
【００４０】
次に，発振周波数選択信号Ｃ１，Ｃ２を「０，１」に設定すると，発振周波数選択回路SELは，それらをデコードして，図１１に示される通り，選択回路SELの出力Ｘ１〜Ｘ４を「１０１０」にする。即ち，出力Ｘ１とＸ３が，ＬレベルからＨレベルに変化する。この出力Ｘ１，Ｘ３のＨレベルへの変化は，遅延回路DELAY１,3において，出力OUTの立ち上がりエッジに応答してラッチされ，２段ゲート１９，２０の伝播遅延時間だけ遅れてENORゲートX1，X3にそれぞれ入力される。
【００４１】
この入力のタイミングは，図１２（３）で示す２つの伝播信号波のうちの一方が，出力OUTを通過してからゲート２段分経過後のタイミングであり，図１２（４）に示されるとおり，２つの伝播信号波とは９０°の位相差のタイミングである。
【００４２】
このタイミングで，ENORゲートX1,X3が共にインバータに変換され，それに伴い新たに２つの伝播信号波が発生する。その結果，従前の２つの伝播信号波に加えて全部で４個の伝播信号波がリングオシレータ回路を同時に伝播することになり，周波数は４逓倍の４・ｆ０になる。
【００４３】
更に，発振周波数選択信号Ｃ１，Ｃ２を「１，１」に設定すると，発振周波数選択回路SELは，それらをデコードして，図１１に示される通り，選択回路SELの出力Ｘ１〜Ｘ４を「０１０１」にする。即ち，出力Ｘ１とＸ３がＨレベルからＬレベル（論理「１」から「０」）へ，出力Ｘ２，Ｘ４がＬレベルからＨレベル（論理「０」から「１」）へ変化する。この出力Ｘ１，Ｘ３のＬレベルへの変化，及び出力Ｘ２，Ｘ４のＨレベルへの変化は，遅延回路DELAY１〜4において，出力OUTの立ち上がりエッジに応答してラッチされ，１段のゲート１９の伝播遅延時間だけ遅れてENORゲートX1〜X4にそれぞれ入力される。
【００４４】
これらの入力に応答して，ENORゲートX1,X3はバッファに，ENORゲートX2,X4はインバータに切り替えられ，それぞれの出力が反転し，図１２（５）に示されるとおり，４つの伝播信号波が新たに発生する。その結果，発振周波数は８・ｆ０と８逓倍になる。
【００４５】
図１１の表に示される通り，周波数選択信号Ｃ１，Ｃ２を順に変化させることにより，発振周波数をｆ０，２ｆ０，４ｆ０，８ｆ０と２n逓倍ずつ高くシフトさせることができる。そして，いずれの発振周波数での発振状態においても，発振スイッチ信号SWをＬレベルに落とすことにより，発振器の発振動作を停止させることができ，新たに発振動作を制御することができる。
【００４６】
図１３は，図８の発振器でのデューティ比制御動作における選択回路SELの論理値表及び発振波形を示す図である。この動作では，基準周波数ｆ０での発振状態から２逓倍２ｆ０での発振に変更する時に，発振クロック信号を任意のデューティ比に制御することができる。図１４は，そのデューティ比制御動作を説明するための図である。前提として，遅延回路DELAY１〜４は，図１０と異なり図１３の論理値表に示される遅延ゲート数になり，選択信号Ｃ１，Ｃ２が「１，１」の場合に，遅延段数０に設定されている。また，選択回路SELも図９とは異なり，図１３の論理値表に示されるようにデコードされる。
【００４７】
図１１で説明した通り，初期状態でリング発振器は８段のインバータで構成され，発振動作を行っていない。そこで，選択信号Ｃ１，Ｃ２を「０，０」にして，発振スイッチ信号SWをＨレベルにすると，セレクタ出力信号Ｘ１〜Ｘ４が「１０００」になり，各遅延回路DELAY１〜４が遅延なしでその出力をENORゲートに供給する。それにより，基準周波数ｆ０での発振を開始する。
【００４８】
この状態から，選択信号Ｃ１，Ｃ２を「１，０」にすると，選択回路の出力信号Ｘ１〜Ｘ４が「１１００」になり，出力OUTの立ち上がりからゲート４段の遅延時間後に，それらの出力信号がENORゲートに供給される。それにより，図１４（２）に示される通り，ENORゲートＸ2がバッファゲートに切り替わり，その出力をＨレベルからＬレベルに引き下げて，新たな伝播信号波を生成する。その結果，図１３（２）に示されるとおり，周波数２・ｆ０でデューティ比が１／４の発振動作が行われる。
【００４９】
次に，初期状態から基準周波数ｆ０で発振動作状態に切り替えられた後，今度は，選択信号Ｃ１，Ｃ２を「０，１」にすると，選択回路の出力信号Ｘ１〜Ｘ４が「１００１」になり，出力OUTの立ち上がりからゲート２段の遅延時間後に，それらがENORゲートに供給される。それにより，図１４（３）に示される通り，ENORゲートＸ4がバッファゲートに切り替わり，その出力をＨレベルからＬレベルに引き下げて，新たな伝播信号波を生成する。その結果，図１３（２）に示されるとおり，周波数２・ｆ０でデューティ比が２／４の発振動作が行われる。
【００５０】
更に，基準周波数ｆ０の状態から，選択信号Ｃ１，Ｃ２を「１，１」にすると，選択回路の出力信号Ｘ１〜Ｘ４が「１１００」になり，出力OUTの立ち上がりのタイミングで，それらがENORゲートに供給される。それにより，図１４（４）に示される通り，ENORゲートＸ2がバッファゲートに切り替わり，その出力をＬレベルからＨレベルに引き上げて，新たな伝播信号波を生成する。その結果，図１３（２）に示されるとおり，周波数２・ｆ０でデューティ比が３／４の発振動作が行われる。
【００５１】
当業者に明らかな通り，基準周波数ｆ０からより高い逓倍の周波数２ｆ０に切り替える時に，４つのENORゲートのうち新たに挿入する伝播信号波の位置を，選択回路SELによって制御することにより，１／４単位でデューティ比を制御することができる。むろん発振器の段数が増えれば，制御できるデューティ比の分解能を大きくすることができる。また，遅延回路の遅延量に応じて選択回路の出力を選ぶことで，デューティ比を制御することができるので，上記の遅延量とセレクタ出力信号は，別の組合せであっても良い。
【００５２】
図１５は，第２の実施の形態例における発振器の回路図である。この発振器は，基本周波数ｆ０からそのＮ逓倍周波数までの発振出力を生成することができる。図１５の発振器３００は，図７の発振器に示したセグメントＡとＢとからなる各段の回路が，Ｍ段リング状に接続されている。図１５では，簡略化してセグメントＡとしてENORゲートＸが，セグメントＢとしてインバータＩが，各段で合計ｋゲート設けられている。そして，発振周波数選択信号Ｃに応じて出力信号Ｘ１〜ＸＭを生成する選択回路SELが設けられ，その出力信号Ｘ１〜ＸＭは，直接各段のENORゲートに入力される。Ｍ段目の回路内に，インバータに変わって発振スイッチ信号SWが入力されるNANDゲートNANDが設けられている。
【００５３】
図１６は，図１５の発振器の簡略された回路図である。図１６の例では，発振回路３００が，各段が１個のENORゲートＸと１個のインバータＩとで構成され，全体で１２段接続されている。最終段（１２段目）ではインバータの代わりに発振スイッチ信号SWが入力されるNANDゲートが設けられている。
【００５４】
図１７は，図１６の選択回路SELの回路図である。そして，図１８は，選択回路の論理値表を示す図である。選択回路SELには，４ビットの周波選択信号Ｃ１〜Ｃ４が入力され，バッファ・インバータ３０〜３３によりそれらの反転，非反転信号が生成され，ＡＮＤ，ＯＲゲート群３４〜４３によりなるデコード回路が，論理値表に従う出力信号Ｘ１〜Ｘ１２を生成する。出力信号Ｘ１〜Ｘ１２は，好ましくは同じタイミングで，それぞれ対応するENORゲートＸ1〜Ｘ12に入力される。従って，最終段のゲートが，出力OUTの立ち上がりエッジに応答して一斉に出力するようにしても良い。
【００５５】
次に，図１６の発振器の動作を説明する。図１９は，発振器の動作を説明するための図である。まず初期状態では，発振スイッチ信号SWがＬレベルであり，発振器は非発振状態である。選択信号C1〜C4が「００００」にされ，発振スイッチ信号SWがＨレベルになると，NANDゲートはインバータとなり，全てのENORゲートもインバータになる。しかし，全体のインバータ数が２４段と偶数であるので，発振は起こらない。
【００５６】
次に，周波数選択信号Ｃ１〜Ｃ４が「１０００」になると，第１段目のENORゲートＸ１に出力Ｘ１＝１が入力される。それにより，図１９（１）に示される通り，基準周波数ｆ０での発振を開始する。
【００５７】
２逓倍の周波数２・ｆ０で発振を開始する場合は，発振スイッチ信号SWをＬレベルにして発振器の発振動作を停止した後，周波数選択信号Ｃ１〜Ｃ４１を「０１００」にする。それに応答して，選択回路SELは，出力Ｘ１，Ｘ７をＨレベル（論理「１」）にし，第１，７段目のENORゲートに入力する。それにより，図１９（２）に示される通り，２個の伝播信号波が生成され，２逓倍の周波数２・ｆ０で発振を開始する。
【００５８】
３逓倍の周波数３・ｆ０で発振を開始する場合も，再度発振器の発振動作を停止した後，周波数選択信号Ｃ１〜Ｃ４１を「１１００」にする。それに応答して，選択回路の出力Ｘ１，５，９がＨレベルになり，３個の伝播信号波が生成され，３逓倍の周波数で発振を開始する。
【００５９】
以下同様に，４逓倍，６逓倍，１２逓倍の周波数で発振動作させる場合も，一旦初期状態にして，周波数選択信号を図１８に示される通り制御することで，それぞれ４個，６個，１２個の伝播信号が生成され，４，６，１２逓倍の周波数で発振動作が開始される。
【００６０】
以上の通り，発振器の合計段数の約数１，２，３，４，６，１２逓倍の周波数での発振が可能になる。上記の例は，いずれもデューティ比を５０％にする例であり，Ｈレベルに制御する選択回路の出力の位置を適宜変更することにより，任意のデューティ比での発振に制御することができる。但し，合計段数分の１の分解能でしかデューティ比制御できない。即ち，ENORゲートを反転ゲート又は非反転ゲートに変換する個数により，発振周波数が制御可能であり，その位置によりデューティ比が制御可能になる。
【００６１】
図２０は，図１６の発振器でのデューティ比制御する場合の選択回路の動作論理値表を示す図である。また，図２１は，そのデューティ比制御動作を説明するための図である。初期状態から，発振スイッチ信号SWをＨレベルにし，選択信号Ｃ１〜Ｃ４が「００００」の状態では，発振器が２４個のインバータで構成されるので非発振状態である。そこで，選択信号Ｃ１〜Ｃ４を「１０００」にすると，図２０に示される通り，図示しない選択回路が出力信号Ｘ１，Ｘ２をＨレベルし，ENORゲートＸ1，Ｘ2に入力する。それに応答して，図２１（１）に示される通り，インバータ２段分の位相差で２個の伝播信号波が生成され，２逓倍の周波数であってデューティ比１／１２での発振動作が開始される。
【００６２】
同様に，選択信号Ｃ１〜Ｃ４が「００００」の非発振状態から，選択信号Ｃ１〜Ｃ４を「０１００」にすると，出力信号Ｘ１，Ｘ３がＨレベルになり，ENORゲートＸ1，Ｘ3にそれが入力される。それに応答して，図２１（２）に示される通り，インバータ４段分の位相差で２個の伝播信号波が生成され，２逓倍の周波数であってデューティ比２／１２での発振動作が開始される。
【００６３】
同様にして，図２０の論理値表に示される通り，選択信号Ｃ１〜Ｃ４が「００００」での非発振状態から，選択信号を適宜選択することで，２個の伝播信号波がENORゲートの任意の位置で発生し，任意のデューティ比での発振動作が開始する。以上の様に，２逓倍の周波数での発振動作を行う場合，反転ゲート又は非反転ゲートに変換するENORゲートの位置を選択して，伝播信号波が発生する位置を適宜選択することで，任意のデューティ比での発振動作が可能になる。但し，デューティ比の分解能は，発振器のゲートの段数分に依存し，段数が多いほど，分解能を高くすることができる。
【００６４】
上記の周波数制御動作は，基準周波数ｆ０での発振状態から，より高いｋ逓倍の周波数に変更する時も可能である。同様に，上記のデューティ比制御動作は，基準周波数ｆ０での発振状態から，２逓倍の周波数２ｆ０の発振状態にするときにも可能である。
【００６５】
例えば周波数制御動作では，図１８の２行目の選択回路出力信号Ｘ１〜Ｘ１２により，基準周波数での発振状態にした後，図１６の選択回路SELが出力OUTの変化に応答して，図１８の３行目以降の出力信号Ｘ１〜Ｘ１２を出力すると，それぞれ伝播信号波が１個，２個，３個．．．と追加されて，より高い逓倍の周波数での発振状態に移行する。
【００６６】
同様に，デューティ比制御動作でも，図１８の２行目の選択回路出力信号Ｘ１〜Ｘ１２により，基準周波数での発振状態にした後，図１６の選択回路SELが出力OUTの変化に応答して，図２０の２行目以降の出力信号Ｘ１〜Ｘ１２を出力すると，もう一つの伝播信号波が異なるENORゲートの位置に追加され，２逓倍で所望のデューティ比のクロック信号が生成される。
【００６７】
図２２は，第３の実施の形態例における発振器の回路図である。この発振器の発振回路４００は，１個のNANDゲートと１個のENORゲートＸ1と，１０個のインバータゲートＩ1〜Ｉ10とをリング状に接続し，発振スイッチ信号SWにより基本周波数での発振を開始し，発振動作が発振検出回路５１により検出され，発振検出後は，発振周波数制御信号Ｃにより２逓倍での発振と基本周波数での発振とを切り替えることができる。ラッチ回路５０は，ノードＮ１４の立ち下がりエッジで発振周波数制御信号Ｃをラッチし，発振検出回路５１は，ノードＮ１４を監視して発振動作を検出し，更に，遅延回路５３は，発振スイッチ信号SWを所定時間遅延させる。また，選択回路５２は，非発振状態で発振検出回路５１の出力Ｎ１２がＬレベルの間は，遅延回路５３の出力を選択し，発振状態で出力Ｎ１２がＨレベルの間は，ラッチ回路５０の出力を選択する。
【００６８】
図２３は，図２２の発振器の動作を説明するタイミングチャートの図である。この図に沿って，発振器の動作を説明する。非発振状態の初期状態から，（ａ）に示される通り，発振周波数制御信号ＣをＨレベルにして，発振スイッチ信号SWをＨレベルにすると，NANDゲートの一方の入力N11がＨレベルになり，遅延回路５３の遅延時間後に選択回路５２の出力N13がＨレベルに立ち上がる。それに応答して，ENORゲートＸ1はバッファゲートに切り替わり，出力OUTがＨレベルに立ち上がり，基本周波数での発振動作を開始する。その時の基本発振周波数f0は，１個のゲート遅延時間が約１０psとすると，1/(2*10ps*11)になる。
【００６９】
次に，（ｂ）に示される通り，発振動作が検出回路５１により検出され，その出力N12がＨレベルに立ち上がる。それにより，選択回路５２は，ラッチ回路５０の出力を選択する。そして，（ｃ）に示されるとおり，発振周波数制御信号ＣをＬレベルにすると，インバータＩ2の出力N14の立ち下がりエッジに同期してラッチ回路５０が信号Ｃを取り込み，選択回路５２が出力N13をＬレベルにする。それに応答して，ENORゲートＸ1がインバータに切り替わり，新たな伝播信号波が発生し，２逓倍の周波数で発振が始まる。
【００７０】
次に，（ｄ）に示されるとおり，発振周波数制御信号Ｃを再びＨレベルにすると，（ｃ）の場合と同様に，ノードN14の立ち下がりエッジで信号Ｃがラッチされ，選択回路５２の出力N13が立ち上がる。それに応答して，新たに伝播信号が発生して，３逓倍での発振動作に入るが，各インバータの応答特性ではそのような高い周波数に対応できず，一旦発振が停止する。そして，その後，外部雑音などにより基本周波数での発振が再開する。
【００７１】
最後に，（ｅ）に示されるとおり，発振スイッチ信号SWをＬレベルに立ち下げると，NANDゲートが閉じて，やがて発振が停止する。
【００７２】
以上の通り，図２２の発振器では，複数段のゲートとENORゲートとをリング状に接続し，発振周波数制御信号Ｃを切り替えることにより，基本周波数での発振と２逓倍周波数での発振との間で切り替えることができる。
【００７３】
以上の実施例において，ENORゲートはEORゲートであっても良い。その場合は，発振制御入力に与えられる信号の論理を逆にする必要がある。また，リング状の発振回路は，少なくとも１個の反転ゲートが含まれていれば良く，それ以外は非反転ゲートで構成することができる。
【００７４】
以上の実施の形態例をまとめると，次の付記の通りである。
【００７５】
（付記１）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する少なくとも１個の排他的論理和ゲートと，少なくとも１個の反転ゲートと，複数の反転または非反転ゲートとを，環状に縦列接続した発振回路と，
前記いずれかのゲート出力の変化から所定の遅延時間後，前記発振制御入力に発振制御信号を入力する発振制御信号発生回路とを有し，
前記発振制御信号を入力することにより，発振回路内に伝播信号波が発生し，伝播信号波の数に応じた周波数で前記発振回路が発振することを特徴とする発振器。
【００７６】
（付記２）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成する発振選択回路と，
前記いずれかのゲート出力の変化に応答して前記複数の発振制御信号を取り込み，前記発振選択信号に従って，当該複数の発振制御信号をそれぞれ遅延させて，前記排他的論理和ゲートの発振制御入力に供給する複数の遅延回路とを有し，
前記遅延回路の遅延時間後に，前記複数の発振制御信号にしたがって，前記複数の排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を行うことを特徴とする発振器。
【００７７】
（付記３）付記２において，
前記発振回路が第１の周波数で発振状態の時に，前記排他的論理和ゲートを前記反転又は非反転ゲートに変換して，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする発振器。
【００７８】
（付記４）付記３において，
前記第１の周波数から第２の周波数に移行する時に，前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする発振器。
【００７９】
（付記５）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が非発振状態の時に，前記複数の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，発振動作を開始することを特徴とする発振器。
【００８０】
（付記６）付記５において，
前記発振選択信号が発振周波数を選択する信号であり，
前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの数を選択することにより，基本周波数から当該基本周波数のＮ逓倍周波数のいずれかで発振動作を開始することを特徴とする発振器。
【００８１】
（付記７）付記５において，
前記発振選択信号がデューティ比を選択する信号であり，
前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする発振器。
【００８２】
（付記８）所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記いずれかのゲート出力の変化に応答して，当該複数の発振制御信号を前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が第１の周波数で発振状態の時に，前記複数の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする発振器。
【００８３】
（付記９）付記８において，
前記第１の周波数から第２の周波数に移行する時に，前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの位置を選択することにより，選択されたデューティ比を有するクロック信号が生成されることを特徴とする発振器。
【００８４】
【発明の効果】
以上，本発明によれば， 小さい回路規模で複数の発振周波数を選択して，または複数のデューティ比を選択して発振動作させることができる。
【００８５】
以上，本発明の保護範囲は，上記の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【図面の簡単な説明】
【図１】従来の周波数制御可能な発振器の回路図である。
【図２】従来の別の発振器の回路図である。
【図３】本実施の形態例における発振器の基本的構成の回路図である。
【図４】インバータＩ１〜Ｉ７を構成するトランジスタ回路である。
【図５】図３の発振器の動作タイミングチャート図である。
【図６】図３の発振器の動作原理を説明する図である。
【図７】第１の実施の形態例の発振器の回路図である。
【図８】第１の実施の形態例の発振器の簡略化回路図である。
【図９】発振周波数選択回路SELの回路図である。
【図１０】遅延回路DELAYの回路図である。
【図１１】図８の発振器での周波数選択動作における周波数選択回路の論理値表を示す図である。
【図１２】図８の発振器の周波数選択動作を説明するための図である。
【図１３】図８の発振器でのデューティ比制御動作における選択回路SELの論理値表を示す図である。
【図１４】図８の発振器のデューティ比制御動作を説明するための図である。
【図１５】第２の実施の形態例における発振器の回路図である。
【図１６】第２の実施の形態例における発振器の簡略された回路図である。
【図１７】図１６の選択回路SELの回路図である。
【図１８】図１６の選択回路の論理値表を示す図である。
【図１９】図１６の発振器の周波数選択動作を説明するための図である。
【図２０】図１６の発振器でのデューティ比制御する場合の選択回路の動作論理値表を示す図である。
【図２１】図１６の発振器でのデューティ比制御動作を説明するための図である。
【図２２】第３の実施の形態例における発振器の回路図である。
【図２３】図２２の発振器の動作を説明するタイミングチャートの図である。
【符号の説明】
Ｘ1〜Ｘn 排他的論理和ゲート，ENORゲート
Ｉ1〜Ｉn 反転ゲート，インバータ
SEL 発振選択回路，発振周波数（デューティ比）選択回路
OUT 出力
DELAY 遅延回路
１００ 発振回路
２００ 発振回路
３００ 発振回路
４００ 発振回路
Claims (5)
- 所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する少なくとも１個の排他的論理和ゲートと，少なくとも１個の反転ゲートと，複数の反転または非反転ゲートとを，環状に縦列接続した発振回路と，
前記発振制御入力に第１の発振制御信号を入力して前記排他的論理和ゲートの出力に第１の変化を生じさせて第１の伝播信号波を前記発振回路内に伝播させ第１の周波数による第１の発振を生じさせ，前記第１の変化による前記第１の伝播信号波が前記環状の発振回路内において所望の位相の位置に達する遅延時間後に，前記発振制御入力に前記第１の変化とは逆の第２の変化を前記排他的論理和ゲートの出力に生じさせる第２の発振制御信号を入力する発振制御信号発生回路とを有し，
前記第２の発振制御信号を入力することにより，前記排他的論理和ゲートの出力に前記第２の変化が生じて前記第１の伝播信号波と異なる第２の伝播信号波が前記発振回路内に伝播し，前記第１及び第２の伝播信号波の数に応じて前記第１の周波数と異なる第２の周波数による第２の発振が生じることを特徴とする発振器。 - 所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成する発振選択回路と，
前記いずれかのゲート出力の変化に応答して前記複数の発振制御信号を取り込み，前記発振選択信号に従って，当該複数の発振制御信号をそれぞれ遅延させて前記排他的論理和ゲートの発振制御入力に供給する複数の遅延回路とを有し，
第１の発振制御信号を前記複数の排他的論理和ゲートのうちいずれかの第１の排他的論理和ゲートの発振制御入力に入力して当該第１の排他的論理和ゲートの出力に第１の変化を生じさせて第１の伝播信号波を前記発振回路内に伝播させ第１の周波数による第１の発振を生じさせ，
前記第１の伝播信号波が前記発振回路内において所望の位相の位置に達するタイミングで，前記遅延回路が，第２の発振制御信号をいずれかの前記排他的論理和ゲートの発振制御入力に入力して当該排他的論理和ゲートの出力に前記第１の変化とは逆の第２の変化を生じさせて第２の伝播信号波を前記発振回路内に伝播させ，前記第１及び第２の伝播信号波の数に応じて前記第１の周波数より高い第２の周波数による第２の発振を生じさせ，
さらに，前記遅延回路が，前記第１，第２の伝播信号波が前記発振回路内において所望の位相の位置に達するタイミングで，第３の発振制御信号をいずれかの前記排他的論理和ゲートの発振制御入力に入力して当該排他的論理和ゲートの出力に前記第２の変化とは逆の第３の変化を生じさせて第３の伝播信号波を前記発振回路内に伝播させ，前記第１，第２，第３の伝播信号波の数に応じて前記第２の周波数より高い第３の周波数による第３の発振を生じさせることを特徴とする発振器。 - 所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの１個または複数個の発振制御信号を生成し，１個または複数個の前記排他的論理和ゲートの発振制御入力にそれぞれ同時に供給する発振選択回路とを有し，
前記発振回路が非発振状態の時に，前記１個または複数個の発振制御信号によって，前記排他的論理和ゲートのいずれか１個又は複数個が反転又は非反転ゲートに変換して，当該変換された排他的論理和ゲートの出力の状態の反転変化により前記環状の発振回路内に１個又は複数個の新たな伝播信号波を発生させ，前記発生した伝播信号波の数に応じた周波数で発振動作を開始することを特徴とする発振器。 - 請求項３において，
前記発振選択信号が発振周波数を選択する信号であり，
前記複数の発振制御信号にしたがって，前記反転又は非反転ゲートに変換する排他的論理和ゲートの数を選択することにより，基本周波数から当該基本周波数のＮ逓倍周波数のいずれかで発振動作を開始することを特徴とする発振器。 - 所定の周波数のクロック信号を生成する発振器において，
発振制御入力を有する排他的論理和ゲートと，少なくとも１個の反転ゲート及び複数の反転または非反転ゲートとを縦列接続したセグメントを，Ｎ個，環状に接続した発振回路と，
発振選択信号に従って，所定の組合せの複数の発振制御信号を生成し，前記いずれかのゲート出力の変化に応答して，前記排他的論理和ゲートの出力の状態の反転変化により発生した第１の伝播信号波が前記環状の発振回路内において所望の位相の位置に達するタイミングで，当該複数の発振制御信号を前記複数の排他的論理和ゲートの発振制御入力にそれぞれ供給する発振選択回路とを有し，
前記発振回路が前記第１の伝播信号波の伝播により第１の周波数で発振している時に，前記発振選択回路が前記タイミングで前記複数の発振制御信号を前記排他的論理和ゲートの発振制御入力に入力することによって，前記排他的論理和ゲートのいずれか１個又は複数個を反転又は非反転ゲートに変換して，当該変換された排他的論理和ゲートの出力の状態の反転変化により前記環状の発振回路内に１個又は複数個の新たな第２の伝播信号波を発生させ，前記第１の周波数より高い第２の周波数での発振状態に移行することを特徴とする発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000395608A JP4904620B2 (ja) | 2000-12-26 | 2000-12-26 | 周波数及びデューティ比制御可能な発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000395608A JP4904620B2 (ja) | 2000-12-26 | 2000-12-26 | 周波数及びデューティ比制御可能な発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198783A JP2002198783A (ja) | 2002-07-12 |
| JP4904620B2 true JP4904620B2 (ja) | 2012-03-28 |
Family
ID=18861046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000395608A Expired - Fee Related JP4904620B2 (ja) | 2000-12-26 | 2000-12-26 | 周波数及びデューティ比制御可能な発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4904620B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235908A (ja) * | 2006-02-02 | 2007-09-13 | Sharp Corp | リング発振回路、遅延時間測定回路、テスト回路、クロック発生回路、イメージセンサ、パルス発生回路、半導体集積回路、及び、そのテスト方法 |
| JP4807407B2 (ja) * | 2008-12-22 | 2011-11-02 | 株式会社デンソー | 偶数段パルス遅延装置 |
| JP6083586B2 (ja) * | 2011-01-19 | 2017-02-22 | 公立大学法人首都大学東京 | リング発振器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378152A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Variable oscillating circuit |
| JPS6133013A (ja) * | 1984-07-25 | 1986-02-15 | Nec Corp | リング発振器 |
| JPH04361418A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | リングオシレータ |
| JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
| JP2580940B2 (ja) * | 1992-11-27 | 1997-02-12 | 日本電気株式会社 | ゲートパルス幅測定回路 |
-
2000
- 2000-12-26 JP JP2000395608A patent/JP4904620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002198783A (ja) | 2002-07-12 |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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