JP4913018B2

JP4913018B2 - 逆拡散回路および電子機器

Info

Publication number: JP4913018B2
Application number: JP2007293487A
Authority: JP
Inventors: 健太郎福島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-11-12
Filing date: 2007-11-12
Publication date: 2012-04-11
Anticipated expiration: 2027-11-12
Also published as: US20090122841A1; JP2009124257A; US8565286B2; EP2058952A1

Description

本発明は、スペクトラム拡散された信号を受信し、受信側で逆拡散を行う逆拡散回路および電子機器に関する。

近年、携帯電話、パーソナルコンピュータなどの高速通信サービスとして、Ｗ−ＣＤＭＡ（Wideband Code division Multiple Access）を拡張した高速パケット通信規格である高速下りパケットアクセス（ＨＳＤＰＡ：High Speed Downlink Packet Access）を利用するサービスが提供されつつある。ＨＳＤＰＡで提供されるサービスは、通信速度はサービスカテゴリに対応して異なる最大速度が規定され、さらに通信環境に応じて変化するようになっている。

ＨＳＤＰＡでは、端末は、高速物理下り共有チャネル（ＨＳ−ＰＤＳＣＨ：High Speed Physical Downlink Shared Channel）によりパケットデータを受信する。一般にＣＤＭＡ方式では、１つのチャネルは、１つの拡散符号すなわちチャネライゼーションコードで符号化され、このチャネライゼーションコードにより復号される。しかし、ＨＳ−ＰＤＳＣＨでは、データはいくつかに分割される。分割されたデータは、マルチコードと呼ばれる異なる複数のチャネライゼーションコードにより符号化される。データが分割され符号化されたことにより、端末では同時に受信できるデータ数が増加することになる。この結果、通信速度が改善される。

このマルチコードによる拡散処理に対する逆拡散処理を行なうために、受信データとアダマール行列との演算を実行する高速アダマール変換回路（ＦＨＴ：Fast Hadamard Transform）がしばしば用いられる。逆拡散処理は、チャネライゼーションコード行列と受信信号の行列演算が行われると考えられる。アダマール行列とチャネライゼーションコード行列は、一方の行列の行を入れ替えることで他方の行列と一致する。これが、逆拡散処理として、ＦＨＴ演算回路が用いることができる理由である。

ＦＨＴ演算回路は、マルチコードによる複数の拡散符号の復号を同時に行うことができるので効率的である。したがって、ＨＳ−ＰＤＳＣＨに対しては、通常ＦＨＴ演算回路を用いて逆拡散処理が行われる。

一方、ＨＳ−ＰＤＳＣＨの受信のためのパイロット信号として、プライマリ共通パイロット・チャネル（ＰＣＰＩＣＨ：Primary Common Control Physical Channel）も同時に受信される。このＰＣＰＩＣＨは、マルチコード処理がされていないので、通常逆拡散処理には、ＦＨＴ回路を用いることなく、ＰＣＰＩＣＨのチャネライゼーションコードをかける逆拡散器が用いられる。したがって、現状では、ＨＳ−ＰＤＣＨとＰＣＰＩＣＨそれぞれに独立した逆拡散処理部が用いられている。このように異なる逆拡散処理部を備えるとなると、回路規模が大きくなり望ましくない。

なお、ＣＤＭＡ通信方式において、コード多重数の増減にかかわらず、従来技術より回路規模を低減することが提案されている（特許文献１参照）が、上記の問題を解決するものではない。

特開２００４−１７２６５０号公報

本発明は、上記の問題に鑑み、回路規模、消費電流を削減できる逆拡散回路および電子機器を提供することを目的とする。

この逆変換回路は、順次入力するスペクトラム拡散された受信データから逆拡散結果を出力する高速アダマール変換回路と、前記高速アダマール変換回路の出力のうち、すべての受信データの和となる逆拡散結果を記憶する記憶部と、を備え、前記記憶部には、前記逆拡散結果が所定回数加算されて記憶されている。

この電子機器は、スペクトラム拡散された信号を受信する無線受信部を有する電子機器であって、前記無線受信部は、順次入力するスペクトラム拡散された受信データから逆拡散結果を出力する高速アダマール変換回路と、前記高速アダマール変換回路の出力のうち、すべての受信データの和となる逆拡散結果を記憶する記憶部とを有する逆拡散回路を備え、前記記憶部には、前記逆拡散結果が所定回数加算されて記憶されている。

また、前記高速アダマール変換回路と前記記憶部との間に介在する加算器と、前記記憶部の出力に接続されるセレクタと、前記セレクタの出力を前記加算器にフィードバックするフィードバック回路と、を備え、前記セレクタは、前記記憶部に記憶された前記逆拡散結果を前記所定回数出力すると、次に零を出力するものでもよい。

さらに、前記高速アダマール変換回路は、拡散率１６に対応する高速アダマール変換回路であり、前記セレクタは、前記逆拡散結果を１６回出力するものでもよい。

さらに、前記高速アダマール変換回路の前記すべての受信データの和となる逆拡散結果が１６回加算されたものは、プライマリ共通パイロットチャネルの逆拡散結果であり、前記高速アダマール変換回路のその他の逆拡散出力データは、高速物理下り共有チャネルの逆拡散結果であってもよい。

これにより、回路規模、消費電流を削減できる逆変換回路および電子機器を提供することができる。

以下、図面を参照して、実施の形態を説明するが、その前に、ＨＳ−ＰＤＣＨとＰＣＰＩＣＨを単純に１つのＦＨＴ回路で処理することはできないことを説明する。

図１は、本実施形態で前提とする、拡散率（ＳＦ：ＳｐｒｅａｄｉｎｇＦａｃｔｏｒ）が１６であるＨＳ−ＰＤＳＣＨ（ＳＦ＝１６）用のＦＨＴ回路による演算手順を示す図である。ＦＨＴ回路は、一般にバタフライ演算回路を複数段組み合わせて構成される。逆拡散処理に必要な段数は拡散率により異なる。ＨＳ−ＰＤＳＣＨは、拡散率（ＳＦ）は１６であるので、ＦＨＴ回路のバタフライ演算段数は４段必要となる。図１に示すように、ＨＳ−ＰＤＳＣＨ用のＦＨＴ回路は受信段２０と１段目２１〜４段目２４で構成される。これにより、４段目には、すべてのチャネライゼーションコードＣＣ♯０〜ＣＣ♯１５に対応する逆拡散結果が現れる。

受信段２０には、時系列に入力する多数のｃｈｉｐデータから１６ｃｈｉｐずつ区切られた受信データ０〜１５が入力する。そして、１段目２１のバタフライ演算が図示のように行われる。図１の実線は加算を示し、破線は減算を示す。例えば、１段目データ２１−０は、受信データ０と受信データ８とを加算したものである。また、１段目データ２１−１５は、受信データ７から受信データ１５を減算したものである。２段目データ２２−０は、１段目データ２１−０と２１−４とを加算したものであり、３段目データ２３−０は、２段目データ２２−０と２２−２とを加算したものである。最後に、４段目データ２４−０は、３段目データ２３−０と２３−１とを加算したものとして算出される。

例えば、１段目データ２１−７は、受信データ７と受信データ１５とを加算したものである。また、１段目データ２１−１５は、受信データ７から受信データ１５を減算したものである。２段目データ２２−７は、１段目データ２１−２から２１−７を減算したものであり、３段目データ２３−７は、２段目データ２２−５から２２−７を減算したものである。最後に、４段目データ２４−７は、３段目データ２３−６から２３−７を減算したものとして算出される。４段目データ２４−７は、ＣＣ♯１４に対応する逆拡散結果である。このようにして、ＦＨＴ回路の４段目に現れる出力は、図の上段から順にＣＣ♯０、ＣＣ＃８、ＣＣ＃４、ＣＣ＃１２、ＣＣ＃２、ＣＣ＃１０、ＣＣ＃６、ＣＣ＃１４、ＣＣ＃１、ＣＣ＃９、ＣＣ＃５、ＣＣ＃１３、ＣＣ＃３、ＣＣ＃１１、ＣＣ＃７、ＣＣ♯１５に対応する出力となる。

ＰＣＰＩＣＰＨを、ＦＨＴ回路で処理しようとすると、拡散率２５６であるので、８段必要となる。図２は、８段のＦＨＴ回路の演算手順を参考に示す図である。２５６個の受信データを基に８段のバタフライ演算を行って、逆拡散処理が行われる。このように段数が異なる２つのＦＨＴ回路を単純に１つのＦＨＴ回路で構成することはできない。

ところで、ＰＣＰＩＣＨは、チャネライゼーションコードＣＣ♯０が割り当てられているので、ＰＣＰＩＣＨの逆拡散結果は、ＳＦ＝２５６のＦＨＴ回路のチャネライゼーションコードＣＣ♯０による出力となる。言い換えれば、ＰＣＰＩＣＨの逆拡散結果は、０〜２５５までのデータの単なる和となる。本実施形態は、チャネライゼーションコードＣＣ♯０の逆拡散結果が、データの減算を含むことがなく、すべて加算からなることを利用するものである。すなわち、ＳＦ＝１６の場合は、チャネライゼーションコードＣＣ♯０による逆拡散結果は１６データの和である。したがって、この１６データの和を１６回加算すれば、２５６データの和となり、ＰＣＰＩＣＨの逆拡散結果となる。

以下、数式により説明する。上述のように、ＳＦ＝２５６のＦＨＴ回路では、チャネライゼーションコードＣＣ♯０に対応する出力は、受信データ２５６個の和である。受信データをＤＴ_nとし、ＳＦ＝２５６のＦＨＴ回路からのチャネライゼーションコードＣＣ♯０に対応する出力をＦＨＴ₂₅₆ＯＵＴ_iとすると、

となる。

一方、ＳＦ＝１６のＦＨＴ回路では、チャネライゼーションコードＣＣ♯０に対応する出力は、受信データ１６個の和である。ＳＦ＝１６のＦＨＴ回路からのチャネライゼーションコードＣＣ♯０に対応する出力を、ＦＨＴ₁₆ＯＵＴ_iとすると、

となる。

ＳＦ＝１６のＦＨＴ回路には、受信データが順次１６個ずつ入力し、演算結果が出力する。したがって、ＳＦ＝１６のＦＨＴ回路のチャネライゼーションコードＣＣ♯０に対応する出力をさらに１６回加算すると、以下の式（３）のように、ＳＦ＝２５６のＦＨＴ回路のチャネライゼーションコードＣＣ♯０に対応する出力となる。

具体例としてｉ＝０のＦＨＴ₂₅₆ＯＵＴ₀を考えると、次ぎのようになる。

以上のように、チャネライゼーションコードＣＣ♯０に対応するＦＨＴ₂₅₆の出力は、チャネライゼーションコードＣＣ♯０に対応するＦＨＴ₁₆の出力を１６回加算したものに等しい。

図３は、本実施形態によるＨＳ−ＰＤＣＨとＰＣＰＩＣＨに対する逆拡散処理回路を示す図である。逆拡散処理回路１０は、チャネライゼーションコードＣＣ♯１〜ＣＣ＃１５には、ＨＳ−ＰＤＣＨの逆拡散結果が出力される拡散率１６のＦＨＴ回路１を備える。ＦＨＴ回路１のチャネライゼーションコードＣＣ♯０に対応する出力端１−１には、加算器２が接続されている。そして、加算器２に接続されるメモリ３には、ＦＨＴ回路１からの出力と、メモリ３に接続されるセレクタ４の出力がフィードバック・ライン５を介して入力する。

ここで、ＦＨＴ回路１から加算器２への入力をＩＮ＿ｆｈｔとし、セレクタから加算器２への入力をＩＮ＿ｓｅｌとし、加算器２の出力をＯＵＴとすると、

ＯＵＴ＝ＩＮ＿ｆｈｔ＋ＩＮ＿ｓｅｌ
となる。ＦＨＴ回路１からの出力をｄ（ｉ）（ｉ＝０〜１５）とすると、加算器からの１回目の出力は、

ＯＵＴ＝ｄ（０）＋０＝ｄ（０）
となる。このＯＵＴ（＝ｄ（０））がメモリ３に保持され、次回のＩＮ＿ｓｅｌになるので、加算器２からの２回目の出力は、

ＯＵＴ＝ｄ（１）＋ｄ（０）＝ｄ（０）＋ｄ（１）
となる。そして、このＯＵＴ（＝ｄ（０）＋ｄ（１））が次回のＩＮ＿ｓｅｌになるので、加算器２からの出力は順次加算されていき、１６回目の出力は、

ＯＵＴ＝ｄ（０）＋ｄ（１）＋・・・＋ｄ（１４）＋ｄ（１５）
となる。つまりＦＨＴ回路の出力の１６回の加算となる。

ＰＣＰＩＣＨの逆拡散結果を得るための加算回数は１６回なので、１６回の加算が終了すると、リセットして新たな加算を開始する必要がある。したがって、１６回の加算が終了するとセレクタ４の他の入力から”０”が入力され、セレクタ４は、メモリに保持された値ではなく、０を出力するように選択する。このセレクタへの零入力は、１６回の加算をカウントした値に基づいて行われることができる。これにより、セレクタ４の出力であるＩＮ＿ｓｅｌが０となり、新たな１６回の加算が開始する。

このように、セレクタ４からは、通常はメモリ３に記憶された値が出力され、メモリ３には、ライン５を介してチャネライゼーションコードＣＣ♯０により逆拡散された出力が、次々に加算される。そして、１６回の加算すなわち２５６ビット加算された後には、セレクタの他の入力に”０”が入力される。その結果、加算回路２には０が入力され、次ぎの１６回の加算が開始する。

なお、実施形態では、ＨＳ−ＰＤＳＣＨを例として説明したが、ＤＰＣＨ（Dedicated Physical Data Channel）をマルチコードで拡散した信号に対しても使用できる。ただし、ＤＰＣＨは拡散率が可変のため、そのための対応は別途必要となる。（例えば、回路規模的には望ましくないが、ＳＦ毎のＦＨＴ回路を用意するなど。）

以上のように、本実施形態の逆拡散回路では、1個のＦＨＴ回路のチャネライゼーションコードＣＣ♯０に対応する出力を所定数加算することにより、ＨＳ−ＰＤＳＣＨとＰＣＰＩＣＨを単純に１つのＦＨＴ回路で処理することが可能となり、それぞれに逆拡散回路を備える必要がなくなる。これによりコンパクトで消費電力を低減できる回路構成を実現することができる。

本実施形態の逆拡散回路は、携帯電話、ＰＤＡ（Personal Digital Assistant）、ノートブックパソコンなどの情報処理装置を含む電子装置の無線受信部に組み込むことができる。図４に、本実施形態の逆拡散回路を組み込んだ電子装置の一例である携帯電話の外観を示す。図４に示す電子装置の例としての携帯電話１０は、互いに枢着された第１及び第２ケース１２、１４からなる折り畳み式の携帯電話機である。第１ケース１２は、内面側に表示部１６を有している。第２ケース１４は、英数字などを入力可能なプッシュボタン１８及びその他の操作手段を有する。このような携帯電話１０に本実施形態の逆拡散回路を組み込むことにより、コンパクトで消費電力を低減できる電子装置を実現することができる。

本実施形態の前提となるＦＨＴ回路（ＳＦ＝１６）による演算手順を示す図である。ＦＨＴ回路（ＳＦ＝２５６）による演算手順を参考に示す図である。本実施形態による逆拡散回路を示す図である。本実施形態による逆拡散回路を組み込むことができる電子装置の一例を示す図である。

符号の説明

１ＦＨＴ回路
２加算器
３メモリ
４セレクタ
５フィードバック・ライン
１０携帯電話
１２第１ケース
１４第２ケース
１６表示部
１８プッシュボタン

Claims

順次入力するスペクトラム拡散された受信データから逆拡散結果を出力する高速アダマール変換回路と、
前記高速アダマール変換回路の出力のうち、全ての受信データの和となる、所定のチャネライゼーションコードの逆拡散結果を記憶する記憶部と、
前記高速アダマール変換回路と前記記憶部との間に介在する加算器と、
前記記憶部の出力に接続されるセレクタと、
前記セレクタの出力を前記加算器にフィードバックするフィードバック回路と、を備え、
前記セレクタは、前記記憶部に記憶された逆拡散結果を前記所定回数出力すると、次には零を出力することにより、パイロットチャネルの逆拡散結果を得ることを特徴とする逆拡散回路。
前記高速アダマール変換回路は、拡散率１６に対応する高速アダマール変換回路であり、
前記セレクタは、前記逆拡散結果を１６回出力すると、次には零を出力することを特徴とする請求項１に記載の逆拡散回路。
前記高速アダマール変換回路の前記すべての受信データの和となる逆拡散結果が１６回加算されたものは、プライマリ共通パイロットチャネル（ＰＣＰＩＣＨ）の逆拡散結果であり、前記高速アダマール変換回路のその他の逆拡散結果は、高速物理下り共有チャネル（ＨＳ−ＰＤＳＣＨ）の逆拡散結果であることを特徴とする請求項２に記載の逆拡散回路。
スペクトラム拡散された信号を受信する無線受信部を有する電子機器であって、
前記無線受信部は、
順次入力するスペクトラム拡散された受信データから逆拡散結果を出力する高速アダマール変換回路と、
前記高速アダマール変換回路の出力のうち、全ての受信データの和となる、所定のチャネライゼーションコードの逆拡散結果を記憶する記憶部と、
前記高速アダマール変換回路と前記記憶部との間に介在する加算器と、
前記記憶部の出力に接続されるセレクタと、
前記セレクタの出力を前記加算器にフィードバックするフィードバック回路と、を備え、
前記セレクタは、前記記憶部に記憶された逆拡散結果を前記所定回数出力すると、次には零を出力することにより、パイロットチャネルの逆拡散結果を得ることを特徴とする電子機器。
前記高速アダマール変換回路は、拡散率１６に対応する高速アダマール変換回路であり、
前記セレクタは、前記逆拡散結果を１６回出力すると、次には零を出力することを特徴とする請求項４に記載の電子機器。
前記高速アダマール変換回路の前記すべての受信データの和となる逆拡散結果が１６回加算されたものは、プライマリ共通パイロットチャネル（ＰＣＰＩＣＨ）の逆拡散結果であり、前記高速アダマール変換回路のその他の逆拡散結果は、高速物理下り共有チャネル（ＨＳ−ＰＤＳＣＨ）の逆拡散結果であることを特徴とする請求項５に記載の電子機器。