JP4920065B2

JP4920065B2 - 半導体集積回路

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Publication number: JP4920065B2
Application number: JP2009214629A
Authority: JP
Inventors: 秀一高田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-09-16
Filing date: 2009-09-16
Publication date: 2012-04-18
Anticipated expiration: 2029-09-16
Also published as: US20110062982A1; JP2011066622A; US8115509B2

Description

本発明は、クロストークを抑制する半導体集積回路に関する。

従来、ＤＤＲ(Double-Data-Rate Synchronous Dynamic Random Access Memory)に代表される高速バスシステムでは、多数の信号配線の信号が一斉に遷移する事で発生する信号間のクロストークによって信号遷移領域にジッタが発生し、データのＥｙｅ開口が小さくなる場合がある。そのため、クロストークを低減させて広いＥｙｅ開口を達成することは、データ伝送の高速化や耐プロセスバラツキマージンを増やすことに有効である。

下記特許文献１に代表される従来技術では、配線間のクロストークを低減するために、以下のような種々の対策が講じられている。一の対策としては、例えば、実ドライバ回路、ＰＫＧ（パッケージ）モデル、ＰＣＢ(Printed Circuit Board)モデルとの組み合わせによるシミュレーションによって、予めクロストークの影響が小さくなるように、ＰＫＧやＰＣＢ設計へとフィードバックさせるというものである。また、他の対策としては、信号間に電源／グランド信号を配して、カップリング容量を減らしてクロストークを軽減させるというものである。

しかしながら、このような従来技術の対策を採用した場合、以下のような問題が生じる。すなわち、上述した一の対策では、ノイズマージンが大きくなるようにＰＫＧ設計を繰り返すため設計期間が延びる場合があるだけでなく、設計の制約上、クロストークが収束しない可能性もあるという問題があった。また、他の対策では、信号間にグランドや電源を挟むことでカップリング容量を低減可能であるが、グランドや電源の本数が多くなるため、ＰＫＧに割り当てられる有効信号本数が減ってしまうだけでなく、ＰＫＧコストの増大を招くおそれがあるという問題があった。

特開２００８−１２３４５８号公報

本発明は、ＰＫＧの設計期間を遅延させることなくクロストーク耐性を向上させることが可能な半導体集積回路を提供することを目的とする。

本願発明の一態様によれば、複数の信号配線を有する半導体集積回路において、一の信号配線と前記一の信号配線に隣接する一方の隣接信号配線と前記一の信号配線に隣接する他方の隣接信号配線との間で生じるクロストークの発生量を抑制するための補正係数と、前記一の信号配線に送出される一の信号、前記一方の隣接信号配線に送出される一方の隣接信号、および前記他方の隣接信号配線に送出される他方の隣接信号の組み合わせパターンと、に基づいて、前記一の信号のスルーレートの低減度合を示す補正量を演算する補正量演算部と、前記補正量に基づいて、前記一の信号のスルーレートを調整するドライバと、を備えたことを特徴とする。

本発明によれば、ＰＫＧの設計期間を遅延させることなくクロストーク耐性を向上させることが可能な半導体集積回路を提供することができる。

図１は、本発明の第１の実施の形態にかかる信号駆動回路の構成を示すブロック図である。図２は、ＰＫＧモデルの一例を示す図である。図３は、図２のＰＫＧモデルで発生するクロストークを説明するための図である。図４は、本発明の第１の実施の形態にかかる出力回路の構成を示すブロック図である。図５は、本発明の第１の実施の形態にかかる信号演算部の構成を示すブロック図である。図６は、信号演算部から出力される補正量と出力信号のＳｌｅｗＲａｔｅとドライバによる電流値との関係を説明するための図である。図７は、本発明の第１の実施の形態にかかるドライバの内部構成を示すブロック図である。図８は、図７のドライバのタイミングチャートを示す図である。図９は、本発明の第２の実施の形態にかかる信号駆動回路の構成を示すブロック図である。

以下に添付図面を参照して、本発明の実施の形態にかかる信号駆動回路を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる信号駆動回路の構成を示すブロック図であり、図２は、ＰＫＧモデルの一例を示す図であり、図３は、図２のＰＫＧモデルで発生するクロストークを説明するための図である。

図１には、半導体集積回路であるＣｈｉｐ２０と、ＰＫＧ端子１２ａ〜１２ｃと、Ｃｈｉｐ２０の出力端から各ＰＫＧ端子１２ａ〜１２ｃの間に接続されるＢｏｎｄｉｎｇ−ｗｉｒｅ（ボンディングワイヤ）１１ａ〜１１ｃと、を内包したＰＫＧモデルであるＬＳＩ（Large Scale Integrated circuit）１０が示されている。

Ｃｈｉｐ２０は、ＬＳＩ内部メモリ３０と、信号駆動回路である出力回路４０と、を有している。出力回路４０は、主たる構成として、補正量演算部であるＡ信号演算部４２ａ、Ｂ信号演算部４２ｂ、およびＣ信号演算部４２ｃと、ドライバ４１ａ、ドライバ４１ｂ、およびドライバ４１ｃと、を有して構成されている。なお、図１に示される出力回路４０は、一例として、３つの演算部４２ａ〜４２ｃと、３つのドライバ４１ａ〜４１ｃとを有して構成されているが、これらの数に限定されるものではない。

各演算部４２ａ〜４２ｃに関して説明すると以下の通りである。例えば、演算部４２ｂは、出力信号ＸＡ（一方の隣接信号）、出力信号ＸＢ（一の信号）、出力信号ＸＣ（他方の隣接信号）、および補正係数３１を入力して、出力信号ＸＢ（一の信号）のＳｌｅｗＲａｔｅの低減度合いを示す補正量を演算する。各演算部４２ａ〜４２ｃの内部構成に関しては後述する。

補正係数３１は、ボンディングワイヤ１１ｂ（一の信号配線）と、ボンディングワイヤ１１ｂに隣接する一方の隣接信号配線であるボンディングワイヤ１１ａと、ボンディングワイヤ１１ｂに隣接する他方の隣接信号配線であるボンディングワイヤ１１ｃと、の間で生じるクロストークの発生量を抑制するためのものである。

各ドライバ４１ａ〜４１ｃに関して説明すると以下の通りである。例えば、ドライバ４１ｂは、出力信号ＸＢ（一の信号）と補正量とを取り込み、補正量に基づき、出力信号ＸＢのＳｌｅｗＲａｔｅを調整する。各ドライバ４１ａ〜４１ｃの内部構成に関しては後述する。

なお、上記説明では、演算部４２ｂとドライバ４１ｂとを中心として、ボンディングワイヤ１１ｂに隣接するボンディングワイヤ１１ａおよびボンディングワイヤ１１ｃに対するクロストークを調整する場合として説明したが、演算部４２ａとドライバ４１ａとを中心とした場合も同様である。

より具体的には、例えば、ボンディングワイヤ１１ａ（一の信号配線）の上側に隣接信号配線が存在する場合、その隣接信号配線が「一方の隣接信号配線」となり、ボンディングワイヤ１１ｂが「他方の隣接信号配線」となる。以下説明を割愛するが、演算部４２ｃとドライバ４１ｃとを中心とした場合も同様である。

次に、図２〜図３を用いて、ＬＳＩ内部メモリ３０に設定される補正係数３１に関して説明する。図２には、ＰＫＧモデルの一例として、Ｃｈｉｐ２１と、ＰＫＧ端子と、ＢＧＡ（Ball Grid Array）にて設置された外部接続端子（Ball）と、ボンディングワイヤとが示されている。図３には、図２に示されたＣｈｉｐ２１からの出力信号Ｘ０〜Ｘ２のレベルが、ｈｉｇｈ（以下単に「Ｈ」と称する）からｌｏｗ（以下単に「Ｌ」と称する）またはＬからＨに遷移する際に発生するクロストークと、隣接するボンディングワイヤ上の信号がクロストークによって歪む様子が示されている。なお、クロストークは、複数の配線を物理的に近い位置に配置した際に配線同士の間で生じる信号の干渉である。

各出力信号Ｘ０〜Ｘ２とクロストークとの関係を具体的に説明すると以下の通りである。図３には、一例として、上述したボンディングワイヤ等に流れる３つの出力信号Ｘ０〜Ｘ２が示されている。各出力信号は、ＨからＬ、またはＬからＨに変化するが、ここでは一例として、出力信号Ｘ０およびＸ２がＨからＬに変化し、出力信号Ｘ１がＬからＨに変化した場合を想定する。各出力信号Ｘ０、Ｘ１、およびＸ２が変化するときのタイミングは、略同じであるとする。このとき、出力信号Ｘ１の波形は、図３の下側に示されるように、出力信号Ｘ０およびＸ２から発生したジッタ、所謂クロストークによって大きく歪む場合がある。

クロストークの発生要因は、ボンディングワイヤ間の相互インダクタンス、カップリング容量、出力信号の組み合わせパターンなどが考えられ、特に相互インダクタンスによる影響が大きな要因となることが知られている。特に、出力信号Ｘ１が送出されるボンディングワイヤは、出力信号Ｘ０が送出されるボンディングワイヤと、出力信号Ｘ２が送出されるボンディングワイヤとの間に配設されている。従って、出力信号Ｘ１は、出力信号Ｘ０およびＸ２からの影響を受け易い状態であるといえる。

ここで、クロストークによる影響の度合いは、各出力信号の組み合わせパターンによって異なる。図３に示される出力信号のパターンを例にすると、出力信号Ｘ０およびＸ２はＨからＬに変化しているが、出力信号Ｘ１はＬからＨに変化している。出力信号Ｘ１は、このような出力信号の組み合わせパターンのとき、隣接するボンディングワイヤからの影響を受け易く、そのＥｙｅ開口が小さくなる傾向がある。そうすると、各出力信号の組み合わせパターンや、ボンディングワイヤの間隔などの配線情報を使用して、クロストークによる影響の度合いを解析することが可能である。すなわち、予めＰＫＧモデルやＰＣＢ配線モデルを使用して、クロストークの影響が大きくなる出力信号の組み合わせパターンを解析し、隣接する出力信号（例えば、Ｘ１）に対するクロストークの影響を小さくする補正パラメータを導くことが可能である。

この補正パラメータは、例えば、各出力信号の特定のパターンにおける出力信号のＳｌｅｗＲａｔｅを調整することで得られる。例えば、図３を用いて説明すると、出力信号Ｘ０および出力信号Ｘ２のＳｌｅｗＲａｔｅが、例えば５０ｐｓｅｃの場合には、出力信号Ｘ１の波形が図３に示すように歪んでしまうとする。

この波形の歪みを軽減するには、出力信号Ｘ０および出力信号Ｘ２のＳｌｅｗＲａｔｅを５０ｐｓｅｃよりも遅い値に設定することが効果的である。なお、ＳｌｅｗＲａｔｅを遅くし過ぎると、受信側ではデータパターンを正確に認識することができない場合も想定されるため、その点に留意することが望ましい。本実施の形態にかかるＬＳＩ内部メモリ３０には、このようにして得られた補正パラメータを、図１に示される補正係数３１として設定している。

以下、信号駆動回路（出力回路４０）の各構成要素を詳細に説明する。図４は、本発明の第１の実施の形態にかかる出力回路４０の構成を示すブロック図であり、図５は、本発明の第１の実施の形態にかかる信号演算部４２の構成を示すブロック図であり、図６は、信号演算部４２から出力される補正量と、出力信号のＳｌｅｗＲａｔｅと、ドライバによる電流値と、の関係を説明するための図である。

図４には、図１に示した出力回路４０の一部分が示されている。以下の説明では、隣接する配線に影響を与えるクロストークと、構成要素との関係を分かり易く説明するため、図１の出力回路４０の各要素と、図４に示す各要素とを対比させて説明する。例えば、図４の信号演算部４２は、図１のＢ信号演算部４２ｂに対応し、図４のドライバ４１は、ドライバ４１ｂに対応する。各信号に関しては、図４の出力信号Ｘは、出力信号ＸＢに対応し、図４の出力信号Ｙは、出力信号ＹＢに対応する。図４の隣接信号１は、例えば、出力信号ＸＡに対応し、図４の隣接信号２は、出力信号ＸＣに対応する。以下の説明では、図１のボンディングワイヤ１１ｂから一方の隣接信号配線であるボンディングワイヤ１１ａ）に対するクロストークと、ボンディングワイヤ１１ｂから他方の隣接信号配線であるボンディングワイヤ１１ｃに対するクロストークと、を軽減する場面を想定して図４に示す各要素の動作を説明する。

図５には、図４に示した信号演算部４２の内部構成が示されている。信号演算部４２は、主たる構成として、出力信号を入力してエッジ検出信号を出力するエッジ検出回路５２ａ、５２ｂ、および５２ｃと、各エッジ検出回路５２ａ〜５２ｃからのエッジ検出信号Ｇ０〜Ｇ２と補正係数３１とを入力して補正量を演算する演算回路５１と、を有して構成されている。

各エッジ検出回路５２ａ〜５２ｃは、入力される出力信号Ｘ、隣接信号１、および隣接信号２の立ち上がり／立ち下がりを検出して、例えば、立ち上がりの場合には＋１、立ち下がりの場合には−１、変化なしの場合には０を、エッジ検出信号Ｇ０〜Ｇ２として出力する。

演算回路５１は、例えば、補正量＝Ｇ０＊（補正係数Ａ＊（Ｇ１＋Ｇ２）＋補正係数Ｂ）なる演算を行う。補正係数Ａは、例えば、出力信号Ｘ、隣接信号１、および隣接信号２に含まれる過渡的変化電圧を補正するためのものである。補正係数Ｂは、エッジ検出信号Ｇ１およびＧ２の値に応じて、所定の補正量を設定するためのものである。補正係数Ｂは、例えば、Ｇ１＋Ｇ２＝０となった場合、図６に示される補正量が５となるように設定されたデフォルト値である。

次に、図７および図８を用いて、図６に示された補正量と、図４のドライバ４１で調整されるＳｌｅｗＲａｔｅとの関係を説明する。図７は、本発明の第１の実施の形態にかかるドライバの内部構成を示すブロック図であり、図８は、図７のドライバのタイミングチャートを示す図である。

まず、図６に示される表には、一例として、演算回路５１から出力される補正量と、補正量の値に対応するＳｌｅｗＲａｔｅとが示されている。補正量は、１、２、３などの値で表わされ、例えば補正量が「１」の場合、ＳｌｅｗＲａｔｅが２５ｐｓｅｃに設定される。以下同様に、補正量２＝ＳｌｅｗＲａｔｅ５０ｐｓｅｃ、補正量３＝ＳｌｅｗＲａｔｅ７５ｐｓｅｃというように、補正量の値とＳｌｅｗＲａｔｅの値とが対応している。

また、図６に示される表には、電流源８０からＰ型トランジスタ７３〜７５の方向に流れる電流の値ＩｏｐおよびＩｃｐｘと、Ｎ型トランジスタ７７〜７９から電流源８１の方向に流れる電流の値ＩｏｎおよびＩｃｎｘとが示されている。

電流源８０からＰ型トランジスタ７３〜７５の方向に流れる電流の値は、一例として、Ｉｃｐ１＝２ｍＡ、Ｉｃｐ２＝４ｍＡ、Ｉｃｐ３＝８ｍＡ、Ｉｏｐ＝１０ｍＡとして設定されているが、この値に限定されるものではない。同様に、Ｎ型トランジスタ７７〜７９から電流源８１の方向に流れる電流の値は、一例として、Ｉｃｎ１＝２ｍＡ、Ｉｃｎ２＝４ｍＡ、Ｉｃｎ３＝８ｍＡ、Ｉｏｎ＝１０ｍＡとして設定されている。

また、図６に示される表には、制御信号ｅｐ１、ｅｐ２、ｅｐ３、ｅｎ１、ｅｎ２、およびｅｎ３が示されている。ドライバ４１は、補正量（例えば、補正量１）に対応する制御信号（例えば、ｅｐ３＝０、ｅｐ２＝０、ｅｐ１＝０）を生成する。各トランジスタは制御信号によって制御され、出力信号（例えば、ＹＢ）のＳｌｅｗＲａｔｅは、電流値に応じた値（例えば、ＳｌｅｗＲａｔｅ＝２５ｐｓｅｃ）に設定される。

このように、ドライバ４１には、単純化された「１」や「８」などの値を補正量として用いているため、例えば、出力信号ＸＡ〜ＸＣの組合せパターンが変化する度に、相互インダクタンスを計算するという手間を省くことができる。

以下、ドライバ４１の構成と動作を具体的に説明する。図７に示すドライバ４１は、主たる構成として、出力信号Ｘを反転し信号／Ｘとして出力するＮＯＴ回路７０と、出力信号Ｘおよび信号／Ｘの論理和出力である信号ＸＰを出力するＯＲ回路７１と、出力信号Ｘおよび信号／Ｘの論理積出力である信号ＸＮを出力するＡＮＤ回路７２と、出力信号Ｘに応じて電流を制御するＰ型トランジスタ７４およびＮ型トランジスタ７８と、信号ＸＰに応じて電流を制御するＰ型トランジスタ７３と、信号ＸＮに応じて電流を制御するＮ型トランジスタ７７と、制御信号ｅｐＸおよびｅｎＸに応じて動作するＰ型トランジスタ７５およびＮ型トランジスタ７９と、を有して構成されている。

ＮＯＴ回路７０は、出力信号Ｘの立ち上がり／立ち下がり時間の５０％程度を補正に使用するためのものであるが、ＮＯＴ回路７０と遅延素子とを組み合わせて構成してもよい。

図８において、ドライバ４１に入力される出力信号ＸがＬからＨに変化してから、信号ＸＮがＨからＬに変化するまでの時間（所定時間）Ｔ１の間、信号ＸＮはＨとなる。このとき、Ｎ型トランジスタ７７、７８がＯＮとなる。

また時間Ｔ１の間、信号演算部４２は、出力信号Ｘの組み合わせパターンに基づいて、補正量（１〜８）を演算しドライバ４１に対して出力する。ドライバ４１は、出力信号Ｘと当該補正量とに基づいて、制御信号ｅｎ１、ｅｎ２、およびｅｎ３の組み合わせパターン（図６参照）を生成する。

その結果、Ｎ型トランジスタ７９には、制御信号ｅｎ１、ｅｎ２、およびｅｎ３の組み合わせパターンに応じた電流値Ｉｃｎ１、Ｉｃｎ２、およびＩｃｎ３が流れる。すなわち、ドライバ４１は、補正量に対応した電流値を所定時間出力する。このように、時間Ｔ１の間における駆動電流Ｉｄｒｖの値は、電流値Ｉｏｎ＋Ｉｃｎ１＋ＩｃｎＸとなる。

次に、時間Ｔ１が経過した場合に関して説明する。信号／ＸがＨからＬに変化したことによって、信号ＸＮがＨからＬに変化したとき、Ｎ型トランジスタ７７はＯＦＦとなる。一方、出力信号Ｘは、Ｈの状態であるため、Ｎ型トランジスタ７８はＯＮである。

その結果、Ｎ型トランジスタ７８には、図６に示される電流値Ｉｏｎ（例えば、１０ｍＡ）が流れる。このように、時間Ｔ１が経過した後における駆動電流Ｉｄｒｖの値は、電流値Ｉｏｎとなる。

上述した時間Ｔ１は、ＳｌｅｗＲａｔｅの調整時間を示すものである。ドライバ４１は、この時間Ｔ１の間に、駆動電流Ｉｄｒｖを出力する。ドライバ４１の出力端には、ＰＣＢによる伝送線路（図示せず）と受信回路（図示せず）が接続されているので、それらの寄生容量と終端抵抗により、駆動電流Ｉｄｒｖの値に応じた出力信号Ｙが出力される。そのため、例えば、出力信号ＸのＳｌｅｗＲａｔｅが５０ｐｓｅｃの場合には、隣接信号１または２の波形が図３の出力信号Ｘ１のように歪んでしまうとき、ドライバ４１は、出力信号ＸのＳｌｅｗＲａｔｅを５０ｐｓｅｃよりも遅い値（例えば、１５０ｐｓｅｃ）にするため、時間Ｔ１における電流値を１８ｍＡに調整する。その結果、隣接信号１および２に対するクロストークが軽減される。

上述同様に、ドライバ４１に入力される出力信号ＸがＨからＬに変化した場合の動作を説明すると以下の通りである。時間Ｔ１の間、信号ＸＰはＬとなる。このとき、Ｐ型トランジスタ７３と７４が共にＯＮとなる。また、時間Ｔ１の間、信号演算部４２は、出力信号Ｘの組み合わせパターンに基づいて、補正量（１〜８）を演算しドライバ４１に対して出力する。ドライバ４１は、出力信号Ｘと当該補正量の値に基づいて、制御信号ｅｐ１、ｅｐ２、およびｅｐ３の組み合わせパターン（図６参照）を演算する。その結果、Ｐ型トランジスタ７５には、制御信号ｅｐ１、ｅｐ２、およびｅｐ３の組み合わせパターンに応じた電流値Ｉｃｐ１、Ｉｃｐ２、およびＩｃｐ３が流れる。このように、時間Ｔ１の間における駆動電流Ｉｄｒｖの値は、電流値Ｉｏｐ＋Ｉｃｐ１＋ＩｃｐＸとなる。次に、時間Ｔ１が経過した場合に関して説明する。信号／ＸがＬからＨに変化したことによって信号ＸＰがＬからＨに変化したとき、Ｐ型トランジスタ７３はＯＦＦとなる。一方、出力信号Ｘは、Ｌの状態であるため、Ｐ型トランジスタ７５はＯＮである。その結果、Ｐ型トランジスタ７４には、図６に示される電流値Ｉｏｐ（例えば、１０ｍＡ）が流れる。このように、時間Ｔ１が経過した後における駆動電流Ｉｄｒｖの値は、電流値Ｉｏｐとなる。

以上説明したように、本実施の形態にかかる信号駆動回路は、ＰＫＧモデル等を使用して予め得られたクロストークの補正係数と、一の信号配線に送出される一の信号、一方の隣接信号、および他方の隣接信号の組み合わせパターンと、に基づいて、一の信号のＳｌｅｗＲａｔｅを低減する補正量を演算し、補正量に基づいて一の信号のＳｌｅｗＲａｔｅを調整するようにしたので、従来のようにＰＫＧの設計を繰返したり、またボンディングワイヤ間にグランドを挟むということをしなくとも、隣接信号へのクロストークを低減することが可能である。その結果、従来技術を採用した場合に比して、ＰＫＧの設計期間が短縮され、またグランドの本数を増やす必要がないため使用可能な信号本数が減ってしまうということがなく、さらにＰＫＧコストの増大を招くおそれもない。

また、本実施の形態にかかる信号駆動回路は、ＬＳＩ内部メモリ３０に補正係数３１を記録するようにしたので、外部メモリを使用することなく信号演算部４２に補正係数３１を設定することが可能である。

（第２の実施の形態）
図９は、本発明の第２の実施の形態にかかる信号駆動回路の構成を示すブロック図である。第１の実施の形態にかかる信号駆動回路との相違点は、ＬＳＩ外部メモリ６０に記録された補正係数６１を用いて補正量を生成する点である。このように、ＬＳＩ外部メモリ６０に補正係数６１を記録することによって、ＬＳＩ１０を実装した後にＬＳＩ外部メモリ６０からＬＳＩ内部メモリ３０に補正係数６１を記憶させてから、補正量を生成することができる。

以上説明したように、本実施の形態にかかる信号駆動回路は、ＬＳＩ外部メモリ６０に記録された補正係数６１を用いて補正量を出力する信号演算部４２と、補正量に基づいて電流量を制御するドライバ４１と、を備えるようにしたので、第１の実施の形態にかかる信号駆動回路と同様に、従来技術に比して、ＰＫＧの設計期間が短縮され、またＰＫＧコストの増大を招くおそれもない。また、例えば、シミュレーションでは確認できなかったクロストークの発生要因がＬＳＩ１０を実装した後に発生したような場合には、補正係数６１の設定を変更するということも可能であるため、第１の実施の形態にかかる信号駆動回路に比べて、クロストークの補正精度を高めることが可能である。ＬＳＩ１０の小型化を図ることができるとともに、ＬＳＩ１０の設計の自由度を向上させることも可能である。

なお、第１および第２の実施の形態にかかる信号駆動回路は、例えば、図１および図９に示されるボンディングワイヤ１１ａおよび１１ｃがボンディングワイヤ１１ｂにクロストークの影響を与える場合、ドライバ４１ａとドライバ４１ｃは、それぞれ異なる値の電流値を調整するものであっても、上述同様の効果を得ることが可能である。

１、２隣接信号、１０ＬＳＩ、１１ａ、１１ｂ、１１ｃＢｏｎｄｉｎｇ−ｗｉｒｅ、１２ａ、１２ｂ、１２ｃＰＫＧ端子、２０、２１、２２Ｃｈｉｐ（半導体集積回路）、３０ＬＳＩ内部メモリ、３１、６１補正係数、４０出力回路（信号駆動回路）、４１、４１ａ、４１ｂ、４１ｃドライバ、４２信号演算部（補正量演算部）、４２ａＡ信号演算部、４２ｂＢ信号演算部、４２ｃＣ信号演算部、５１演算回路、５２ａ、５２ｂ、５２ｃエッジ検出回路、６０ＬＳＩ外部メモリ、７０ＮＯＴ回路、７１ＯＲ回路、７２ＡＮＤ回路、７３、７４、７５Ｐ型トランジスタ、７７、７８、７９Ｎ型トランジスタ、８０、８１電流源、ｅｐ１、ｅｐ２、ｅｐ３、ｅｐＸ、ｅｎ１、ｅｎ２、ｅｎ３、ｅｎＸ制御信号、Ｇ０、Ｇ１、Ｇ２エッジ検出信号、Ｉｃｐ１、Ｉｃｐ２、Ｉｃｐ３、Ｉｏｐ、Ｉｃｎ１、Ｉｃｎ２、Ｉｃｎ３、Ｉｏｎ電流値、Ｉｄｒｖ駆動電流、Ｔ１時間、ＸＡ、ＸＢ、ＸＣ、Ｘ０、Ｘ１、Ｘ２、ＹＡ、ＹＢ、ＹＣ、Ｙ０、Ｙ１、Ｙ２出力信号、ＸＰ、ＸＮ、／Ｘ信号

Claims

複数の信号配線を有する半導体集積回路において、
一の信号配線と前記一の信号配線に隣接する一方の隣接信号配線と前記一の信号配線に隣接する他方の隣接信号配線との間で生じるクロストークの発生量を抑制するための補正係数と、前記一の信号配線に送出される一の信号、前記一方の隣接信号配線に送出される一方の隣接信号、および前記他方の隣接信号配線に送出される他方の隣接信号の組み合わせパターンと、に基づいて、前記一の信号のスルーレートの低減度合を示す補正量を演算する補正量演算部と、
前記補正量に基づいて、前記一の信号のスルーレートを調整するドライバと、
を備えたことを特徴とする半導体集積回路。
前記補正量演算部は、
前記一の信号、前記一方の隣接信号、および前記他方の隣接信号の立ち上がり／立ち下がりを検出し、検出されたエッジ検出信号と前記補正係数とに応じて、前記補正量を演算すること、を特徴とする請求項１に記載の半導体集積回路。
前記ドライバは、
前記補正量に対応した電流値を所定時間出力すること、を特徴とする請求項１または２に記載の半導体集積回路。
前記補正係数は、
前記半導体素子の外部に設置された外部メモリに記録されていること、を特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路。
前記補正係数は、
前記半導体素子の内部に設置された内部メモリに記録されていること、を特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路。