JP4936699B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は半導体素子の製造方法に関し、特にリセスゲート領域のエッチング工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるマスクを用いて素子分離膜を先にエッチングしたあと、半導体基板をエッチングすることにより、リセスゲート領域にシリコンホーンが形成されることを防ぎ、エッチング工程のマージンを高める半導体素子の製造方法に関するものである。
図１は従来の技術に係る半導体素子のレイアウトである。
図１に示されているように、素子分離膜４０、活性領域１０ａ及び活性領域１０ａと交差するワードラインのゲート構造物１２０を備えた半導体基板を形成する。ゲート構造物１２０の線幅はＦであり（Ｆはデザインルールに従う最小線幅）、リセスゲート領域６０はライン型でゲート構造物１２０の下部に備えられ、ゲート構造物１２０の幅より左右にそれぞれＤほど小さい。即ち、リセスゲート領域６０の誤整合マージンはＤである。
図２ａ〜図２ｆは従来の技術に係る半導体素子の製造方法を示す断面図で、図２ａ（ｉ）〜図２ｆ（ｉ）は図１のＩ―Ｉ’に沿う断面を示すものであり、図２ａ（ii）〜図２ｆ（ii）は図１のII―II’に沿う断面を示すものである。
図２ａに示されているように、半導体基板１０の上部にパッド酸化膜２０及びパッド窒化膜３０を積層する。次には、ＳＴI工程を行ない活性領域１０ａを定義する素子分離膜４０を形成する。
図２ｂに示されているように、素子分離膜４０を所定厚さにエッチングしたあとパッド窒化膜３０を取り除く。次には、全体表面の上部にポリシリコン層５０を形成する。
図２ｃに示されているように、ポリシリコン層５０の上部に感光膜（図示省略）を形成したあと、図１のリセスゲート予定領域６０を定義する露光マスクを利用した露光及び現像工程でリセスゲート予定領域６０を露出させるライン型のマスクパターン（図示省略）を形成する。次には、前記マスクパターンをエッチングマスクとして露出されたポリシリコン層５０及びパッド酸化膜２０をエッチングし、リセスゲート予定領域６０を定義するポリシリコン層パターン５０ａ及びパッド酸化膜パターン２０ａを形成する。その後、前記マスクパターンを取り除く。
図２ｄに示されているように、ポリシリコン層パターン５０ａをエッチングマスクとして露出された半導体基板１０をエッチングしてリセスゲート領域７０を形成する。ここで、半導体基板１０とポリシリコン層パターン５０ａが共にエッチングされるようにする。このとき、素子分離膜４０と隣接した半導体基板１０のエッチング速度が素子分離膜４０と隣接しない半導体基板１０より遅いので、リセスゲート領域７０内の半導体基板にはシリコンホーン（silicon horn）（Ａ）が形成される。その次に、パッド酸化膜パターン２０ａを取り除く。
図２ｅに示されているように、露出した半導体基板１０の表面にゲート酸化膜８０を形成したあと、全体表面の上部にリセスゲート領域７０を埋め込む下部ゲート電極層９０を形成し、下部ゲート電極層９０の上部に上部ゲート電極層１００及びハードマスク層１１０を順次積層する。
図２ｆに示されているように、ハードマスク層１１０、上部ゲート電極層１００及び下部ゲート電極層９０をパターニングし、下部ゲート電極９０ａ、上部ゲート電極１００ａ及びハードマスク層パターン１１０ａの積層構造でなるゲート構造物１２０を形成する。
図３は、従来の技術に係る半導体素子の製造工程でゲート構造物とリセスゲートとの間に誤整合が発生する場合を示す断面図である。
図３に示されているように、リセスゲートマスクとゲートマスクとの間にＤより大きいＭほどの誤整合が発生する場合、下部ゲート電極のシリコン表面の下へのエッチング、及びエッチングされた上側端でのゲート酸化膜の特性劣化の可能性が高いという問題点がある。さらに、ゲート構造物がリセスチャンネルの一側に偏り後続するＬＤＤ及びＳ／Ｄ領域の形成時、右側のストレージノードコンタクト領域の濃度が左側のストレージノードコンタクト領域の濃度より低くなり、右側のセルトランジスタの抵抗値が左側のセルトランジスタの抵抗値より大きくなり、結果的に右側のセルの電流が低減して動作の速度が左側のセルよりさらに遅くなるという問題点がある。
図４は、従来の技術に係る半導体素子の製造工程でリセスゲート領域に誤整合が発生した場合を示す断面図である。
図４に示されているように、素子分離マスクとリセスゲートマスクとの間に整合誤差がＤより大きいＭほど過度に発生した場合、素子分離酸化膜と隣接した半導体基板の部分が非正常的にＭ―Ｄほど露出される。このように露出された部分は、図２ｄで半導体基板のエッチング工程で共にエッチングされる。この部分はＤＲＡＭセルのストレージノードコンタクトが形成される領域として漏洩電流特性が重要な領域であり、非正常的な半導体基板のエッチングは漏洩電流の増加を誘発してＤＲＡＭのリフレッシュ特性を低下させる。
さらに、図２ｄに示されているように、半導体基板のエッチング工程で素子分離酸化膜と隣接した半導体基板のエッチング速度が相対的に遅いので素子分離酸化膜と隣接してシリコンが上に突出して残るが、これにより、セルトランジスタのしきい値電圧が低くなり漏洩電流が増加することになるという問題点がある。
前記のような問題点を解決するため、リセスゲート領域のエッチング工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるマスクを用いて素子分離膜を先にエッチングしたあと、半導体基板をエッチングすることにより、リセスゲート領域にシリコンホーンが形成されることを防ぎ、エッチング工程のマージンを高める半導体素子の製造方法を提供することにその目的がある。
本発明の第１の実施の形態に係る半導体素子の製造方法は、（ａ）半導体基板に活性領域を定義する素子分離膜を形成する段階と、（ｂ）前記活性領域の上部に第１の酸化膜を形成する段階と、（ｃ）全体表面の上部に第１の窒化膜、平坦化された第２の酸化膜及び第２の窒化膜を順次形成する段階と、（ｄ）ゲート予定領域の第２の窒化膜及び第２の酸化膜をエッチングし、前記ゲート予定領域の第１の窒化膜を露出させる段階と、（ｅ）少なくともアイランド型リセスゲート予定領域を露出させるウインドーを備えたマスクパターンを形成し、前記マスクパターンはセル領域のゲート予定領域の活性領域、及びこれと隣接した活性領域及び素子分離膜の上部の第１の窒化膜を露出させるよう、前記ウインドーが前記ゲート予定領域及び活性領域の線幅より大きくなるよう形成する段階と、（ｆ）前記マスクパターンにより露出した第１の窒化膜及び第１の酸化膜をエッチングして取り除く段階と、（ｇ）前記第１の酸化膜が取り除かれ露出した素子分離膜を所定厚さにエッチングする段階と、露出した半導体基板をエッチングしてリセスゲート領域を形成する段階と、（ｈ）前記露出した半導体基板の表面にゲート絶縁膜を形成する段階と、（ｉ）全体表面の上部に前記リセスゲート領域を埋め込む下部ゲート用導電層を形成したあと、前記素子分離膜が露出するまでエッチングし、少なくとも前記リセスゲート領域を埋め込む第１の下部ゲート電極を形成する段階と、（ｊ）前記リセスゲート領域の表面に第２の下部ゲート電極を形成し、前記リセスゲート領域を埋め込む第３の窒化膜を形成する段階と、（ｋ）前記第２の酸化膜をエッチングして取り除き、露出した第１の窒化膜をエッチングして取り除く段階と、第１の酸化膜をエッチングして取り除いたあと、全体表面の上部に第３の酸化膜を形成する段階と、（ｌ）前記第１の下部ゲート電極の両側の半導体基板にＬＤＤ領域を形成する段階と、（ｍ）全体表面の上部に第４の窒化膜及び第４の酸化膜を形成したあと、周辺回路領域の第４の窒化膜及び第４の酸化膜のみをエッチングし、周辺回路領域の第２の下部ゲート電極の側壁にスペーサを形成し、前記スペーサの両側の半導体基板にソース／ドレーン領域を形成する段階と、（ｎ）セル領域の第４の酸化膜を取り除いたあと全体表面の上部に第５の窒化膜及び第１の層間絶縁膜を形成し、第３の窒化膜が露出するまで平坦化エッチングする段階と、（ｏ）セル領域のゲート電極の両側のソース／ドレーン予定領域の上部の第１の層間絶縁膜、第５の窒化膜、第４の窒化膜及び第３の酸化膜をエッチングして半導体基板を露出させ、前記露出した半導体基板にソース／ドレーン領域を形成する段階と、（ｐ）前記セル領域のソース／ドレーン領域の上部にコンタクトプラグ及び第５の酸化膜の積層構造を形成する段階と、（ｑ）前記第３の窒化膜を取り除き、前記第３の酸化膜及び第５の酸化膜を所定厚さにエッチングする段階と、（ｒ）前記第２の下部ゲート電極の表面に第３の下部ゲート電極及びゲート障壁層を順次形成したあと、前記リセスゲート領域を埋め込む上部ゲート電極を形成してゲート構造物を形成する段階と、（ｓ）前記ゲート構造物を所定厚さにエッチングする段階と、（ｔ）前記露出した部分の第３の酸化膜、第４の窒化膜、第５の窒化膜及び第５の酸化膜をエッチングして取り除く段階と、（ｕ）全体表面の上部に上部ゲート絶縁膜を形成したあと、前記コンタクトプラグが露出するまで平坦化エッチングする段階とを含むことを特徴とする。
本発明の第２の実施の形態に係る半導体素子の製造方法は、（ａ）半導体基板に活性領域を定義する素子分離膜を形成する段階と、（ｂ）前記活性領域の上部に第１の酸化膜を形成する段階と、（ｃ）全体表面の上部に第１の窒化膜、平坦化された第２の酸化膜及び第２の窒化膜を順次形成する段階と、（ｄ）ゲート予定領域の第２の窒化膜及び第２の酸化膜をエッチングし、前記ゲート予定領域の第１の窒化膜を露出させる段階と、（ｅ）少なくともアイランド型リセスゲート予定領域を露出させるウインドーを備えたマスクパターンを形成し、前記マスクパターンはセル領域のゲート予定領域の活性領域及びこれと隣接した活性領域及び素子分離膜の上部の第１の窒化膜を露出させるよう、前記ウインドーが前記ゲート予定領域及び活性領域の線幅より大きくなるよう形成する段階と、（ｆ）前記マスクパターンにより露出した第１の窒化膜及び第１の酸化膜をエッチングして取り除く段階と、（ｇ）前記第１の酸化膜が取り除かれ露出した素子分離膜を所定厚さにエッチングする段階と、露出した半導体基板をエッチングしてリセスゲート領域を形成する段階と、（ｈ）前記露出した半導体基板の表面にゲート酸化膜を形成する段階と、（ｉ）全体表面の上部に前記リセスゲート領域を埋め込む下部ゲート電極用導電層を形成したあと、前記素子分離膜が露出するまでエッチングし、少なくとも前記リセスゲート領域を埋め込む第１の下部ゲート電極を形成する段階と、（ｊ）前記リセスゲート領域の表面に第２の下部ゲート電極及びゲート障壁層を順次形成したあと、前記リセスゲート領域を埋め込む上部ゲート電極を形成してゲート構造物を形成する段階と、（ｋ）前記第２の酸化膜の露出した側壁を所定厚さにエッチングする段階と、（ｌ）全体表面の上部に上部ゲート絶縁膜を形成したあと、前記第２の酸化膜が露出するまで平坦化エッチングする段階と、（ｍ）前記セル領域の全面に第３の酸化膜を形成する段階と、（ｎ）前記ゲート構造物の側壁にのみ第２の酸化膜が残留するよう、前記上部ゲート絶縁膜をマスクとして周辺回路領域の第２の酸化膜をエッチングする段階と、（ｏ）前記ゲート構造物の両側の半導体基板にＬＤＤ領域を形成する段階と、（ｐ）前記ゲート構造物の側壁にゲート側壁絶縁膜を形成する段階と、（ｑ）前記ゲート構造物の両側の半導体基板にソース／ドレーン領域を形成する段階と、（ｒ）全体表面の上部に第４の窒化膜及び第１の層間絶縁膜を形成したあと、前記上部ゲート絶縁膜が露出するまで研磨する段階と、（ｓ）前記第３の酸化膜をエッチングして取り除き、前記セル領域の第２の酸化膜及び第１の窒化膜をエッチングしてコンタクトホールを形成する段階と、（ｔ）前記コンタクトホール底部の半導体基板に不純物を注入してＬＤＤ領域を形成する段階と、（ｕ）前記コンタクトホール底部の第１の酸化膜をエッチングして半導体基板を露出させたあと、露出した半導体基板に不純物を注入してソース／ドレーン領域を形成する段階と、（ｖ）前記コンタクトホールを埋め込むコンタクトプラグを形成する段階とを含むことを特徴とする。
本発明に係る半導体素子の製造方法は、リセスゲート領域のエッチング工程でチャンネル領域とこれに隣接した素子分離膜を部分的に露出させるマスクを用いて素子分離膜を先にエッチングしたあと、半導体基板をエッチングすることにより、リセスゲート領域にシリコンホーンが形成されることを防ぎ、エッチング工程のマージンを高めるという効果が得られる。
具体的には、リセスゲートマスクを従来のライン型から、セルトランジスタが形成される部分のみ露出するようアイランド型に設計し、ゲート領域を定義するゲートマスクパターンを従来の技術とは逆にゲート電極が形成される部分が露出されるよう設計することにより、リセスゲートマスクと素子分離マスクとの間に過度な整合誤差が生じる場合でも半導体基板が非正常的にエッチングされるのを防ぐことができる。従って、半導体基板の非正常的なエッチングにより発生する接合漏洩電流を抑制し、半導体素子のリフレッシュ特性を向上させるのが可能である。
さらに、本発明はＬＤＤ及びＳ／Ｄ領域を先ず形成し、後続してセル及び周辺回路領域のトランジスタのゲート障壁層及びゲート上部電極を形成するため、ゲート障壁層及び上部電極形成後の高温熱処理過程を省略することができるので、従来の技術の問題点である、ゲート電極の形成後の高温の熱処理過程で上部ゲート電極、ゲート障壁層及び下部ゲート電極の間の界面特性が相違して発生する半導体素子の電気的誤動作を起こすという問題点を改善することができる。
以下、本発明の実施の形態を図を参照して詳しく説明する。
図５〜図７は、本発明に係る半導体素子のレイアウトである。
図５に示されているように、半導体基板の上部に素子分離膜２３０、活性領域２００ａ、及び活性領域２００ａと交差するワードラインのゲート構造物６００が形成されている。ゲート構造物６００の線幅はＦＸ（ＦＸはデザインルールに従う最小線幅）であり、リセスゲート領域２８０はライン型の代わりにアイランド型でゲート構造物６００の下部に備えられ、ゲート構造物６００の幅より左右にそれぞれＤほど大きく、活性領域２００ａの線幅ＦＹより上下にそれぞれＥほど大きい。ここで、図５に示されたリセスゲート領域２８０は便宜上、露光マスクに定義される領域が示されていることを留意しなければならない。Ｄ及びＥの範囲は−（１／３）ＦＸ≦Ｄ≦０.５ＦＸ、０≦Ｅ≦０.５ＦＹであるのが好ましい。
図６は本発明の実施の形態に係る半導体素子の第２のレイアウトであり、図５と比べると露光マスクにより定義されるリセスゲート領域２８０がセルトランジスタ２つに亘って定義されることが分かる。さらに、ゲート構造物６００の線幅がリセスゲート領域２８０では他の部分より小さくなることが分かる。
図７は本発明の実施の形態に係る半導体素子の第３のレイアウトであり、図５と比べて露光マスクにより定義されるリセスゲート領域２８０がセルトランジスタ２つに亘って定義されることが分かる。さらに、ゲート構造物６００の線幅がリセスゲート領域２８０以外の領域ではリセスゲート領域２８０より小さくなることが分かる。
図８ａ〜図８ｋは、本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図で、図８ａ（ｉ）〜図８ｋ（ｉ）は図５のＩ―Ｉ’に沿う断面を示し、図８ａ（ii）〜図８ｋ（ii）は図５のＩＩ―ＩＩ’に沿う断面を示す。
図８ａに示されているように、ＳＴＩ工程を行なって活性領域２００ａを定義する素子分離膜２３０を形成する。具体的には、半導体基板２００の上部にパッド酸化膜２１０、パッド窒化膜２２０及び感光膜（図示省略）を積層して素子分離領域を定義する素子分離マスクを用い、前記感光膜を露光及び現像して素子分離予定領域を露出させるマスクパターン（図示省略）を形成する。その後、前記マスクパターンにより露出したパッド窒化膜２２０、パッド酸化膜２１０所定厚さの半導体基板２００を順次エッチングして素子分離トレンチ（図示省略）を形成したあと残留する前記マスクパターンを取り除く。その次に、全体表面の上部に前記素子分離トレンチを埋め込む酸化膜を形成し、パッド窒化膜２２０が露出するまでＣＭＰ工程で研磨して活性領域２００ａを定義する素子分離膜２３０を形成する。
図８ｂに示されているように、パッド窒化膜２２０を湿式エッチング方法で取り除いたあと全体表面に感光膜（図示省略）を塗布する。次に、ウェルイオン注入マスクを利用した露光及び現像工程で所定のウェル領域を定義するマスクパターンを形成する。以後、所定のイオン注入工程でそれぞれ深いｎ型ウェル、セルウェル、ｎ型ウェル及びｐ型ウェル領域を形成したあと前記マスクパターンを取り除く。ここで、各領域にトランジスタのしきい値電圧を調節するためのチャンネル領域ドーピングもウェルイオン注入工程と共に進めるのが好ましい。その次に、パッド酸化膜２１０を取り除いたあと半導体基板に第１の酸化膜２４０を形成する。次には、全体表面の上部に第１の窒化膜２５０、平坦化された第２の酸化膜２６０及び第２の窒化膜２７０を積層する。ここで、第１の酸化膜２４０を成長したあと、第１の窒化膜２５０の代わりに多結晶シリコン層を蒸着する。以後、第２の酸化膜２６０を厚く蒸着して平坦化したあと、第２の窒化膜２７０を蒸着することもできる。
図８ｃに示されているように、感光膜（図示省略）を第２の窒化膜２７０の上部に塗布してゲート領域を定義するゲートマスク（図示省略）を用い、感光膜を露光及び現像してリセスゲート領域（図示省略）を露出させるマスクパターン（図示省略）を形成する。次には、前記マスクパターンをマスクとして露出された第２の窒化膜２７０及び第２の酸化膜２６０をエッチングしたあと前記マスクパターンを取り除く。
その次に、感光膜を塗布し、図５、図６又は図７のリセスゲート領域２８０を定義するリセスゲートマスクを用い、前記感光膜を露光及び現像してリセスゲート予定領域の第１の窒化膜２５０を露出させるマスクパターンを形成する。ここで、リセスゲート予定領域を定義する前記マスクパターンはリセスゲート領域（図示省略）の線幅より左右にそれぞれＤほど大きく、少なくとも活性領域２００ａの線幅ＦＹより上下にそれぞれＥほど大きい領域を露出させる。即ち、図５に示されたリセスゲート領域２８０を定義する露光マスクを用いて露光及び現像する場合は、１つの活性領域に対し２つのリセスゲート領域を定義するアイランド型ウインドーを備えたマスクパターンが形成され、図６又は図７に示されたリセスゲート領域２８０を定義する露光マスクを用いて露光及び現像する場合は、１つの活性領域に対し１つのリセスゲート領域を定義するアイランド型ウインドーを備えたマスクパターンが形成される。
次に、露出した第１の窒化膜２５０及び第１の酸化膜２４０を順次エッチングし、リセスゲート領域２８０の半導体基板２００及び素子分離膜２３０を露出させたあと前記マスクパターンを取り除く。ここで、従来の技術とは別に、本発明ではリセスゲートマスクを利用し形成したマスクパターンがセルトランジスタのリセスゲート領域のみを露出させるので、リセスゲート領域２８０でない素子分離膜２３０の上部の第１の窒化膜２５０（点線で示されている部分）はエッチングされず素子分離膜２３０の上部に残留することになる。その次に、リセスゲート領域２８０の素子分離膜２３０を所定厚さにエッチングする。
ここで、エッチングされる素子分離膜２３０の量は、図８ｄの半導体基板２００のエッチング工程でエッチングされる半導体基板２００の厚さにより異なるよう調節することができ、一般にエッチングされる半導体基板２００の厚さより小さいか同一に調節する。図９には素子分離膜２３０をエッチングしたあとの図５のII―II’に沿う断面が示されている。
図８ｄに示されているように、露出した半導体基板２００をエッチングしてセルトランジスタのリセスゲート領域を形成したあと、露出した半導体基板２００の表面にゲート絶縁膜２９０を形成する。次には、全体表面の上部に第１の下部ゲート電極層を蒸着したあと、その上に感光膜を塗布して平坦化する。ここで、セル領域のゲート領域の幅が周辺回路領域のゲート領域の幅より小さいのでセル領域のゲート領域は完全に埋め込まれるが、周辺回路領域のゲート領域は完全に埋め込まれない。
その次に、第１の下部ゲート電極層が露出するまで感光膜をエッチングして感光膜パターン３１０を形成したあと、残留する感光膜パターン３１０をマスクとして第２の窒化膜２７０上の第１の下部ゲート電極層をエッチングして第１の下部ゲート電極３００を形成し、さらにセル領域の素子分離膜２３０が現れるまで第１の下部ゲート電極３００をエッチングしたあと残留している感光膜パターン３１０を取り除く。このとき、周辺回路領域のゲート領域では第２の酸化膜２６０の側壁と感光膜パターン３１０との間にある第１の下部ゲート電極３００がエッチングされる。図１０には図５のII―II’に沿う図８ｄ（ｉ）の断面が示されている。
ここで、セル領域の素子分離膜２３０の上で、第１の下部ゲート電極３００を完全にエッチングせず一部残留も可能である。本発明の他の実施の形態として、セル領域のエッチングされた部分が完全に埋め込まれるよう第１の下部ゲート電極層（図示省略）を厚く蒸着したあと、その上部に窒化膜（図示省略）と感光膜を塗布してから、前記窒化膜が露出するまで感光膜をエッチングして感光膜パターン３１０を形成する。その次に、感光膜パターン３１０をマスクとして露出した窒化膜をエッチングし、再度第２の酸化膜２６０が露出するまで第１の下部ゲート電極層をエッチングして第１の下部ゲート電極３００を形成する。
次には、さらにセル領域の素子分離膜２３０が現れるまで第１の下部ゲート電極３００をエッチングしたあと感光膜パターン３１０を取り除き、周辺回路領域のゲート領域の第１の下部ゲート電極３００の上部に残留する前記窒化膜を湿式エッチング方法で取り除くこともできる。本発明のさらに他の実施の形態として、セル部分のエッチングされた部分が完全に埋め込まれるよう第１の下部ゲート電極層を蒸着する代わりに、セル部分及び周辺回路領域のゲート領域のエッチングされた部分が完全に埋め込まれるよう第１の下部ゲート電極層を厚く蒸着し、再びその上に窒化膜を蒸着したあと前記窒化膜が全部取り除かれ第２の酸化膜２６０が露出するまで、前記窒化膜と第１の下部ゲート電極層をＣＭＰ工程で平坦化して第１の下部ゲート電極３００を形成したあと、さらにセル領域の素子分離膜２３０が現れるまで第１の下部ゲート電極３００をエッチングすることもできる。
本発明に係るリセスゲートマスクのため、セルトランジスタが形成される部分のみに第１の下部ゲート電極３００が凹状に下へ陥没して形成される。従って、従来の技術とは別に、Ｄより大きいＭ値に誤整合が発生するとしても電荷格納領域のシリコン基板の上には第１の窒化膜２５０と第１の酸化膜２４０があるため、シリコン基板のエッチング時に電荷格納接合領域の半導体基板２００はエッチングされない。
図８ｅに示されているように、第２の下部ゲート用電極層を蒸着したあと、第２の下部ゲート電極層（図示省略）の上部にセル領域及び周辺回路領域のゲート領域が完全に埋め込まれるよう第３の窒化膜３３０を形成する。その次に、第２の酸化膜２６０が露出するまで第３の窒化膜３３０と第２の下部ゲート電極層をＣＭＰ工程で平坦化エッチングして第２の下部ゲート電極３００を形成する。ここで、第２の酸化膜２６０の上部の第２の下部ゲート電極層が現れるまで第３の窒化膜３３０を乾式エッチングしたあと、再び第２の酸化膜２６０の上の第２の下部ゲート電極層をエッチングすることもできる。
図８ｆに示されているように、露出した第３の窒化膜３３０と第２の下部ゲート電極３２０をマスクとして第２の酸化膜２６０をエッチングして取り除き、露出した第１の窒化膜２５０を湿式エッチングして取り除く。次には、所定のイオン注入工程を行ないセルトランジスタ及び周辺回路のｎ／ｐ−ＭＯＳトランジスタにそれぞれＬＤＤ領域３４０を形成する。その次に、第１の酸化膜２４０を湿式エッチング方法で取り除いたあと第３の酸化膜３５０を形成する。ここで、第１の酸化膜２４０を湿式エッチングして取り除いたあと第３の酸化膜３５０を形成し、所定のイオン注入工程を行ないセルトランジスタ及び周辺回路のｎ／ｐ―ＭＯＳトランジスタにそれぞれのＬＤＤ領域３４０を形成することもできる。さらに、ハロー（Halo）イオン注入領域（図示省略）をさらに形成することもできる。
図８ｇに示されているように、全体表面の上部に第４の窒化膜３６０を形成したあと第４の窒化膜３６０の上部に第４の酸化膜３７０を形成する。次には、周辺回路領域を露出させるマスクパターン（図示省略）を形成し、前記マスクパターンをマスクとして周辺回路領域の第４の酸化膜３７０及び第４の窒化膜３６０を順次エッチングし、ゲート側壁絶縁膜３８０を形成したあと残留するマスクパターンを取り除く。その次に、所定のイオン注入工程を行ない周辺回路領域のゲート側壁絶縁膜３８０の両側の半導体基板にソース／ドレーン領域３９０を形成する。
図８ｈに示されているように、感光膜（図示省略）を塗布したあと露光及び現像してセル領域を露出させるマスクパターン（図示省略）を形成する。次には、前記マスクパターンをマスクとして露出したセル領域の第４の酸化膜３７０を湿式エッチングして取り除いたあと、残留するマスクパターンを取り除く。その次に、全体表面の上部に第５の窒化膜４００を薄く蒸着したあと、第５の窒化膜４００の上部に第１の層間絶縁膜４１０を蒸着し、ＣＭＰ工程で平坦化エッチングして第３の窒化膜３３０を露出させる。
ここで、第４の酸化膜３７０を湿式エッチングして取り除いたあと、第５の窒化膜４００を蒸着せず直ちに第１の層間絶縁膜４１０を蒸着することもできる。次には、感光膜（図示省略）を塗布したあと露光及び現像してセルトランジスタのコンタクトプラグ予定領域を露出させるマスクパターンを形成する。その次に、前記マスクパターンをマスクとして露出したコンタクトプラグ予定領域の第１の層間絶縁膜４１０、第５の窒化膜４００、第４の窒化膜３６０及び第３の酸化膜３５０をエッチングし、コンタクトプラグ予定領域の半導体基板２００を露出させる。その次に、露出した半導体基板２００に燐又は砒素イオンを注入してセルトランジスタのソース／ドレーン領域３９０を形成する。
次には、全体表面の上部に前記コンタクトプラグ予定領域を埋め込むプラグ用導電層（図示省略）を形成したあと、第３の窒化膜３３０が露出するまで平坦化エッチングしてコンタクトプラグ４２０を形成する。その次に、コンタクトプラグ４２０を所定厚さにエッチングしてリセスしたあと、コンタクトプラグ４２０の上部に第５の酸化膜４３０を形成する。
図８ｉに示されているように、第３の窒化膜３３０を湿式エッチング方法で取り除き、第２の下部ゲート電極３２０を露出させるゲート領域４４０を形成したあと、露出した第３の酸化膜３５０及び第５の酸化膜４３０を所定厚さに湿式エッチングする。
図８ｊに示されているように、露出した第２の下部ゲート電極３２０の上部に第３の下部ゲート電極用導電層（図示省略）、ゲート障壁用金属層（図示省略）を蒸着したあと、前記ゲート障壁用金属層（図示省略）の上部にゲート領域４４０を埋め込む上部ゲート電極用導電層（図示省略）を形成する。ここで、セル領域の場合ゲート領域４４０の線幅が小さいので完全に埋め込まれるが、周辺回路領域のゲート領域４４０は線幅が相対的に大きいため段差が生じる。次には、第６の窒化膜４８０を薄く蒸着したあと第６の窒化膜４８０の上部に感光膜を塗布して平坦化する。
その次に、周辺回路領域の第６の窒化膜４８０が露出するまで前記感光膜を乾式エッチングしたあと、露出した第６の窒化膜４８０及び前記上部ゲート電極用導電層、ゲート障壁用金属層（図示省略）、第３の下部ゲート電極用導電層（図示省略）を順次エッチングして第１の層間絶縁膜４１０を露出させる。次には、周辺回路領域のゲート絶縁膜２９０上のゲート電極が平坦化されるよう、露出した前記上部ゲート電極用導電層、ゲート障壁用金属層、第３の下部ゲート電極用導電層及び第２の下部ゲート電極用導電層を所定厚さにエッチバックし、上部ゲート電極４７０、ゲート障壁層４６０、第３の下部ゲート電極４５０及び第２の下部ゲート電極３２０でなるゲート構造物６００を形成したあと前記感光膜を取り除く。
ここで、第２の下部ゲート電極３２０の上部に第３の下部ゲート電極４５０を形成せずゲート障壁層４６０を形成するか、第２の下部ゲート電極３２０の上部に第３の下部ゲート電極４５０を蒸着したあと、ゲート障壁層４６０を蒸着せず上部ゲート電極４７０を形成することもできる。さらに、第２の下部ゲート電極３２０の上部に第３の下部ゲート電極４５０とゲート障壁層４６０を形成せず上部ゲート電極４７０を直接形成することもできる。
図８ｋに示されているように、第６の窒化膜４８０を湿式エッチングして取り除き、セル領域の第３の酸化膜３５０及び第５の酸化膜４３０を湿式エッチングする。その次に、第４の窒化膜３６０及び第５の窒化膜４００も一定量湿式エッチングしたあと、セル領域及び周辺回路領域のゲート領域４４０の上部を埋め込むよう上部ゲート絶縁膜４９０を厚く蒸着し、第１の層間絶縁膜４１０が露出するまで好ましくはＣＭＰ工程で平坦化エッチングする。
以後の工程は、通常のセルトランジスタの製造工程のように第２の層間絶縁膜の蒸着、ビットラインコンタクト及びビットラインの形成、層間絶縁膜の蒸着及びキャパシタコンタクト及びキャパシタの形成、第３の層間絶縁膜の蒸着、金属配線コンタクト及び金属配線の形成を行なってＤＲＡＭを完成する。
図１１ａ〜図１１ｆは、本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図であり、図１１ａ（ｉ）〜１１ｆ（ｉ）は図５のI―I’に沿った断面を示し、図１１ａ（ii）〜図１１ｆ（ii）は図５のI―I’に沿った断面を示す。
先ず、図８ａ〜図８ｄに示された工程を行ない図８ｄに示された構造物を形成する。
図１１ａに示されているように、露出した第１の下部ゲート電極３００の上部に第２の下部ゲート電極用導電層（図示省略）及びゲート障壁用金属層（図示省略）を順次形成する。次には、セル領域のゲート領域を埋め込む上部ゲート電極用導電層（図示省略）を形成する。
その次に、全体表面の上部に第３の窒化膜４８０と感光膜（図示省略）を形成したあと、周辺回路領域の第３の窒化膜４８０が露出するまで感光膜を乾式エッチングする。次には、残留する感光膜をマスクとして露出した第３の窒化膜４８０及び前記上部ゲート電極用導電層、ゲート障壁用金属層、第２の下部ゲート電極用導電層を順次エッチングして第２の酸化膜２６０ａを露出させる。
その次に、残留する感光膜と第２の酸化膜２６０ａをマスクとして上部ゲート電極用導電層、ゲート障壁用金属層、第２の下部ゲート電極用導電層を所定厚さにエッチングし、第２の下部ゲート電極３２０、ゲート障壁層４６０、上部ゲート電極４７０を形成する。ここで、上部ゲート電極用導電層、ゲート障壁用金属層、第２の下部ゲート電極用導電層は周辺回路領域のゲート絶縁膜上部のゲート電極が図１１ａのように平坦になるまでエッチングするのが好ましい。その次に、残留する感光膜及び第３の窒化膜４８０を取り除く。
図１１ｂに示されているように、露出した第２の酸化膜２６０の側壁を湿式エッチング方法で一定量エッチングし、全体表面の上部にセル領域及び周辺回路領域のゲート領域を埋め込む上部ゲート絶縁膜４９０を厚く形成したあと、第２の酸化膜２６０が露出するまでＣＭＰ工程で上部ゲート絶縁膜４９０を研磨する。
図１１ｃに示されているように、全体表面の上部に第３の酸化膜５００を蒸着し、第３の酸化膜５００の上部にコア及び周辺回路領域のみを露出させるマスクパターン（図示省略）を形成する。次には、前記マスクパターンをマスクとして露出したコア及び周辺回路領域の第３の酸化膜５００をエッチングして取り除く。その次に、露出したコア及び周辺回路領域の上部ゲート絶縁膜４９０をマスクとして第２の酸化膜２６０ａ及び第１の窒化膜２５０を順次乾式エッチングしたあと残留するマスクパターンを取り除く。次には、所定のイオン注入工程を行ないコア及び周辺回路のｎ／ｐ−ＭＯＳトランジスタのゲートの両側にそれぞれのＬＤＤ領域３４０を形成する。ここで、第１の窒化膜２５０をエッチングせず、ＬＤＤ領域３４０を形成することもできる。
図１１ｄに示されているように、第４の酸化膜（図示省略）を蒸着して乾式エッチングしてコア及び周辺回路領域のゲート側壁にゲート側壁絶縁膜３８０を形成する。次には、セル領域のみを露出させるマスクパターン（図示省略）を形成したあと、前記マスクパターンをマスクとして露出したセル領域の第３の酸化膜５００をエッチングする。次には、所定のイオン注入工程を行ないコア及び周辺回路のｎ／ｐ−ＭＯＳトランジスタのゲート両側にそれぞれソース／ドレーン領域３９０を形成する。次には、第４の窒化膜４００と第１の層間絶縁膜４１０を順次形成し、上部ゲート絶縁膜４９０が露出するまで第１の層間絶縁膜４１０、第４の窒化膜４００及びゲート側壁絶縁膜３８０をＣＭＰ工程で研磨する。
図１１ｅに示されているように、コンタクトプラグ領域を露出させるマスクパターン（図示省略）を形成したあと、前記マスクパターンをマスクとしてセル領域の第２の酸化膜２６０及び第１の窒化膜２５０を順次乾式エッチングしてコンタクトホールを形成する。次には、前記コンタクトホールの下部の半導体基板２００に燐又は砒素イオンを注入し熱処理してセルトランジスタのＬＤＤ領域３４０を形成する。ここで、第１の窒化膜２５０をエッチングせずセルトランジスタのＬＤＤ領域３４０を形成することもできる。
図１１ｆに示されているように、前記コンタクト底部の第１の酸化膜２４０をエッチングして半導体基板２００を露出させたあと、前記露出した半導体基板２００に燐又は砒素イオンを注入し熱処理してセルトランジスタのソース／ドレーン領域３９０を形成する。次には、全体表面の上部に前記コンタクトプラグ予定領域を埋め込むプラグ用導電層（図示省略）を形成したあと、第３の窒化膜３３０が露出するまでＣＭＰ工程で平坦化エッチングしてコンタクトプラグ４２０を形成する。
以後の工程は、通常のセルトランジスタの製造方法のように第２の層間絶縁膜の蒸着、ビットラインコンタクト及びビットラインの形成、層間絶縁膜の蒸着及びキャパシタコンタクト及びキャパシタの形成、第３の層間絶縁膜の蒸着、金属配線コンタクト及び金属配線の形成を行ないＤＲＡＭを完成する。
なお、本発明に対し好ましい実施の形態を基に説明したが、これらの実施の形態は例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
従来の技術に係る半導体素子のレイアウトである。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造工程でゲート構造物とリセスゲートとの間に誤整合が発生した場合を示す断面図である。 従来の技術に係る半導体素子の製造工程でリセスゲート領域に誤整合が発生した場合を示す断面図である。 本発明の１つの実施の形態に係る半導体素子の第１のレイアウトである。 本発明の１つの実施の形態に係る半導体素子の第２のレイアウトである。 本発明の１つの実施の形態に係る半導体素子の第３のレイアウトである。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面である。 図８ｃの工程を行なったあとの図５のII―II’に沿う断面を示す断面図である。 図８ｄの工程を行なったあとの図５のII―II’に沿う断面を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
符号の説明
２００ 半導体基板
２００ａ 活性領域
２１０ パッド酸化膜
２２０ パッド窒化膜
２３０ 素子分離膜
２４０ 第１の酸化膜
２５０ 第１の窒化膜
２６０、２６０ａ 第２の酸化膜
２７０ 第２の窒化膜
２８０ リセスゲート領域
２９０ ゲート絶縁膜
３００ 第１の下部ゲート電極
３１０ 感光膜パターン
３２０ 第２の下部ゲート電極
３３０ 第３の窒化膜
３４０ ＬＤＤ領域
３５０ 第３の酸化膜
３６０ 第４の窒化膜
３７０ 第４の酸化膜
３８０ ゲート側壁絶縁膜
３９０ ソース／ドレーン領域
４００ 第５の窒化膜
４１０ 第１の層間絶縁膜
４２０ コンタクトプラグ
４３０ 第５の酸化膜
４４０ ゲート領域
４５０ 第３の下部ゲート電極
４６０ ゲート障壁層
４７０ 上部ゲート電極
４８０ 第６の窒化膜
４９０ 上部ゲート絶縁膜
５００ 第３の酸化膜
６００ ゲート構造物

Claims (10)

  1. （ａ）半導体基板に活性領域を定義する素子分離膜を形成する段階と、
    （ｂ）前記活性領域の上部に第１の酸化膜を形成する段階と、
    （ｃ）全体表面の上部に第１の窒化膜、平坦化された第２の酸化膜及び第２の窒化膜を順次形成する段階と、
    （ｄ）ゲート予定領域の第２の窒化膜及び第２の酸化膜をエッチングし、前記ゲート予定領域の第１の窒化膜を露出させる段階と、
    （ｅ）少なくともアイランド型リセスゲート予定領域を露出させるウインドーを備えたマスクパターンを形成し、前記マスクパターンはセル領域のゲート予定領域の活性領域、及びこれと隣接した活性領域及び素子分離膜の上部の第１の窒化膜を露出させるよう、前記ウインドーが前記ゲート予定領域及び活性領域の線幅より大きくなるよう形成する段階と、
    （ｆ）前記マスクパターンにより露出した第１の窒化膜及び第１の酸化膜をエッチングして取り除く段階と、
    （ｇ）前記第１の酸化膜が取り除かれ露出した素子分離膜を所定厚さにエッチングする段階と、露出した半導体基板をエッチングしてリセスゲート領域を形成する段階と、
    （ｈ）前記露出した半導体基板の表面にゲート絶縁膜を形成する段階と、
    （ｉ）全体表面の上部に前記リセスゲート領域を埋め込む下部ゲート用導電層を形成したあと、前記素子分離膜が露出するまでエッチングし、少なくとも前記リセスゲート領域を埋め込む第１の下部ゲート電極を形成する段階と、
    （ｊ）前記リセスゲート領域の表面に第２の下部ゲート電極を形成し、前記リセスゲート領域を埋め込む第３の窒化膜を形成する段階と、
    （ｋ）前記第２の酸化膜をエッチングして取り除き、露出した第１の窒化膜をエッチングして取り除く段階と、第１の酸化膜をエッチングして取り除いたあと、全体表面の上部に第３の酸化膜を形成する段階と、
    （ｌ）前記第１の下部ゲート電極の両側の半導体基板にＬＤＤ領域を形成する段階と、
    （ｍ）全体表面の上部に第４の窒化膜及び第４の酸化膜を形成したあと、周辺回路領域の第４の窒化膜及び第４の酸化膜のみをエッチングし、周辺回路領域の第２の下部ゲート電極の側壁にスペーサを形成し、前記スペーサの両側の半導体基板にソース／ドレーン領域を形成する段階と、
    （ｎ）セル領域の第４の酸化膜を取り除いたあと全体表面の上部に第５の窒化膜及び第１の層間絶縁膜を形成し、第３の窒化膜が露出するまで平坦化エッチングする段階と、
    （ｏ）セル領域のゲート電極の両側のソース／ドレーン予定領域の上部の第１の層間絶縁膜、第５の窒化膜、第４の窒化膜及び第３の酸化膜をエッチングして半導体基板を露出させ、前記露出した半導体基板にソース／ドレーン領域を形成する段階と、
    （ｐ）前記セル領域のソース／ドレーン領域の上部にコンタクトプラグ及び第５の酸化膜の積層構造を形成する段階と、
    （ｑ）前記第３の窒化膜を取り除き、前記第３の酸化膜及び第５の酸化膜を所定厚さにエッチングする段階と、
    （ｒ）前記第２の下部ゲート電極の表面に第３の下部ゲート電極及びゲート障壁層を順次形成したあと、前記リセスゲート領域を埋め込む上部ゲート電極を形成してゲート構造物を形成する段階と、
    （ｓ）前記ゲート構造物を所定厚さにエッチングする段階と、
    （ｔ）前記露出した部分の第３の酸化膜、第４の窒化膜、第５の窒化膜及び第５の酸化膜をエッチングして取り除く段階と、
    （ｕ）全体表面の上部に上部ゲート絶縁膜を形成したあと、前記コンタクトプラグが露出するまで平坦化エッチングする段階とを含むことを特徴とする半導体素子の製造方法。
  2. 前記ウインドーは、前記アイランド型リセスゲート予定領域、及び前記アイランド型リセスゲート予定領域の間の活性領域及び素子分離膜を露出させることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記リセスゲート領域の前記ゲート構造物の線幅は、リセスゲート領域以外の領域のゲート構造物の線幅より小さいことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記リセスゲート領域の前記ゲート構造物の線幅は、リセスゲート領域以外の領域のゲート構造物の線幅より大きいことを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記ウインドーは前記ゲート予定領域より左右にそれぞれＤほど大きく、前記活性領域の線幅より上下にＥほど大きい（但し、−（１／３）ＦＸ≦Ｄ≦０.５ＦＸ、０≦Ｅ≦０.５ＦＹ、ＦＸはゲート構造物の線幅、ＦＹは活性領域の線幅）ことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. （ａ）半導体基板に活性領域を定義する素子分離膜を形成する段階と、
    （ｂ）前記活性領域の上部に第１の酸化膜を形成する段階と、
    （ｃ）全体表面の上部に第１の窒化膜、平坦化された第２の酸化膜及び第２の窒化膜を順次形成する段階と、
    （ｄ）ゲート予定領域の第２の窒化膜及び第２の酸化膜をエッチングし、前記ゲート予定領域の第１の窒化膜を露出させる段階と、
    （ｅ）少なくともアイランド型リセスゲート予定領域を露出させるウインドーを備えたマスクパターンを形成し、前記マスクパターンはセル領域のゲート予定領域の活性領域及びこれと隣接した活性領域及び素子分離膜の上部の第１の窒化膜を露出させるよう、前記ウインドーが前記ゲート予定領域及び活性領域の線幅より大きくなるよう形成する段階と、
    （ｆ）前記マスクパターンにより露出した第１の窒化膜及び第１の酸化膜をエッチングして取り除く段階と、
    （ｇ）前記第１の酸化膜が取り除かれ露出した素子分離膜を所定厚さにエッチングする段階と、露出した半導体基板をエッチングしてリセスゲート領域を形成する段階と、
    （ｈ）前記露出した半導体基板の表面にゲート酸化膜を形成する段階と、
    （ｉ）全体表面の上部に前記リセスゲート領域を埋め込む下部ゲート電極用導電層を形成したあと、前記素子分離膜が露出するまでエッチングし、少なくとも前記リセスゲート領域を埋め込む第１の下部ゲート電極を形成する段階と、
    （ｊ）前記リセスゲート領域の表面に第２の下部ゲート電極及びゲート障壁層を順次形成したあと、前記リセスゲート領域を埋め込む上部ゲート電極を形成してゲート構造物を形成する段階と、
    （ｋ）前記第２の酸化膜の露出した側壁を所定厚さにエッチングする段階と、
    （ｌ）全体表面の上部に上部ゲート絶縁膜を形成したあと、前記第２の酸化膜が露出するまで平坦化エッチングする段階と、
    （ｍ）前記セル領域の全面に第３の酸化膜を形成する段階と、
    （ｎ）前記ゲート構造物の側壁にのみ第２の酸化膜が残留するよう、前記上部ゲート絶縁膜をマスクとして周辺回路領域の第２の酸化膜をエッチングする段階と、
    （ｏ）前記ゲート構造物の両側の半導体基板にＬＤＤ領域を形成する段階と、
    （ｐ）前記ゲート構造物の側壁にゲート側壁絶縁膜を形成する段階と、
    （ｑ）前記ゲート構造物の両側の半導体基板にソース／ドレーン領域を形成する段階と、
    （ｒ）全体表面の上部に第４の窒化膜及び第１の層間絶縁膜を形成したあと、前記上部ゲート絶縁膜が露出するまで研磨する段階と、
    （ｓ）前記第３の酸化膜をエッチングして取り除き、前記セル領域の第２の酸化膜及び第１の窒化膜をエッチングしてコンタクトホールを形成する段階と、
    （ｔ）前記コンタクトホール底部の半導体基板に不純物を注入してＬＤＤ領域を形成する段階と、
    （ｕ）前記コンタクトホール底部の第１の酸化膜をエッチングして半導体基板を露出させたあと、露出した半導体基板に不純物を注入してソース／ドレーン領域を形成する段階と、
    （ｖ）前記コンタクトホールを埋め込むコンタクトプラグを形成する段階とを含むことを特徴とする半導体素子の製造方法。
  7. 前記ウインドーは、前記アイランド型リセスゲート予定領域、及び前記アイランド型リセスゲート予定領域の間の活性領域及び素子分離膜を露出させることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記リセスゲート領域の前記ゲート構造物の線幅は、リセスゲート領域以外の領域のゲート構造物の線幅より小さいことを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記リセスゲート領域の前記ゲート構造物の線幅は、リセスゲート領域以外の領域のゲート構造物の線幅より大きいことを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記ウインドーは前記ゲート予定領域より左右にそれぞれＤほど大きく、前記活性領域の線幅より上下にＥほど大きい（但し、−（１／３）ＦＸ≦Ｄ≦０.５ＦＸ、０≦Ｅ≦０.５ＦＹ、ＦＸはゲート構造物の線幅、ＦＹは活性領域の線幅）ことを特徴とする請求項６に記載の半導体素子の製造方法。
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