JP4940064B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、増幅回路を有する第１半導体チップと、その増幅回路の動作を制御する制御回路を有する第２半導体チップとを単一の封止体内に混載させて所望の回路機能を構成したＳｉＰ（System in Package）に適用して有効な技術に関するものである。
ＳｉＰは、複数の半導体チップを単一の封止体内に封止することで、単一の封止体内に所望の回路機能を構築する手法である。ＳｉＰの場合、開発済みの半導体チップをそのまま流用できるため、ＳＯＣ（System On Chip）に比べて開発期間を短縮でき、また、開発費を抑えることができる。また、ＳＯＣの場合、１つの半導体チップ内に多種多様なメモリを混載するのが困難であるのに対して、ＳｉＰの場合、多種多様な大容量メモリを容易に混載できる。また、ＳｉＰの場合、複数のパッケージを配線基板上に実装して所望の回路機能を構築する場合に比べて配線長を短くすることができるので、半導体装置全体の高速化および高性能化を推進することができる。
このようなＳｉＰについては、例えば特許第２５６６２０７号公報（特許文献１）に記載があり、冷却体上に、パワーＭＯＳＦＥＴを含む半導体基板と、上記パワーＭＯＳＦＥＴの動作を制御する制御回路を含む半導体基板とを下層から順に積み重ねた構成が開示されている。上段の制御回路を含む半導体基板には、下段のパワーＭＯＳＦＥＴの動作による温度を検出するセンサが配置されており、そのセンサの動作により上記パワーＭＯＳＦＥＴがオフされるようになっている。
また、例えば特開２００３−３１７３６号公報（特許文献２）には、半導体チップを実装するヒートスプレッダの裏面を樹脂体から露出させる構成が開示されている。
また、例えば特開平１１−１６３２５６号公報（特許文献３）には、互いの主面を対向させた状態で積み重ねられた２つの半導体チップのいずれかの裏面側をパッケージング樹脂から露出させる構成が開示されている。
特許第２５６６２０７号公報 特開２００３−３１７３６号公報 特開平１１−１６３２５６号公報
ところで、ＳｉＰの一種類として、増幅回路を有する半導体チップと、その増幅回路の動作を制御する制御回路を有する半導体チップとを単一の封止体内に混載させる構成が提案されている。
この２つの半導体チップを混載させる方法として、２つの半導体チップを１つのダイパッド上に平置きで搭載することが考えられる。しかし、その場合、半導体装置の小型化の要求には充分に応えることができない上、半導体チップとリード（あるいは配線基板）とのワイヤ接続や２つの半導体チップ間のワイヤ接続が難しくなる問題がある。
そこで、上記特許文献１に開示するように、２つの半導体チップを積層することが考えられる。しかし、増幅回路を有する半導体チップは、制御回路を有する半導体チップよりも高電力を扱うので発熱し易く、その熱の影響で、上段の制御回路を有する半導体チップの動作が不安定となる問題がある。
そこで、増幅回路を有する半導体チップで発生した熱の放散性を向上させるために、上記特許文献２，３に開示するように、増幅回路を有する半導体チップを放熱板上に搭載する方法がある。しかし、単に放熱板を適用しただけでは充分な対策にならず、制御回路を有する半導体チップの動作が安定しない、という問題は残される。
本発明の目的は、増幅回路を有する半導体チップと、その増幅回路の動作を制御する制御回路を有する半導体チップとを積み重ねた状態で単一の封止体内に混載させる構成を有する半導体装置の動作安定性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される複数の発明のうち、一実施の形態の概要を簡単に説明すれば、次のとおりである。
すなわち、本実施の形態は、チップ搭載部上に搭載された第１半導体チップ上に第２半導体チップを搭載し、これら第１、第２半導体チップを封止体により封止した構成を備え、前記第２半導体チップは、前記第２半導体チップのノイズに弱い回路が、前記第１半導体チップの増幅回路に対して平面的に重ならないように、前記第１半導体チップ上に搭載されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、前記第２半導体チップのノイズに弱い回路が、前記第１半導体チップの増幅回路に対して平面的に重ならないように、前記第２半導体チップを前記第１半導体チップ上に搭載したことにより、増幅回路を有する半導体チップと、その増幅回路の動作を制御する制御回路を有する半導体チップとを積み重ねた状態で単一の封止体内に混載させる構成を有する半導体装置の動作安定性を向上させることができる。
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。
なお、以下の説明では、マイクロコンピュータ（制御回路）が形成された半導体チップをマイコンＩＣチップといい、マイコンＩＣチップにより動作が制御されるドライバ回路（増幅回路）が形成された半導体チップをドライバＩＣチップという。
まず、発明者が検討した半導体装置について説明する。
発明者が検討した半導体装置は、例えば車載分野の半導体装置である。車載分野で使用される半導体装置においては、マイコン（制御）ＩＣチップと、ドライバＩＣチップとがそれぞれ別々にパッケージングされていたが、近年の車載分野の半導体装置での小型・高効率化の要求の増大に従い、マイコンＩＣチップとドライバＩＣチップとを同一のパッケージ（封止体）内に収容することが必要になった。
図２１および図２２は本発明者が検討した車載用の半導体装置の平面図、図２３は図２２のＸＡ−ＸＡ線の断面図である。なお、図２１および図２２では図面を見易くするためパッケージを示していない。また、図２２では図面を見易くするため図２１のボンディングワイヤ（以下、ワイヤという）の一部を示していない。
ダイパッド５０上には、マイコンＩＣチップ５１とドライバＩＣチップ５２とが平置きで並んで配置されている（プレーン型実装方式）。ドライバＩＣチップ５２は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有しており動作時の発熱量が高いので、マイコンＩＣチップ５１とドライバＩＣチップ５２とを同一パッケージ内に収容する場合、マイコンＩＣチップ５１とドライバＩＣチップ５２とを平置きに配置するのが一般的である。しかし、そのために、マイコンＩＣチップ５１とドライバＩＣチップ５２との２つの半導体チップを搭載するための面積が必要であり、半導体装置の小型化の要求に充分に応えることができない、という問題がある。
また、図２２および図２３に示すように、ダイパッド５０においてマイコンＩＣチップ５１とドライバＩＣチップ５２との間にはスリット５０Ｓが形成されている。これは、ドライバＩＣチップ５２で発生した熱がマイコンＩＣチップ５１へ伝わらないようにしたものである。この熱拡散防止用のスリット５０Ｓにより、マイコンＩＣチップ５１とドライバＩＣチップ５２との間の放熱経路が切断されているが、そのスリット５０Ｓを形成する分、ダイパッド５０の面積が大きくなるので、さらに半導体装置の小型化を阻害する、という問題がある。
マイコンＩＣチップ５１およびドライバＩＣチップ５２の周囲には、複数のリード５３が配置されている。マイコンＩＣチップ５１およびドライバＩＣチップ５２は、それぞれワイヤ５４を通じてリード５３に電気的に接続されている。しかし、マイコンＩＣチップ５１とドライバＩＣチップ５２とを平置きで配置する場合、ワイヤ５４のレイアウトが部分的に制限を受ける、という問題がある。
例えばドライバＩＣチップ５２とリード５３とを電気的に接続するワイヤ５４の中には、図２１の破線Ａで囲むワイヤ５４のように、その長さが極端に長くなってしまうものがある。
また、例えばマイコンＩＣチップ５１とドライバＩＣチップ５２とを電気的に接続するワイヤ５４の配置位置が、図２１の破線Ｂで示すように、マイコンＩＣチップ５１とドライバＩＣチップ５２との対向辺側に限定されてしまう。
そこで、マイコンＩＣチップ５１とドライバＩＣチップ５２とを同一パッケージ内に収容する手法として、マイコンＩＣチップ５１とドライバＩＣチップ５２とをその厚さ方向に積み重ねるスタック型実装方式が考えられる。
しかし、ドライバＩＣチップ５２はパワーＭＯＳＦＥＴを有しており、マイコンＩＣチップ５１よりも高電流（高電圧）を扱うので動作時の発熱量が高く発熱し易い。このため、スタック型実装方式にするとドライバＩＣチップ５２で発生した熱の影響で、マイコンＩＣチップの動作が不安定になる、という問題がある。
そこで、ドライバＩＣチップ５２で発生した熱の放散性を向上させるために、ドライバＩＣチップ５２を放熱板（ダイパッド）に接触させた状態で搭載する方法がある。しかし、単に放熱板を適用しただけでは充分な対策にならず、マイコンＩＣチップ５１の動作が安定しない、という問題は残される。
また、ドライバＩＣチップ５２で発生したノイズが、マイコンＩＣチップ５１に影響を及ぼすこともある。
次に、本実施の形態の半導体装置を図面に基づいて詳細に説明する。
図１は本実施の形態の半導体装置１の平面図、図２は図１のＸ１−Ｘ１線に該当する部分の断面図である。なお、図１では半導体装置１の内部の構成が分かるようにパッケージ（封止体）２の内部を透かして見せている。また、図２では図１の半導体装置１を配線基板３上に実装した様子を例示している。
本実施の形態の半導体装置１は、例えば車載用のパワーＳｉＰ（System in Package）である。ここでは、パッケージ２の構成として、例えばパッケージ２の四側面から複数のリード４ＡＬが突出するＱＦＰ（Quad Flat Package）構成が示されている。
ただし、パッケージ２の構成は、これに限定されるものではなく種々変更可能であり、例えばパッケージ２の対向する２側面から複数のリード４ＡＬが突出するＳＯＰ（Small Outline Package）構成としても良い。また、例えばパッケージ２の四側面（または四辺の近傍の裏面）に複数の平らな電極パッドを備えるＱＦＮ（Quad Flat Non leaded Package）構成でも良いし、例えばパッケージ２の対向する二側面（または二辺の近傍の裏面）に複数の平らな電極パッドを備えるＳＯＮ（Small Outline Non leaded Package）構成としても良い。
半導体装置１を構成する半導体チップの実装方式は、ドライバＩＣチップ（第１半導体チップ）７とマイコンＩＣチップ（第２半導体チップ）８とをダイパッド（チップ搭載部）４ＢＰの主面上に下層から順に積み重ねる、いわゆるスタック型実装方式とされている。これにより、半導体装置１の平面積を、上記プレーン型実装方式よりも小さくすることができるので、半導体装置１を小型にすることができる。
ドライバＩＣチップ７は、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。このドライバＩＣチップ７の主面には、例えばデジタル回路とアナログ回路とを同一半導体チップ内に混在した、いわゆるミックスド・シグナル（Mixed Signal：ＭＳＩＧ）ＩＣが形成されている。このドライバＩＣチップ７は、例えば特定用途向けＩＣ（Application Specific Integrated Circuit：ＡＳＩＣ）でもある。この回路の詳細は後述する。
また、ドライバＩＣチップ７の主面の外周近傍には、その外周に沿って複数のボンディングパッド（外部端子）ＤＰが形成されている（以下、ボンディングパッドをパッドという）。パッドＤＰはドライバＩＣチップ７の主面のＭＳＩＧＩＣの引き出し電極である。
ＭＳＩＧＩＣのうちのドライバ回路（増幅回路）は、例えばソレノイド、ステッピングモータまたはパワーＭＯＳＦＥＴのような電子装置（半導体装置１の外部の負荷）を駆動する回路である。このドライバ回路は、パワーＭＯＳＦＥＴを有しているため、その駆動電流（または駆動電圧）が上記マイコンＩＣチップ８内の回路の駆動電流（または駆動電圧）よりも高く発熱し易い。すなわち、ドライバＩＣチップ７の駆動時の発熱量は、マイコンＩＣチップ８の駆動時の発熱量よりも高い。上記ドライバＩＣチップ７の発熱量は、数Ｗ前後（例えば１〜１０Ｗ）である。
このドライバＩＣチップ７は、ダイパッド４ＢＰの主面中央に搭載されている。ダイパッド４ＢＰは、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。ドライバＩＣチップ７の裏面は、接着層１０ａを介してダイパッド４ＢＰの主面に接合されている。接着層１０ａは、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田のような熱抵抗の低い金属により形成されている。
上記ダイパッド４ＢＰは、ドライバＩＣチップ７で発生した熱を放散するためのヒートシンクとしての機能も有している。このため、ダイパッド４ＢＰは、例えば銅（Ｃｕ）または銅合金のような熱伝導性の高い金属により形成されている。また、放熱面積を増大させるためダイパッド４ＢＰの平面積は、ドライバＩＣチップ７の平面積よりも大きく形成されている。
ダイパッド４ＢＰの裏面は、パッケージ２の裏面（配線基板３の主面に対向する面：実装面）から露出されている。さらに、ダイパッド４ＢＰの裏面は、接着層１０ｂを介して配線基板３のランドパターン３Ｌに接合されている。接着層１０ｂは、例えば錫−銀（Ａｇ）−銅合金のような鉛フリー半田によって形成されている。ランドパターン３Ｌは、例えば銅または銅合金からなり、その露出表面には、例えばニッケル下地の金メッキが施されている。
したがって、ドライバＩＣチップ７で発生した熱は、図２の矢印Ｃに示すように、接着層１０ａ、ダイパッド４ＢＰ、接着層１０ｂを順に通じて配線基板３に放散されるようになっている。
このように本実施の形態では、発熱量の高いドライバＩＣチップ７をダイパッド４ＢＰに近い下段としたことにより、ドライバＩＣチップ７で発生した熱の放散性を向上させることができる。
また、本実施の形態では、ドライバＩＣチップ７の放熱経路に位置する接着層１０ａおよびダイパッド４ＢＰの材料として熱抵抗の低い材料を用いることにより、ドライバＩＣチップ７で発生した熱の放散性を向上させることができる。
さらに、本実施の形態では、ダイパッド４ＢＰの裏面をパッケージ２の裏面（実装面）から露出させることにより、ドライバＩＣチップ７で発生した熱をパッケージ２の外部に放散することができる。また、ダイパッド４ＢＰの裏面を接着層１０ｂを介して配線基板３のランドパターン３Ｌに接合したことにより、ドライバＩＣチップ７で発生した熱を配線基板３側に逃がすことができる。
これらにより、半導体装置１の全体の回路動作の安定性を向上させることができる。また、より印加電圧を大きくできるので、高出力製品を提供することができる。
なお、ダイパッド４ＢＰの主面の窪み４ＢＰ１、ダイパッド４ＢＰの側面の窪み４ＢＰ２、ダイパッド４ＢＰの側面の突出部４ＢＰ３は、パッケージ２と大きなダイパッド４ＢＰとの密着性を向上させるための構成部である。
上記マイコンＩＣチップ８は、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。このマイコンＩＣチップ８の主面には、ドライバＩＣチップ７の回路（上記ドライバ回路および他の回路）の動作を制御する回路が形成されている。この回路の詳細は後述する。
また、マイコンＩＣチップ８の主面の外周近傍には、その外周に沿って複数のパッド（外部端子）ＭＰが形成されている。パッドＭＰは、マイコンＩＣチップ８の主面の回路の引き出し電極である。
このマイコンＩＣチップ８は、ドライバＩＣチップ７の主面に搭載されている。マイコンＩＣチップ８の裏面は、接着層１０ｃを介してドライバＩＣチップ７の主面に接合されている。接着層１０ｃは、例えば絶縁性のペースト材またはフィルム（シート）により形成されている。このように、接着層１０ｃを熱伝導性の低い材料（熱抵抗が高い材料）により形成することにより、ドライバＩＣチップ７で発生した熱がマイコンＩＣチップ８に伝わるのを抑制することができる。また、接着層１０ｃを、可撓性を有する材料によって形成することにより、マイコンＩＣチップ８の傾きを制御することができる。
上記ドライバＩＣチップ７のパッドＤＰと、上記マイコンＩＣチップ８のパッドＭＰとは、ワイヤＷＬを通じて、互いに直接電気的に接続されているとともに、上記複数のリード４ＡＬに電気的に接続されている。ワイヤＷＬは、例えば金またはアルミニウム（Ａｌ）により形成されている。
本実施の形態においては、ドライバＩＣチップ７上にマイコンＩＣチップ８を積み重ねることができるので、一部のワイヤＷＬが極端に長くなってしまったり、一部のワイヤＷＬの配置範囲が限定されたりする等のワイヤＷＬのレイアウト上の制限を無くすことができる。したがって、半導体装置１の回路設計を容易にすることができる。また、半導体装置１の歩留まりおよび信頼性を向上させることができる。
リード４ＡＬは、例えば銅または銅合金によって形成されており、上記ドライバＩＣチップ７および上記マイコンＩＣチップ８の積層体の周りを取り囲むように並んで配置されている。このリード４ＡＬの上記ドライバＩＣチップ７および上記マイコンＩＣチップ８側の先端は、平面で見ると上記ダイパッド４ＢＰの一部に重なっているが、断面で見ると離れており互いに絶縁されている。
上記ドライバＩＣチップ７の全体、上記マイコンＩＣチップ８の全体、上記ワイヤＷＬの全体、上記ダイパッド４ＢＰの一部および上記複数のリード４ＡＬの一部は、パッケージ２に覆われ封止されている。
このパッケージ２は、例えばエポキシ系樹脂のようなプラスチック材料を基材として形成されている。このパッケージ２の四側面からは、上記複数のリード４ＡＬの一部が突出（露出）されている。このリード４ＡＬにおいてパッケージ２に覆われている箇所をインナーリード部、パッケージ２から露出している箇所をアウターリード部という。
リード４ＡＬのアウターリード部は、例えばガルウィング状に成形されている。リード４ＡＬのアウターリード部の実装面（配線基板３の主面のランドパターン３ＬＥに対向する面）は、接着層１０ｄを介して上記ランドパターン３ＬＥと接合されている。接着層１０ｄは、例えば上記接着層１０ｂと同じ鉛フリー半田により形成されている。
ここで、上記パッケージ２の実装面（上記ダイパッド４ＢＰの実装面）の高さは、上記リード４ＡＬの実装面の高さと同じか、または、それ以上の高さであることが好ましい。ここでいう高さは、配線基板３の主面からパッケージ２の実装面および複数のリード４ＡＬの実装面までの距離のことである。
これは、パッケージ２の実装面（上記ダイパッド４Ｐの実装面）の高さを、上記リード４ＡＬの実装面の高さよりも低くしてしまうと、ダイパッド４ＢＰの実装面と配線基板３のランドパターン３Ｌとは接合されるが、リード４ＡＬのアウターリード部の実装面と配線基板３のランドパターン３ＬＥとは接合されなくなってしまうからである。
本実施の形態では、上記パッケージ２の実装面（上記ダイパッド４ＢＰの実装面）の高さが、上記リード４ＡＬの実装面の高さよりも高くなっている。これにより、複数のリード４ＡＬのアウターリード部の実装面と配線基板３のランドパターン３ＬＥとを良好に接合でき、互いに良好に電気的に接続することができる。ただし、この場合は、ダイパッド４ＢＰの実装面と配線基板３のランドパターン３Ｌとを良好に接合するため、ダイパッド４ＢＰとランドパターン３Ｌとを接合する接着層１０ｂの厚さが、リード４ＡＬとランドパターン３ＬＥとを接合する接着層１０ｄの厚さよりも厚くなっている。
上記パッケージ２の実装面（上記ダイパッド４ＢＰの実装面）の高さと、上記リード４ＡＬの実装面の高さと同じにしても良い。この場合も上記と同様の効果を得ることができる。ただし、この場合は、ダイパッド４ＢＰとランドパターン３Ｌとを接合する接着層１０ｂの厚さと、リード４ＡＬとランドパターン３ＬＥとを接合する接着層１０ｄの厚さとを同じにする。
次に、本実施の形態の半導体装置１の回路構成例を説明する。図３は、本実施の形態の半導体装置１の回路図を示している。
ドライバＩＣチップ７は、レベル変換回路ＬＣＣと、上記ドライバ回路（増幅回路）ＤＲＣと、インピーダンス変換回路ＩＣＣと、通信回路ＣＣと、発振器ＯＳ１と、タイマＷＤＴ１と、電源回路ＰＳ１、静電保護回路ＥＰＣとを有している。
一方、マイコンＩＣチップ８は、中央演算処理装置（Central Processing Unit）ＣＰＵと、メモリＭと、汎用入出力ポートＧＰＩＯと、タイマＷＤＴ２と、割り込みコントローラ回路ＩＣＵと、アナログデジタル変換回路ＡＤと、シリアル入出力ポートＳＩＯと、発振器ＯＳ２と、電源回路ＰＳ２とを有している。
まず、上記ドライバＩＣチップ７の回路について説明する。
上記レベル変換回路ＬＣＣは、入力された高電圧入力を、例えば５Ｖ（あるいは３Ｖ）にレベル変換して出力する回路である。ヒステリシスコンパレータ回路ＣＭ１とバッファ回路ＢＦ１とを有している。レベル変換回路ＬＣＣは、外部スイッチのオンオフによって駆動する。最終的には、レベル変換された出力データは、５Ｖ（あるいは３Ｖ）系のマイコンＩＣチップ８の汎用入出力ポートＧＰＩＯに伝送される。
マイコンＩＣチップ８の電源系は、例えば５Ｖ系なのに対して、ドライバＩＣチップ７の電源系は、例えば６〜８０Ｖ（バッテリ電圧系）の入出力電圧を取り扱う。このため、マイコンＩＣチップ８に外部バッテリ電圧を入力しないように、ドライバＩＣチップ７にレベル変換回路ＬＣＣが形成されている。このマイコンＩＣチップ８用に変換されたレベルのハイ（Ｈ）／ロウ（Ｌ）をマイコンＩＣチップ８が識別することにより、マイコンＩＣチップ８は外部の状態を認識することができる。
上記ドライバ回路ＤＲＣは、マイコンＩＣチップ８からのドライバオンオフ信号を受けて外部の負荷ＬＤをオンオフする回路である。ドライバ回路ＤＲＣは、パワーＭＯＳＦＥＴＱｐとバッファ回路ＢＦ２とを有している。
このドライバ回路ＤＲＣは、高い電圧を取り扱うのに加え、大電流（５０ｍＡ〜１０Ａ程度）も扱う。大電流が必要な理由は、入力容量の大きな電子デバイス（外部装置）を駆動するためやアクチュエータを駆動するため等が挙げられる。なお、ドライバ回路ＤＲＣの動作（オンオフ）は、マイコンＩＣチップ８により制御される。
上記インピーダンス変換回路ＩＣＣは、センサからの検出信号をインピーダンス変換（ボルテージフォロア）する回路である。インピーダンス変換された出力データは、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの入力ポートへ伝送される。
センサ等の出力をマイコンＩＣチップ８に直接入力すると、センサの出力インピーダンスによってはレベルが低下してしまう場合があるので、それを補うため、ドライバＩＣチップ７でインピーダンス変換した信号をマイコンＩＣチップ８に入力するようになっている。
上記通信回路ＣＣは、高電圧系の共通バスラインと、５Ｖ系のマイコンＩＣチップ８との通信インターフェイス回路である。レベル変換回路ＬＣＣと同様のレベル変換回路と、バスラインを駆動するドライバ回路とを有している。
上記発振器ＯＳ１は、ドライバＩＣチップ７の内部回路にクロック信号を供給する回路である。
また、上記電源回路ＰＳ１は、ドライバＩＣチップ７およびマイコンＩＣチップ８の内部回路用の５Ｖ電源を生成する回路である。ドライバＩＣチップ７では、バッテリ電源からマイコンＩＣチップ８用の安定した電源を生成するようになっている。
また、上記タイマＷＤＴ１は、設定されたクロック信号に基づいて、システムに一定の時間情報を知らせるカウンタ回路である。
次に、上記マイコンＩＣチップ８の回路について説明する。
上記中央演算処理装置ＣＰＵは、メモリＭに記憶された命令（データ）に基づいて、各種の周辺回路の動作を制御する制御回路である。上記メモリＭは、各種のデータを記憶する記憶回路であり、ＲＯＭ（Read Only Memory）と、ＲＡＭ（Random Access Memory）と、その各々の周辺回路（センスアンプ回路やデコーダ回路等）を有している。
上記汎用入出力ポートＧＰＩＯは、設定に従い、外部にデータ出力したり、外部からのデータを受け取ったりする回路である。
上記タイマＷＤＴ２は、設定されたクロック信号に基づいて、カウンタをアップカウント／ダウンカウントし、汎用入出力ポートＧＰＩＯの信号波形を変化させたり、割り込みを生じさせたりする回路である。
上記割り込みコントローラ回路ＩＣＵは、各種の周辺回路からの割り込み信号を受け付け、中央演算処理装置ＣＰＵに割り込みを生じさせる回路である。
上記アナログデジタル変換回路ＡＤは、アナログ入力データをデジタル値に変換する回路である。マイコンＩＣチップ８のパッドＭＰと、上記複数のリード４ＡＬとを電気的に接続する配線には、図示しないが、静電保護回路が電気的に接続されている。この静電保護回路は、２つのダイオードＤ１、Ｄ２を有している。ダイオードＤ１は、上記配線と高電位側の電源との間に逆方向に接続された状態で電気的に接続されている。ダイオードＤ２は、上記配線と低電位（接地電位）側の電源との間に逆方向接続された状態で電気的に接続されている。
本実施の形態では、上記したように、パッドＭＰと複数のリード４ＡＬとを電気的に接続する配線に静電保護回路を接続しているが、出来るだけ配線上には配置したくないものである。この理由は、静電保護回路を電流が経由する分、本来、回路を動作させるために必要な電流値よりも高い電流値が必要となるためである。しかしながら、アナログデジタル変換回路ＡＤは、マイコンＩＣチップ８における他の回路よりも動作電圧が低いため、アナログデジタル変換回路ＡＤは他の回路に比べノイズの影響により誤判定となり易いとともに、静電気等による耐圧も小さい。このため、静電保護回路は必要であるが、上記のような理由を考慮して電流経由が小さくなるように小さいものを使用している。
したがって、上記したように、マイコンＩＣチップ８のパッドＭＰと対応するリード４ＡＬ（第１リード）とを電気的に接続する配線にも静電保護回路は接続されているが、例えば、より厳しい静電破壊試験を行ったときに、このマイコンＩＣチップ８の静電保護回路だけでは、静電気等による過電圧またはノイズに耐えられない可能性がある。
そこで、本実施の形態では、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤをより確実に保護するために、図３に示すように、ドライバＩＣチップ７にも静電保護回路ＥＰＣを形成し、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤのパッドＭＰと、上記複数のリード４ＡＬのうちの所望のリード４ＡＬ（第１リード）とを電気的に接続する配線に接続している。このとき、ドライバＩＣチップ７の静電保護回路ＥＰＣの耐圧は、マイコンＩＣチップ８の静電保護回路の耐圧よりも強い（面積も大きい）ものを使用している。これにより、マイコンＩＣチップ８に静電気等による過電圧またはノイズが到達する前に、静電気等による過電圧またはノイズを遮断、又は弱めることができる。
上記シリアル入出力ポートＳＩＯは、設定されたパラレル信号を、所定のクロック信号に基づいて、汎用入出力ポートＧＰＩＯから１ビットずつ出力させたり、逆に、受け取ったりする回路である。
上記発振器ＯＳ２は、マイコンＩＣチップ８の内部回路にクロック信号を供給する回路である。また、上記電源回路ＰＳ２は、マイコンＩＣチップ８の内部回路用の３．３Ｖ電源や１．８Ｖ電源を、マイコンＩＣチップ８に入力された５Ｖ電源から生成する降圧回路である。
次に、マイコンＩＣチップ８に多く内蔵されるアナログデジタル変換回路ＡＤの一例を図４に示す。
図４のアナログデジタル変換回路ＡＤは、例えば逐次比較型のアナログデジタルコンバータであり、デジタルアナログ変換回路ＤＡＣと、逐次比較レジスタＳＡＲと、結果格納レジスタＡＤＲと、サンプルアンドホールド回路Ｓ＆Ｈと、コンパレータＣＭ２とを有している。
アナログデジタル変換回路ＡＤのデジタルアナログ変換回路ＤＡＣ用のリファレンス入力電圧Ｖｒｅｆが入力される端子Ｔ１は、デジタルアナログ変換回路ＤＡＣの入力に電気的に接続されている。デジタルアナログ変換回路ＤＡＣの出力は、コンパレータＣＭ２の一方の入力に電気的に接続されている。
一方、アナログデジタル変換を行うアナログ電圧Ｖｉｎが入力される端子Ｔ２は、サンプルアンドホールド回路Ｓ＆Ｈの入力に電気的に接続されている。サンプルアンドホールド回路Ｓ＆Ｈの出力は、コンパレータＣＭ２の他方の入力に電気的に接続されている。
コンパレータＣＭ２の出力は、逐次比較レジスタＳＡＲの入力に電気的に接続されている。逐次比較レジスタＳＡＲの出力は、デジタルアナログ変換回路ＤＡＣおよび結果格納レジスタＡＤＲに電気的に接続されている。
次に、図４を用いて逐次比較型のアナログデジタルコンバータの動作を説明する。
アナログデジタル変換を行うアナログ電圧ＶｉｎをコンパレータＣＭ２に入力する。サンプルアンドホールド回路Ｓ＆Ｈにサンプル＆ホールド機能が有りの場合は、サンプルしたアナログ電圧がコンパレータＣＭ２に入力され、サンプルアンドホールド回路Ｓ＆Ｈにサンプル＆ホールド機能が無しの場合は、アナログ電圧ＶｉｎがコンパレータＣＭ２に入力される。
逐次比較レジスタＳＡＲは、アナログデジタル変換回路ＡＤのビット精度の幅の桁を持つが、Ｎビットの逐次比較型のアナログデジタルコンバータの場合、最初は２（Ｎ−２）というレジスタ値が設定される。
デジタルアナログ変換回路ＤＡＣは、逐次比較レジスタＳＡＲの値に応じたアナログ電圧をコンパレータＣＭ２に入力する。
逐次比較レジスタＳＡＲの次の桁設定を決定するにあたり、コンパレータＣＭ２がハイ（Ｈ）レベルを出力した場合、前回の逐次比較レジスタＳＡＲのレジスタ値＋２（Ｎ−２）というレジスト値になる。一方、コンパレータＣＭ２がロウ（Ｌ）レベルを出力した場合、前回の逐次比較レジスタＳＡＲのレジスタ値−２（Ｎ−２）というレジスト値になる。
レジスタ値の２（Ｎ−Ｋ）の式で、Ｋの部分は繰り返すたびに１つずつ増加する。Ｎ＝Ｋで完了する。以降、逐次比較レジスタＳＡＲのレジスタ値の最終桁が設定されるまで、３〜４回繰り返される。最終桁が決定すれば、結果格納レジスタＡＤＲに結果が格納され、アナログデジタル変換は完了する。
このようなアナログデジタル変換回路ＡＤのうち、デジタルで制御されているのは、逐次比較レジスタＳＡＲおよび結果格納レジスタＡＤＲである。これらの回路は、扱う信号がハイ／ロウレベルであり、かつ、回路が比較的低インピーダンスで駆動されるため、ノイズによる影響が少ない。また、上記ドライバＩＣチップ７のドライバ回路ＤＲＣで発生する熱に対しても強く特性変動も小さい。
これに対して、デジタルアナログ変換回路ＤＡＣ、サンプルアンドホールド回路Ｓ＆ＨおよびコンパレータＣＭ２のようなアナログ回路は、熱およびノイズの影響を受けた場合、アナログデジタル変換結果に影響を及ぼす可能性がある。また、リファレンス入力電圧Ｖｒｅｆおよびアナログ電圧Ｖｉｎといったアナログ電圧入力用の端子Ｔ１，Ｔ２も、上記ドライバＩＣチップ７のドライバ回路ＤＲＣのノイズの影響を受けた場合、入力されるアナログ電圧が変化し、アナログデジタル変換結果に影響を及ぼす可能性がある。
例えば下記の誤判定が挙げられる。
デジタルアナログ変換回路ＤＡＣの抵抗もしくは容量がドライバ回路ＤＲＣの発熱により局所的に特性が変化した場合、デジタルアナログ変換回路ＤＡＣの所望の出力値が得られない。このため、コンパレータＣＭ２のハイ／ロウ出力が反転し、逐次比較レジスタＳＡＲの誤設定が生じ、アナログデジタル変換結果に誤差が生じる。
サンプルアンドホールド回路Ｓ＆Ｈにおいては、サンプルされた電圧が、ドライバ回路ＤＲＣの容量結合ノイズによって影響を受けた場合、ノイズを逃がし難いため、サンプルされた電圧が変動する場合がある。すると、コンパレータＣＭ２のハイ／ロウ出力が反転し、逐次比較レジスタＳＡＲの誤設定が生じ、アナログデジタル変換結果に誤差が生じる。
そこで、本実施の形態においては、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの直下に、ドライバＩＣチップ７のドライバ回路ＤＲＣが配置されないようにされている。特に、アナログデジタル変換回路ＡＤにおいて、デジタルアナログ変換回路ＤＡＣやサンプルアンドホールド回路Ｓ＆Ｈ等、逐次比較レジスタＳＡＲおよび結果格納レジスタＡＤＲを除いた回路ブロック、それに係わる配線および端子の直下には、ドライバＩＣチップ７のドライバ回路ＤＲＣが配置されないようにされている。
図５および図６は、ドライバＩＣチップ７のドライバ回路ＤＲＣと、マイコンＩＣチップ８の回路ブロックとの平面配置の一例を示す平面図である。
ドライバＩＣチップ７の主面にはドライバ回路ＤＲＣ以外の他の回路も配置されているが、図５および図６のドライバＩＣチップ７には、図面を見易くするため他の回路は省略し、ドライバ回路ＤＲＣのみを示している。ドライバ回路ＤＲＣは、ドライバＩＣチップ７の主面中央よりも主面外周縁に近い位置に配置されている。これにより、ドライバ回路ＤＲＣと上記パッドＤＰとの距離を短くすることができ、ドライバ回路ＤＲＣと上記パッドＤＰとの間のオン抵抗を低減できるので、半導体装置１の駆動能力を向上させることができる。
マイコンＩＣチップ８のＲＡＭＭ１およびＲＯＭＭ２は、上記メモリＭを構成する回路ブロックである。このＲＡＭＭ１およびＲＯＭＭ２の領域内には、それぞれの周辺回路（例えばセンスアンプ回路やデコーダ回路）も配置されているものとする。
ドライバＩＣチップ７とマイコンＩＣチップ８とを積み重ねるスタック型実装方式のＳｉＰの場合、下段のドライバＩＣチップ７の熱やノイズが、上段のマイコンＩＣチップ８のアナログ回路ブロック（配線や端子も含む）に影響を及ぼす懸念がある。これは、以下の理由からである。ドライバＩＣチップ７のドライバ回路ＤＲＣが扱う電流は、数百ｍＡ〜数Ａであり、また扱う電圧も０〜４０Ｖ（８０Ｖ）程度まで振れるので、寄生インダクタンスによる誘導起電力や寄生容量による容量結合ノイズが存在するからである。また、ドライバＩＣチップ７のドライバ回路ＤＲＣは、発熱量がマイコンＩＣチップ８に比べて大きいからである。また、例えばアナログデジタル変換回路ＡＤ、デジタルアナログ変換回路ＤＡＣ、ＲＡＭＭ１やＲＯＭＭ２等のセンスアンプ回路および電源回路ＰＳ２のようなアナログ回路ブロックは特に熱やノイズに弱いからである。
上記プレーン型実装方式のＳｉＰの場合、アナログ回路ブロック（配線や端子も含む）とドライバ回路ＤＲＣとの距離を離したり、低インピーダンス部材でシールドしたりすることで対策可能であるが、スタック型実装方式のＳｉＰの場合、そのような対策は不可能である。
そこで、本実施の形態では、図５および図６に示すように、マイコンＩＣチップ８は、そのアナログ回路ブロック（例えばアナログデジタル変換回路ＡＤ、デジタルアナログ変換回路ＤＡＣ、ＲＡＭＭ１やＲＯＭＭ２等のセンスアンプ回路および電源回路ＰＳ２の１または２以上の回路）が、ドライバＩＣチップ７のドライバ回路ＤＲＣに対して平面的に重ならない（距離が離れる）ように、ドライバＩＣチップ７上に搭載されている。
特に、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの動作電圧は、動作電圧をビット数で割った値となり他の回路よりも取り扱う電圧値が低く熱やノイズに弱いので、ドライバＩＣチップ７のドライバ回路ＤＲＣから離すことが望ましい。
また、ダイボンディングのし易さの観点から、マイコンＩＣチップ８の主面中心と、ドライバＩＣチップ７の主面中心とを一致させた状態で各々の半導体チップを積み重ねても良い。ただし、上記のように、マイコンＩＣチップ８の上記アナログ回路ブロックが、ドライバＩＣチップ７のドライバ回路ＤＲＣに対して平面的に重ならないようにするために、マイコンＩＣチップ８の主面中心と、ドライバＩＣチップ７の主面中心とをずらした状態で各々の半導体チップを積み重ねても良い。
このように、マイコンＩＣチップ８の上記アナログ回路ブロックが、ドライバＩＣチップ７のドライバ回路ＤＲＣに平面的に重ならないようにされていることにより、動作時において、マイコンＩＣチップ８の上記アナログ回路ブロックが、下段のドライバＩＣチップ７のドライバ回路ＤＲＣから受ける熱やノイズの影響を低減できるので、ドライバＩＣチップ７上にマイコンＩＣチップ８を積み重ねたスタック型実装方式のＳｉＰ（半導体装置１）の動作安定性を向上させることができる。
このため、半導体装置１の動作上の不具合を生じさせることなく、ドライバＩＣチップ７とマイコンＩＣチップ８とを積み重ねることができる。したがって、上記のように半導体装置１を小型化することができる。また、ワイヤＷＬのレイアウト上の自由度を向上させることができるので、半導体装置１の回路設計を容易にすることができ、また、半導体装置１の歩留まりおよび信頼性を向上させることができる。
次に、ドライバＩＣチップ７およびマイコンＩＣチップ８の外部配線（パッドＤＰ，ＭＰ、ワイヤＷＬおよびリード４ＡＬ）の配置について説明する。
マイコンＩＣチップ８の外部配線の配置は、製品により異なるので一概には言えないが、多くの外部配線がロジック系であり、デジタルのロウレベルおよびハイレベルを扱う。したがって、マイコンＩＣチップ８のロジック系の外部配線の隣に、ドライバＩＣチップ７のドライバ回路ＤＲＣの出力用の外部配線を配置したとしても問題となる可能性は少ない。
しかし、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤやデジタルアナログ変換回路ＤＡＣを持つマイコンＩＣチップ８の場合は、アナログデジタル変換回路ＡＤやデジタルアナログ変換回路ＤＡＣの信号を取り扱う外部配線に隣接する他の外部配線の出力電圧および出力電流に注意すべきである。
これは、アナログデジタル変換回路ＡＤやデジタルアナログ変換回路ＤＡＣ関係の外部配線に隣接する他の外部配線に、非常に大きな振幅、かつ、高スルーレートの電圧変化があると、アナログデジタル変換回路ＡＤではデジタル変換後の誤差が生じ、デジタルアナログ変換回路ＤＡＣでは出力アナログレベルの変動が生じる可能性を有しているからである。したがって、アナログデジタル変換回路ＡＤやデジタルアナログ変換回路ＤＡＣ関係の外部配線の隣に、ドライバＩＣチップ７のドライバ回路ＤＲＣの出力用の外部配線を配置するのは避けるべきである。
図７は、本発明者が検討した半導体装置の要部拡大平面図である。なお、図７では図面を見易くするため上記パッケージ２を省略している。
マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの入力用のパッドＭＰ１（ＭＰ）は、ワイヤＷＬ１（ＷＬ）を通じて、ドライバＩＣチップ７のダミー用のパッドＤＰ１（ＤＰ）に電気的に接続されている。このダミー用のパッドＤＰ１は、ワイヤＷＬ２（ＷＬ）を通じて、アナログデジタル変換回路ＡＤの入力用のリード（第１リード）４ＡＬ１（４ＡＬ）に電気的に接続されている。
一方、ドライバＩＣチップ７のドライバ回路ＤＲＣの出力用のパッドＤＰ２（ＤＰ）は、ワイヤＷＬ３（ＷＬ）を通じて、ドライバ回路ＤＲＣの出力用のリード（第２リード）４ＡＬ２（４ＡＬ）に電気的に接続されている。
ここでは、アナログデジタル変換回路ＡＤの入力用のパッドＭＰ１と、ドライバ回路ＤＲＣの出力用のパッドＤＰ２とは、それぞれの半導体チップの同一向きの辺の近傍に配置されている。そして、ドライバ回路ＤＲＣの出力用のパッドＤＰ２が、上記アナログデジタル変換回路ＡＤの入力が電気的に接続されるダミー用のパッドＤＰ１の隣に配置されている。また、ドライバ回路ＤＲＣの出力用のリード４ＡＬ２が、上記アナログデジタル変換回路ＡＤの入力用のリード４ＡＬ１の隣に配置されている。また、ドライバ回路ＤＲＣの出力用のワイヤＷＬ３が、アナログデジタル変換回路ＡＤの入力用のワイヤＷＬ２の隣に配置されている。
このように、図７の例では、アナログデジタル変換回路ＡＤの入力用のパッドＤＰ１、ワイヤＷＬ２およびリード４ＡＬ１が、それぞれドライバ回路ＤＲＣのパッドＤＰ２、ワイヤＷＬ３およびリード４ＡＬ２に隣接しているので、アナログデジタル変換時において、アナログデジタル変換回路ＡＤの動作がドライバ回路ＤＲＣからのノイズの影響を受けると考えられる。
次に、図８は、本実施の形態の半導体装置１の要部拡大平面図である。図８では、図面を見易くするため上記パッケージ２を省略している。
マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの入力に関係するパッドＭＰ１，ＤＰ１、ワイヤＷＬ１，ＷＬ２およびリード４ＡＬ１については図７と同じである。
異なるのは、ドライバＩＣチップ７のドライバ回路ＤＲＣの出力用のパッドＤＰ２、ワイヤＷＬ３およびリード４ＡＬ２が、アナログデジタル変換回路ＡＤの入力用のパッドＤＰ１、ワイヤＷＬ１，ＷＬ２およびリード４ＡＬ１から離れていることである。
特に、アナログデジタル変換回路ＡＤの入力用のパッドＭＰ１と、ドライバ回路ＤＲＣの出力用のパッドＤＰ２とは、それぞれの半導体チップの互いに９０度反転した異なる向きの辺の近傍側に配置されている。このため、アナログデジタル変換回路ＡＤの入力用のリード４ＡＬ１およびワイヤＷＬ２は、その延在方向がドライバ回路ＤＲＣの出力用のリード４ＡＬ２およびワイヤＷＬ３の延在方向に対して交差するように配置されている。
このような配置にすることにより、アナログデジタル変換時において、ドライバ回路ＤＲＣからアナログデジタル変換回路ＡＤへのノイズの影響を低減することができる。したがって、半導体装置１の動作安定性を向上させることができる。このため、半導体装置１の動作上の不具合を生じさせることなく、ドライバＩＣチップ７とマイコンＩＣチップ８とを積み重ねることができる。
また、本実施の形態では、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの入力用のリード４ＡＬ１と、ドライバＩＣチップ７のドライバ回路ＤＲＣの出力用のリード４ＡＬ２との間に、起動後に安定電位が供給されるリード（第３リード）４ＡＬ３（４ＡＬ）が配置されている。
このリード４ＡＬ３は、例えばリセット信号用、チップセレクト信号用、高電位側の電源用または低電位（接地電位：例えば０Ｖ）側の電源用のリードであり、マイコンＩＣチップ８のアナログデジタル変換回路ＡＤの入力用のリード４ＡＬ１を挟み込むように配置されている。
このリード４ＡＬ３は、ワイヤＷＬ４を通じてパッドＤＰ３に電気的に接続されている。このパッドＤＰ３は、アナログデジタル変換回路ＡＤの入力用のパッドＤＰ１を挟み込むように隣接して配置されている。また、ワイヤＷＬ４は、アナログデジタル変換回路ＡＤの入力用のワイヤＷＬ２を挟み込むように隣接して配置されている。
このような配置をすることにより、アナログデジタル変換回路ＡＤの入力用のリード４ＡＬ１およびワイヤＷＬ２等の周囲での電位変動を低減できるので、アナログデジタル変換時において外部からアナログデジタル変換回路ＡＤへのノイズの影響をさらに低減することができる。したがって、半導体装置１の動作安定性を向上させることができる。このため、半導体装置１の動作上の不具合を生じさせることなく、ドライバＩＣチップ７とマイコンＩＣチップ８とを積み重ねることができる。なお、この構成は、アナログデジタル変換回路ＡＤの入力用のパッドＭＰ１と、ドライバ回路ＤＲＣの出力用のパッドＤＰ２とを、それぞれの半導体チップの同じ向きの辺（図７参照）に配置した場合でも有効である。
次に、本実施の形態の半導体装置１の製造方法を説明する。
まず、図９〜図１４に示すような多連のリードフレーム４を準備する。図９はリードフレーム４の単位領域の拡大平面図、図１０は図９のリードフレーム４のＸ２−Ｘ２線の断面図、図１１はリード構成体４Ａの単位領域の拡大平面図、図１２は図１１のリード構成体４ＡのＸ２−Ｘ２線の断面図、図１３はヒートシンク構成体４Ｂの単位領域の拡大平面図、図１４は図１３のヒートシンク構成体４ＢのＸ２−Ｘ２線の断面図を示している。
多連のリードフレーム４の単位領域は、１個の半導体装置１を製造するのに必要な構成部を有する領域である。図９〜図１４では、多連のリードフレーム４の単位領域のみを示しているが、実際には、その単位領域が図９の左右方向に沿って繰り返し一体的に並んで配置されている。
この多連のリードフレーム４は、リード構成体４Ａと、ヒートシンク構成体４Ｂとを有している。リード構成体４Ａとヒートシンク構成体４Ｂとは連結部４Ｃにおいて、かしめ接合によって結合されている。
リード構成体４Ａおよびヒートシンク構成体４Ｂは、例えば銅系材料（銅または銅合金）により形成された薄い金属板に対して打ち抜きプレス加工またはエッチング加工等を施すことにより形成されている。なお、リード構成体４Ａの表面には、上記ワイヤＷＬを適正に実施するための被膜が、例えば銀等を用いたメッキ処理により形成されている。
リード構成体４Ａは、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。このリード構成体４Ａには、既に、上記複数のリード４ＡＬ（インナーリード部およびアウターリード部）が一体的に形成されている。各リード４ＡＬは、単位領域の中央から外方に向かって放射状に延び、フレーム外枠４ＡＦ１〜４ＡＦ４に一体的に接続されている。互いに隣接するリード４ＡＬ同士は、その各々の長手方向の途中の位置においてリード４ＡＬの幅方向に延びるダムバー４ＡＢによって連結されている。
フレーム外枠４ＡＦ１，４ＡＦ２には、パイロット孔ＰＨが穿孔されている。また、フレーム外枠４ＡＦ１，４ＡＦ３との交差部には、パッケージ金型のサブランナが配置される開口部ＳＨが形成されている。また、フレーム外枠４ＡＦ３，４ＡＦ４には、４つの孔ＣＨが形成されている。
一方、ヒートシンク構成体４Ｂは、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。ヒートシンク構成体４Ｂの厚さは、リード構成体４Ａよりも厚い。
このヒートシンク構成体４Ｂには、既に、上記ダイパッド４ＢＰが一体的に形成されている。ダイパッド４ＢＰの平面サイズは、上記ドライバＩＣチップ７の平面サイズよりも大きく、パッケージ２の平面サイズよりも小さい。このダイパッド４ＢＰの主面において、ドライバＩＣチップ７を実装する部分には、半導体チップのボンディングを適正に実施するための被膜が、例えば銀等を用いたメッキ処理により形成されている。
このダイパッド４ＢＰは、その四隅から外方に延びる吊り部４ＢＴを通じて外枠４ＢＦ１，４ＢＦ２に一体的に接続され支持されている。この外枠４ＢＦ１，４ＢＦ２の主面には、上記４つの凸部ＣＰが上記４つの孔ＣＨに対応（一致）する平面位置に形成されている。上記連結部４Ｃは、ヒートシンク構成体４Ｂの凸部ＣＰを、リード構成体４Ａの孔ＣＨに嵌め合わせた状態で、凸部ＣＰの頭部を、かしめることで形成されている。
また、ダイパッド４ＢＰが、その厚さ方向に向かってリード構成体４Ａ（複数のリード４ＡＬ）の裏面から遠ざかるように吊り部４ＢＴの一部が折り曲げられている。これにより、リード構成体４Ａとヒートシンク構成体４Ｂとを連結部４Ｃで接合した場合、平面で見ると複数のリード４ＡＬの内側先端（インナーリード部）の一部がダイパッド４ＢＰに重なっているが、側面側から見ると複数のリード４ＡＬと、ダイパッド４ＢＰとの間に隙間が形成されるようになっている。
続いて、図１５および図１６に示すように、上記多連のリードフレーム４の各単位領域のダイパッド４ＢＰの主面上に、上記ドライバＩＣチップ７を搭載した後、そのドライバＩＣチップ７の主面上に、上記マイコンＩＣチップ８を搭載する（ダイボンディング工程）。図１５は図９に続くリードフレーム４の単位領域の拡大平面図、図１６は図１５のリードフレーム４のＸ２−Ｘ２線の断面図である。
上記のように、ドライバＩＣチップ７の裏面は、例えば鉛-錫半田を介してダイパッド４ＢＰの主面に接合されている。これにより、上記のようにドライバＩＣチップ７で発生した熱の放熱性を向上させることができる上、半田は柔軟性に富むため、ドライバＩＣチップ７とダイパッド４ＢＰとの間で作用する機械的応力を吸収することができる。
また、上記のように、マイコンＩＣチップ８の裏面は、例えば絶縁性のペースト材またはフィルム（シート）を介してドライバＩＣチップ７の主面に接合されている。これにより、ドライバＩＣチップ７で発生した熱がマイコンＩＣチップ８に伝わり難くすることができるので、半導体装置１の動作安定性を向上させることができる上、マイコンＩＣチップ８の傾き制御も可能となっている。
その後、図１７および図１８に示すように、ドライバＩＣチップ７のパッドＤＰと複数のリード４ＡＬとをワイヤＷＬにより電気的に接続し、マイコンＩＣチップ８のパッドＭＰと、複数のリード４ＡＬとをワイヤＷＬにより電気的に接続し、また、ドライバＩＣチップ７のパッドＤＰとマイコンＩＣチップ８のパッドＭＰとをワイヤＷＬにより電気的に接続する。図１７は図１５に続くリードフレーム４の単位領域の拡大平面図、図１８は図１７のリードフレーム４のＸ２−Ｘ２線の断面図である。
次いで、図１９および図２０に示すように、トランスファーモールド法によりパッケージ２を成形する。図１９は図１７に続くリードフレーム４の単位領域の拡大平面図、図２０は図１９のリードフレーム４のＸ２−Ｘ２線の断面図である。パッケージ２は、例えばエポキシ樹脂のような熱硬化性樹脂により形成されている。このモールド工程では、リードフレーム４の複数の単位領域のパッケージ２を一括して成形する。
その後、多連のリードフレーム４の一部を切断することにより、そのリードフレーム４から個々のパッケージ２を取り出した後、パッケージ２の四側面から突出する複数のリード４ＡＬ（アウターリード部）をガルウィング状に成形して半導体装置１を製造する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である車載用のパワーＳｉＰに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば携帯電話、デジタルビデオカメラまたはデジタルカメラ用のＳｉＰにも適用できる。
本発明は、増幅回路を有する半導体チップと、その増幅回路の動作を制御する制御回路を有する半導体チップとを積み重ねた状態で単一の封止体内に混載させる構成を有する半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の平面図である。 図１のＸ１−Ｘ１線に該当する部分の断面図である。 図１および図２の半導体装置の回路図である。 図１の半導体装置の第２半導体チップに多く内蔵されるアナログデジタル変換回路の一例の回路図である。 図１の半導体装置の第１半導体チップのドライバ回路と第２半導体チップの回路ブロックとの平面配置例を示す平面図である。 図１の半導体装置の第１半導体チップのドライバ回路と第２半導体チップの回路ブロックとの平面配置例を示す平面図である。 本発明者が検討した半導体装置の要部拡大平面図である。 図１の半導体装置の要部拡大平面図である。 リードフレームの単位領域の拡大平面図である。 図９のリードフレームのＸ２−Ｘ２線の断面図である。 図９のリードフレームのリード構成体の単位領域の拡大平面図である。 図１１のリード構成体のＸ２−Ｘ２線の断面図である。 図９のリードフレームのヒートシンク構成体の単位領域の拡大平面図である。 図１３のヒートシンク構成体のＸ２−Ｘ２線の断面図である。 図９に続くリードフレームの単位領域の拡大平面図である。 図１５のリードフレームのＸ２−Ｘ２線の断面図である。 図１５に続くリードフレームの単位領域の拡大平面図である。 図１７のリードフレームのＸ２−Ｘ２線の断面図である。 図１７に続くリードフレームの単位領域の拡大平面図である。 図１９のリードフレームのＸ２−Ｘ２線の断面図である。 本発明者が検討した半導体装置の平面図である。 本発明者が検討した半導体装置の平面図である。 図２２のＸＡ−ＸＡ線の断面図である。
符号の説明
１ 半導体装置
２ パッケージ（封止体）
３ 配線基板
３Ｌ ランドパターン
３ＬＥ ランドパターン
４ リードフレーム
４Ａ リード構成体
４ＡＬ リード
４ＡＬ１ リード（第１リード）
４ＡＬ２ リード（第２リード）
４ＡＬ３ リード（第３リード）
４ＡＦ１〜４ＡＦ４ フレーム外枠
４ＡＢ ダムバー
４Ｂ ヒートシンク構成体
４ＢＰ ダイパッド（チップ搭載部）
４ＢＰ１，４ＢＰ２ 窪み
４ＢＰ３ 突出部
４ＢＴ 吊り部
４ＢＦ１，４ＢＦ２ 外枠
４Ｃ 連結部
７ ドライバＩＣチップ（第１半導体チップ）
８ マイコンＩＣチップ（第２半導体チップ）
５０ ダイパッド
５０Ｓ スリット
５１ マイコンＩＣチップ
５２ ドライバＩＣチップ
５３ リード
５４ ボンディングワイヤ
ＤＰ ボンディングパッド（外部端子）
ＤＰ１ ボンディングパッド（外部端子）
ＤＰ２ ボンディングパッド（外部端子）
ＭＰ，ＭＰ１ ボンディングパッド（外部端子）
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３ ボンディングワイヤ
ＬＣＣ レベル変換回路
ＤＲＣ ドライバ回路（増幅回路）
ＩＣＣ インピーダンス変換回路
ＣＣ 通信回路
ＯＳ１，ＯＳ２ 発振器
ＷＤＴ１ タイマ
ＰＳ１，ＰＳ２ 電源回路
ＥＰＣ 静電保護回路
Ｄ１，Ｄ２ ダイオード
ＣＰＵ 中央演算処理装置
Ｍ メモリ
Ｍ１ ＲＡＭ
Ｍ２ ＲＯＭ
ＧＰＩＯ 汎用入出力ポート
ＷＤＴ２ タイマ
ＩＣＵ 割り込みコントローラ回路
ＡＤ アナログデジタル変換回路
ＤＡＣ デジタルアナログ変換回路
ＳＩＯ シリアル入出力ポート
Ｑｐ パワーＭＯＳＦＥＴ
ＣＭ１ ヒステリシスコンパレータ回路
ＣＭ２ コンパレータ
ＢＦ１，ＢＦ２ バッファ回路
Ｖｉｎ アナログ電圧
Ｖｒｅｆ リファレンス入力電圧
ＳＡＲ 逐次比較レジスタ
ＡＤＲ 結果格納レジスタ
Ｓ＆Ｈ サンプルアンドホールド回路
Ｔ１，Ｔ２ 端子
ＰＨ パイロット孔
ＳＨ 開口部
ＣＨ 孔
ＣＰ 凸部

Claims (14)

  1. チップ搭載部と、
    前記チップ搭載部上に搭載された、第１主面を有する第１半導体チップと、
    前記第１半導体チップの前記第１主面上に搭載された第２主面を有する第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとに電気的に接続された複数のリードと、
    前記第１半導体チップ、前記第２半導体チップ、及び前記複数のリードのそれぞれの一部を封止する封止体と、を有し、
    前記第１半導体チップの前記第１主面には、ドライバ回路と複数のパッドが形成されており、
    前記第２半導体チップの前記第２主面には、複数の回路を有するアナログ回路ブロックが形成されており、
    前記アナログ回路ブロックの前記複数の回路は、アナログデジタル変換回路を含み、
    前記アナログデジタル変換回路の動作電圧は、前記第２半導体チップのその他の回路の動作電圧よりも低く、
    前記第１半導体チップの前記ドライバ回路は、前記第１半導体チップの前記第１主面の中心よりも外周縁に近い位置に配置されており、
    前記第２半導体チップは、前記第２半導体チップが前記第１半導体チップのドライバ回路と重なるように、かつ前記第２半導体チップの前記アナログデジタル変換回路が前記第１半導体チップの前記ドライバ回路と重ならないように、前記第１半導体チップの前記第１主面上に搭載されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２半導体チップは、その中心が前記第１半導体チップの中心からずらして搭載されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量よりも大きいことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１半導体チップは、第１部材を介して前記チップ搭載部上に搭載されており、
    前記第２半導体チップは、第２部材を介して前記第１半導体チップの前記第１主面上に搭載されており、
    前記第１部材の熱伝導率は、前記第２部材の熱伝導率よりも高いことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記アナログ回路ブロックの前記複数の回路は、前記ドライバ回路の動作を制御する制御回路、デジタルアナログ変換回路、センスアンプ回路、および電源回路をさらに有することを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記複数のリードのうち、前記第２半導体チップの前記アナログデジタル変換回路または前記デジタルアナログ変換回路の外部端子に電気的に接続される第１リードと、前記第１半導体チップの前記ドライバ回路の外部端子に電気的に接続される第２リードとの間に、リセット信号用の外部端子、チップセレクト信号用の外部端子、電源用の外部端子または接地用の外部端子のいずれかに電気的に接続された第３リードが配置されていることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２半導体チップの前記アナログデジタル変換回路または前記デジタルアナログ変換回路の外部端子と、前記第１半導体チップの前記ドライバ回路の外部端子とは、前記第１、第２半導体チップの互いに異なる向きの辺の側に配置されていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２半導体チップの前記アナログデジタル変換回路または前記デジタルアナログ変換回路の外部端子は、前記第１半導体チップの外部端子を介して前記複数のリードのうちの第１リードに電気的に接続されていることを特徴とする半導体装置。
  9. 請求項４に記載の半導体装置において、
    前記第１部材は半田であって、前記第２部材は絶縁ペーストもしくは絶縁フィルムであることを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記チップ搭載部の一部は、前記封止体により封止されており、前記チップ搭載部のその他の部分は前記封止体から露出していることを特徴とする半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記封止体の実装面の高さは、前記封止体から露出する前記複数のリードの実装面の高さと同じか、または、それ以上の高さであることを特徴とする半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記第２半導体チップは、前記第２主面にRAMとROMが形成されており、
    前記RAMとROMは前記第１半導体チップのドライバ回路と重なっていないことを特徴とする半導体装置。
  13. チップ搭載部と、
    前記チップ搭載部上に搭載された、第１主面を有する第１半導体チップと、
    前記第１半導体チップの前記第１主面上に搭載された第２主面を有する第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとに電気的に接続された複数のリードと、
    前記第１半導体チップ、前記第２半導体チップ、及び前記複数のリードのそれぞれの一部を封止する封止体と、を有し
    前記第１半導体チップの前記第１主面には、ドライバ回路と複数のパッドが形成されており、
    前記第２半導体チップの前記第２主面には、複数の回路を有するアナログ回路ブロックが形成されており、
    前記アナログ回路ブロックの前記複数の回路は、アナログデジタル変換回路を含み、
    前記アナログデジタル変換回路の動作電圧は、前記第２半導体チップのその他の回路の動作電圧よりも低く、
    前記第１半導体チップの前記ドライバ回路は、前記第１半導体チップの前記第１主面の中心よりも外周縁に近い位置に配置されており、
    前記第２半導体チップは、前記第２半導体チップが前記第１半導体チップのドライバ回路と重なるように、かつ平面視において、前記第２半導体チップの前記アナログデジタル変換回路と前記第１半導体チップのドライバ回路との距離が離れるように、前記第１半導体チップの前記第１主面上に搭載されていることを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記アナログデジタル変換回路と前記第１半導体チップのドライバ回路とが重なる面積は、前記アナログデジタル変換回路と前記第１半導体チップのドライバ回路とが重なっていない面積よりも小さいことを特徴とする半導体装置。
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