JP4947053B2 - 判定負帰還型波形等化器 - Google Patents
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Description
【技術分野】
【０００１】
本発明は波形等化器に関し、特に判定負帰還型波形等化器(ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ)に関する。
【背景技術】
【０００２】
近年、チップ間シリアルデータ通信等における高速信号伝送において、ＰＣＢ(Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ)における信号の減衰による波形間干渉(ＩＳＩ)が問題となっている。ＩＳＩは図１に示すように、1ビットで送った信号の波形が受信側でテールをひき後続のビットに干渉してしまう事象である。従来、ＩＳＩは送信回路での波形等化技術により干渉を抑制するのが主流であった。しかし、送信回路の波形等化では、大きな信号減衰に対応可能な高精度な波形等化制御が難しくなってきている。
【０００３】
送信回路の波形等化はその波形等化係数で制御され、その係数は受信回路の受信結果を利用して最適に設定される。したがって、受信結果を送信回路へ伝送しなければならず、受信側での送信機構が必要となってしまう。また、通信速度の増加に伴いデータ信号のもつ帯域が増加するので、ＩＳＩの影響を受ける後続ビット(ポストカーソル)の数が増加してしまう(定義は図１参照)。その結果、これらのカーソルのＩＳＩも制御しなければならず、送信回路が可能な波形制御量のみでは最適に波形等化できない。
【０００４】
これらの理由から、近年高速信号伝送においても、受信回路での波形等化の需要が高まり、判定帰還型等化器による波形等化が多く用いられている。判定帰還型等化器は、過去の信号からのＩＳＩを補正する制御量を、現在の受信信号Ｄ（ｎ）に重畳し波形等化する。たとえば、直前の信号Ｄ（ｎ−１）による第１ポストカーソルへのＩＳＩ量を制御してＤ（ｎ）から引き抜き、直前の信号Ｄ（ｎ−１）のＩＳＩによる影響を取り除いている。同時に２ビット前の信号Ｄ（ｎ−２）による第２ポストカーソルに対するＩＳＩ量をＤ（ｎ）から引き抜き、２ビット前の信号Ｄ（ｎ−２）のＩＳＩによる影響を取り除く。一般的に現在の受信信号Ｄ（ｎ）へのＩＳＩが最も多いのは直前のビットＤ（ｎ−１）である。つまり、各データの第1ポストカーソルを補正することが波形等化に非常に効果が高い。
【０００５】
図２に一般的なフルレートクロックを利用した判定帰還型等化器のブロック図を示す。送信回路１００から伝送路１０１を経て送信された信号を受信回路１０２’の増幅回路１が受信する。この増幅回路１は入力がトランジスタのゲート端子などの高インピーダンス入力であることを特徴とする。その増幅回路1の出力である被制御端子２の信号をＤフリップフロップＤＦＦ４-１が受信し、２値データ「１」「−１」を判定する。ここで指すＤフリップフロップＤＦＦとは一般的なＤＦＦに加え、サンプリングラッチ等のクロック同期でデータを判定、保持する信号検出回路であればよい。判定されたデータはクロックに同期してＤフリップフロップＤＦＦ４-２〜ＤＦＦ４-ｎへ逐次シフトされる。これらの各Ｄフリップフロップの出力ｈ１〜ｈｎは、被制御端子２を制御する各電流制御ブロック３-１〜３-ｎ（ＣＣＢ１〜ＣＣＢｎ）に入力され、被制御端子２の波形を等化する。たとえば、過去の判定データｈｎが「１」の場合はそのＩＳＩがポストカーソルに現れ、ｎビット後の現在の入力にＩＳＩが現れる。この過去のデータのＩＳＩをキャンセルし波形を等化しなければならない。したがって、ｈｎが「１」の場合、電流制御ブロック３-ｎの制御電流が被制御端子２に帰還され、ｎビット前の「１」データによるポストカーソルＩＳＩをキャンセルする。過去に受信したデータで同時に現在のデータへのＩＳＩをキャンセルして波形等化できる。このように、過去の判定データｈ１〜ｈｎが「１」か「−１」かに応じてＩＳＩの有無が決まるので、被制御端子２はビット毎にｈ１〜ｈｎによってアダプティブに制御される。
【０００６】
図２の判定帰還等化器では、ＤフリップフロップＤＦＦ４-1のデータ判定遅延時間(ＤＦＦ遅延時間等)、電流制御ブロックＣＣＢ1による被制御端子２の制御完了および、次のデータを受信する準備時間(セットアップ時間)の合計時間Δｔｄｆｅが、次のデータが到達するまでの時間ΔＴ(ビット周期、例えば、１００ｂｐｓの場合１００ｐ秒)よりも小さいことが動作条件である。しかし、ビット周期ΔＴが通信速度の増加により小さくなるため、Δｔｄｆｅに許容される時間が短くなる。したがって、直前のデータの負帰還時間がないため第1ポストカーソルのＩＳＩキャンセルが難しくなり波形が等化できなくなるという高速化への問題点が顕在化してきている。
【０００７】
この問題に対して、非特許文献1に投機型判定帰還等化(Ｌｏｏｐ Ｕｎｒｏｌｌｅｄ ＤＦＥ／ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥ)という等化器が記載されている。この文献では、上記問題点に対して以下の方法で対応している。
【０００８】
図３にこの投機型判定帰還等化器の例を示す。この方式でも、２ビットより前のデータが引き起こす現データへのＩＳＩは、図２の判定帰還等化器と同様に、過去の判定データによる電流制御によりキャンセルされる。したがって、ＤフリップフロップＤＦＦ４-２以降の構成は図２の等化器と同じ構成をとり、被制御端子２では第２ポストカーソル以降のＩＳＩはキャンセルされている。図２の等化器と異なる構成は、上記問題点である第１ポストカーソルへのＩＳＩをキャンセルする構成である。この方式では図２の等化器と異なり第１ポストカーソルへのＩＳＩをキャンセルするために判定データｈ１は帰還しない。図３の投機型判定帰還等化器では被制御端子２に２つの増幅回路５、増幅回路６が並列に接続されている。その出力である被制御端子７および被制御端子８は、それぞれ電流制御ブロックＣＣＢ１＋およびＣＣＢ１−により電流制御されている。このＣＣＢ１＋は1ビット前のデータが「１」を想定した電流で制御している。また、ＣＣＢ１−は１ビット前のデータが「−１」で想定した電流を制御している。これは、1ビット前の判定データを投機実行している。被制御端子７、８の信号はそれぞれＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−に入力され、投機実行によりデータが判定される。それらの出力はセレクタ回路ＳＥＬに入力され、１ビット前の判定データであるＤフリップフロップＤＦＦ４-２の出力ｈ２の確定値によって、投機実行された結果が選択される。以上が投機型判定帰還等化器の構成および動作原理である。これによって、現在のデータへの直前データｈ１の帰還パスがなくなるため、ｈ１の帰還時間の問題が解消される。
【非特許文献１】
M. Sorna, et al., “A 6.4 Gb/s CMOS SerDes core with feed-forward and decision-feedback equalization,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers San Francisco, CA, Feb. 2005, pp. 62-63.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、図３の投機型判定帰還等化器では次のような２つの問題がある。
【００１０】
第１に、投機実行するために、直前のデータが「１」と「−1」の両方のパターンを取得しておかねばならない。そのため、図３の増幅回路５および６に相当する回路、ＤフリップフロップＤＦＦ４-1、電流制御ブロックＣＣＢ1に相当する回路、セレクタ回路ＳＥＬが余分に必要となり、その分回路面積および消費電力が増加してしまう。
【００１１】
第２に、ｈ１の帰還が不要になったが、２ビット目の帰還時間が図２の判定帰還型波形等化器に対して大きくなる。図１のΔｔｄｆｅに相当する最小帰還時間は、ＤフリップフロップＤＦＦ４-２の遅延時間、電流制御ブロックＣＣＢ２の電流制御時間、増幅回路５(６)の遅延時間、ＤフリップフロップＤＦＦ４-１＋（ＤＦＦ４-１−）のセットアップ時間の合計となる。したがって、ビット周期ΔＴの時間分、帰還時間が緩和されるはずが、増幅回路５(６)の遅延時間分許容量が小さくなってしてしまう。また、この増幅回路５と増幅回路６の両方のゲート容量が被制御端子２の負荷になるため、負帰還の遅延が大きくなり通信速度の高速化が難しい。
【００１２】
本発明の目的は、上記問題点を解決し、直前ビットの受信判定データを利用することなく、第1ポストカーソルのＩＳＩを補正する判定負帰還型波形等化器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の判定帰還型波形等化器は、入力電位を受信する増幅回路と、フリップフロップを含み、増幅回路の出力を入力とするデュオバイナリ信号判定器と、増幅回路の出力電位を制御する１または複数の電流制御ブロックとを含み、データ入力端子に対して並列に接続された複数のデータ受信ブロックを有し、データ受信ブロックには位相が相異なるクロックが入力され、各データ受信ブロックのデュオバイナリ信号判定器で判定されたデータが他のデータ受信ブロックの電流制御ブロックに負帰還される。
【００１６】
本発明は、メインタップの制御および第２タップ以降の判定結果を利用した制御により、現在受信しているビットの入力波形を等化する際に、直前ビットの受信判定データを利用することなく、デュオバイナリ信号に波形等化することで、第1ポストカーソルへのＩＳＩを補正するデュオバイナリ信号へ波形等化する。
【００１７】
等化された被制御端子の波形は一般的には２値波形(ＮＲＺ；Ｎｏ Ｒｅｔｕｒｎ Ｚｅｒｏ波形)である。しかし、図４（１）に示すように、２値伝送における単一ビット応答は第１ポストカーソルへのＩＳＩの影響が大きいため、２値波形へ波形等化するための第１ポストカーソルの制御量は非常に大きい。したがって、第1ポストカーソルの影響を等化するためのビットの帰還が必須である。また、非特許文献1のように帰還はない場合でも直前のビットの判定データに対応した波形制御が必要である。これに対して本発明は、伝送路を伝送後の信号の波形をデュオバイナリ波形へ波形等化する際には、第１ポストカーソルの制御をほとんどする必要がないという特性に着目したものである。本発明ではこの特性に鑑み、図４(２)に示すように、デュオバイナリ波形へ判定帰還型等化を施す際に、第１ポストカーソルではなく第２ポストカーソル以降のＩＳＩのみを等化することでデュオバイナリ波形へ等化する。もしくは、メインカーソルの振幅自身および第２ポストカーソル以降のＩＳＩのみを等化することでデュオバイナリ波形へ等化する。その結果、直前クロックでのビットの判定データに対応した波形制御を必要としないので、従来問題であった直前クロックでの判定データを使わずに、それ以前のデータ(過去２ビット以前)を利用してデュオバイナリ信号へ十分等化できる。
【００１８】
本発明によれば、直前ビットの判定値を利用せずにデュオバイナリ信号へ波形等化することにより、余剰な回路を追加せずに第1ポストカーソルへのＩＳＩをキャンセルできるので、投機型判定帰還波形等化に対してもその回路面積および消費電力を増大させずに、通信速度の高速化が可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は波形間干渉（ＩＳＩ）の例と定義を示す図である。
【図２】図２は従来の判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図３】図３は従来の投機型判定帰還等化器(フルレートクロック受信)のブロック図である。
【図４】図４は判定負帰還型波形等化（ＤＦＥ）による２値波形とデュオバイナリの等化の説明図である。
【図５】図５は本発明のデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロックである。
【図６】図６は本発明の第１の実施の形態によるデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図７】図７は電流制御ブロックＣＣＢ３の回路例を示す図である。
【図８】図８はＣＣＢ部(電流制御部２からｎ)の回路例を示す図である。
【図９】図９は増幅回路部の回路例を示す図である。
【図１０】図１０はＣＣＢ部の可変電流源の回路例を示す図である。
【図１１】図１１はＣＣＢ２へのみ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(ｎ相)受信)のブロック図である。
【図１２】図１２はＣＣＢ２へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図１３】図１３はＣＣＣＢ２へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部(差動)のブロック図である。
【図１４】図１４はＣＣＢ２およびＣＣＢ３へ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(ｎ相)受信)のブロック図である。
【図１５】図１５は多相クロック（４相クロック）のタイミング図である。
【図１６】図１６はＣＣＢ２およびＣＣＢ３へ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図１７】図１７はＣＣＢ２およびＣＣＢ３へ帰還する場合の多相クロック時の差動構成のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図１８】図１８はデュオバイナリ判定器内のラッチからデータを帰還する場合の構成を示す図である。
【図１９】図１９はデュオバイナリ判定器内のラッチからデータを帰還する場合の他の構成を示す図である。
【符号の説明】
【００２０】
１００ 送信回路
１０１ 伝送路
１０２ 受信回路
１ 増幅回路
２ 被制御端子
３−０〜３−ｎ 電流制御ブロック
４ デュオバイナリ信号判定器
５ シフトレジスタ
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図５は本発明の第１の実施形態による判定帰還型波形等化器の基本ブロック図である。
送信回路１００から伝送路１０１を介して送信されたデータを受信回路１０２の増幅回路1が受信する。この増幅回路１は高インピーダンス入力であることを特徴とする。その増幅回路1の出力をデュオバイナリ信号判定器４がデータ判定する。デュオバイナリ信号判定器４の出力はシフトレジスタ５へ入力され保持データを逐次シフトさせていく。このシフトレジスタ５中のレジスタの出力ｈ２〜ｈｎは、被制御端子２の電位を制御する各電流制御ブロック３-２〜３−ｎ（ＣＣＢ２〜ＣＣＢｎ)に入力される。シフトレジスタ出力ｈ２〜ｈｎ、つまり過去２ビット以前に受信した判定データ、に応じて被制御端子２の制御が決定される。ここで、シフトレジスタ出力ｈ１が制御すべき被制御端子２の電流制御量はシフトレジスタ出力ｈ２〜ｈｎおよび電流制御ブロックＣＣＢ２〜ＣＣＢｎの電流制御を利用して制御する。各端子、各ブロックは単相動作に限らず差動動作でもよい。また、ここで電流制御ブロック３-２〜３-ｎについては、一般的に利用されているＳＳ−ＬＭＳ（ｓｉｇｎ ｓｉｇｎ Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムにより受信回路１０２の受信結果を利用して電流値を制御する。また、シフトレジスタ５は遅延素子を利用して構成してもよい。
【００２２】
図６は図５中のデュオバイナリ信号判定器４の構成例を含む判定帰還型波形等化器のブロック図である。本実施形態では、デュオバイナリ信号判定器４はＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−で構成される。被制御端子２はデュオバイナリ信号判定器４のＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−の入力端子へ接続されている。ここで、デュオバイナリ信号は３値判定が必要であるため、２つの参照電位が必要であり、電位の高い方を高参照電位、電位の低い方を低参照電位とすると、ＤフリップフロップＤＦＦ４-１＋は高参照電位と入力電位である被制御端子２の出力の比較結果を、ＤフリップフロップＤＦＦ４-１−は低参照電位と入力電位である被制御端子２の比較結果をそれぞれ出力する。このＤフリップフロップＤＦＦ４-１＋およびＤＦＦ４-１−で検出された出力データはそれぞれ次のクロックでシフトレジスタ５中のＤフリップフロップＤＦＦ４-２＋とＤＦＦ４-２−へ入力される。同様にしてクロックが入力されると、データはＤフリップフロップＤＦＦ４-３＋、ＤＦＦ４-３−へと逐次シフトされる。ＤフリップフロップＤＦＦ４-ｋ＋の出力をｈｋ＋、ＤＦＦ４-ｋ−の出力をｈｋ−と定義する。ここで、ｋは２〜ｎの自然数である。この出力ｈｋ＋およびｈｋ−は被制御端子２を制御する電流制御ブロック３-ｋ(ｋ：２〜ｎ)の入力端子へ入力される。ここで電流制御ブロックＣＣＢの回路例を図７に示す。例として図６の電流制御ブロックＣＣＢ２を例に取る。単相(シングル)動作の場合（図７(１)）には、電流制御ブロックＣＣＢ２は、出力ｈ２＋とｈ２−を入力とするＮＭＯＳと可変電流源を直列接続した構成をとる。また、差動動作の例（図７（２））では、電流制御ブロックＣＣＢ２は、出力ｈ２＋とｈ２−を入力とするＮＭＯＳを直列接続した構成とそれぞれの差動出力である／ｈ２＋、／ｈ２−を入力とするＮＭＯＳを直列接続した構成を1つの可変電流源に接続した構成をとる。電流制御ブロックＣＣＢはこれらの回路例に限らず、出力ｈ２＋とｈ２−がＡＮＤ論理をとるように設計されていればよい。図８も同様にＡＮＤ論理を利用した電流制御ブロックＣＣＢ２の回路例である。さて、図６に示すように、増幅回路1自身も被制御端子２を電流制御ブロックＣＣＢ０で制御する。電流制御ブロックＣＣＢ０および増幅回路1で構成される回路の例を図９に示す。高速化に伴い、増幅回路1の帯域が非常に高くなるために、差動構成（図９（１））や容量デジェネレーションさせたピーキングアンプ(リニアイコライザ)（図９（２））を利用することもある。これらの電流源を可変に制御させることが可能である。増幅回路1および電流制御ブロックＣＣＢ０はこれらの構成に限らず、出力電位を制御できる構成になっていればよい。図１０は電流制御ブロックＣＣＢの可変電流源を実現する回路の例である。この可変電流源は電流量を外部調整できることを特徴とする。本回路例はデジタル値で電流量を制御する可変電流源の例である。アナログ電位で制御できる機構でもよいし、デジタル値を利用したサーモメータコードで制御、バイナリ制御、その組み合わせでもどれでも構わない。外部から電流値を制御する構成があればよい。
【００２３】
(第２の実施形態)
図１１は、多相クロックを利用したデュオバイナリ波形への判定帰還等化器の実施形態を示している。本実施形態は各多相クロックにて判定されたデータを1タップ分負帰還する構成である。ｎ個(ｎ:自然数)のデータ受信ブロックｄｕｏ（１）〜ｄｕｏ（ｎ）に入力データが並列に入力され、これらのｎ個のブロックには位相が相異なるクロックが入力される。各第ｋクロックが入力されるデータ受信ブロックｄｕｏ（ｋ）の２つの出力Ｈ２ｋ＋とＨ２ｋ−がそれぞれ２クロック後のデータ受信ブロックｄｕｏ（ｋ＋２）の電流制御端子ＣＣＢ２へ負帰還される。
【００２４】
図１２に第ｋクロック用のデータ受信ブロックｄｕｏ（ｋ）のブロック図を示す。電流制御ブロック３-０を有する増幅回路１に入力データが入力される。この増幅回路1はその出力電位を制御することおよび高インピーダンス入力であることを特徴とする。その出力電位である被制御端子２には電流制御ブロックＣＣＢ２が接続され、データ受信ブロックｄｕｏ（ｋ−２）(ｋ:３，４，・・・，ｎ)(ｎ:３以上の自然数))から出力データｈ(k-2)1＋およびｈ(k-2)1−が入力される。また、データ受信ブロックｄｕｏ（２）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ−１）から、データ受信ブロックｄｕｏ（１）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ）から負帰還データが入力される。これらの負帰還データｈ(k-2)１+およびｈ(k-2)１−に対応して被制御端子２の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックＣＣＢ２によって制御された被制御端子２の電位はＤＦＦ４-１＋とＤＦＦ４-１−の２つのＤフリップフロップに入力される。ＤフリップフロップＤＦＦ４-１＋には被制御端子２の電位に加え、高参照電位が入力される。同様に、ＤフリップフロップＤＦＦ４-１−には被制御端子２の電位に加え、低参照電位が入力される。これらの参照電位は３値データであるデュオバイナリ信号を判定するための比較電位である。ＤフリップフロップＤＦＦ４-１＋とＤＦＦ４-１−はそれぞれ入力されたデータを比較し、「０」「１」を判定する。
【００２５】
これらは差動構成であっても構わない。図１３に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子２は電流制御ブロックＣＣＢ２により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−に入力され、各々差動参照電位である高参照電位と差動高参照電位（高参照電位＞差動高参照電位）、および、低参照電位と差動低参照電位（低参照電位＜差動低参照電位）と差動比較される。差動入力をｉｎ、ｉｎｂ、それぞれ参照電位をｒｅｆ、ｒｅｆｂとすると、（ｉｎ―ｒｅｆ）−（ｉｎｂ―ｒｅｆｂ）＞０で出力＝１または０、（ｉｎ―ｒｅｆ）−（ｉｎｂ―ｒｅｆｂ）＜０で出力＝０または１となる。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。ＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−が差動出力ＤＦＦであれば差動出力が、また、単相出力であれば、単相信号が出力され、これらの出力が第ｋクロックブロックの出力ｈ（ｋ）１＋およびｈ（ｋ）１−となる。これらの出力電位対が図１１の各第ｋクロックブロックの出力Ｈ2k(ｋ:ｎ以下の自然数)に相当する。
【００２６】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【００２７】
(第３の実施形態)
図１４に多相クロックを利用した場合のデュオバイナリ波形への判定帰還等化器の他の実施形態を示す。本実施形態は、各多相クロックにて判定されたデータを２ビット分負帰還する構成で、ｎ個(ｎ:自然数)のデータ受信ブロックｄｕｏ（０）〜ｄｕｏ（ｎ）に入力データが並列に入力される。これらのｎ個のブロックには位相の相異なるクロックが入力されている。図１５に多相クロックの例として４相クロックのタイミング図を示す。
【００２８】
図１６に第ｋクロック用のデータ受信ブロックｄｕｏ（ｋ）のブロック図を示す。電流制御ブロックＣＣＢ０を有する増幅回路1に入力データが入力される。増幅回路1の入力は高インピーダンスであるほうが望ましい。その出力電位である被制御端子２には電流制御ブロックＣＣＢ２が接続され、データ受信ブロックｄｕｏ（ｋ−２） (ｋ：３，４，・・・，ｎ(ｎ:３以上の自然数))から出力データｈ(n-k)2+およびｈ(n-k)2−が入力される。また、データ受信ブロックｄｕｏ（１）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ−１）、データ受信ブロックｄｕｏ（２）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ）から負帰還データが入力される。これらの負帰還データｈ(n-k)2１＋およびｈ(n-k)2１−に対応して被制御端子２の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックＣＣＢ２によって制御された被制御端子２はＤＦＦ４-１＋とＤＦＦ４-１−の２つのＤフリップフロップに入力される。ＤフリップフロップＤＦＦ４-１＋には被制御端子２の電位に加え、高参照電位が入力される。同様に、ＤフリップフロップＤＦＦ４-１−には被制御端子２の電位に加え、低参照電位が入力される。これらの参照電位は３値データであるデュオバイナリ信号を判定するための比較電位である。ＤフリップフロップＤＦＦ４-１＋とＤＦＦ４-１−はそれぞれ入力されたデータを比較し、「０」「１」を判定する。
【００２９】
これらは差動構成であっても構わない。図１７に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子２はＣＣＢ２により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−に入力され、各々差動参照電位である高参照電位と差動高参照電位、および低参照電位と差動低参照電位と差動比較される。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。ＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−が差動出力ＤＦＦであれば差動出力が、また、単相出力であれば、単相信号がフリップフロップＤＦＦ４-２＋、ＤＦＦ４-２−にそれぞれ入力されるとともに、このブロックの出力Ｈ（ｋ）２＋およびＨ（ｋ）２−として出力される。また、ＤフリップフロップＤＦＦ４-２＋、ＤＦＦ４-２−の出力が第ｋクロックブロックの出力ｈ（ｋ）３＋およびｈ（ｋ）３−として出力される。これらの出力電位が図１４の各第ｋクロックブロックの出力対Ｈk2、Ｈk3(ｋ：ｎ以下の自然数)に相当する。
【００３０】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【００３１】
(第４の実施形態)
多相化した場合でも高速化の問題点として、デュオバイナリ判定器４の遅延時間が大きいことがある。その場合の実施形態を示す。図１８は多相クロック利用時の図１３のブロックの詳細構成を示している。この例ではデュオバイナリ信号判定器４がサンプリングラッチ９および１０とセットリセットラッチ(ＳＲラッチ)１１および１２で構成されている。サンプリングラッチ１０、１１にはクロック１３が入力され、ＳＲラッチ１１、１２にはクロック１４が入力されるが、図１９に示すようにＳＲラッチはクロック同期である必要はない。サンプリングラッチ１０，１１はプリチャージ型のラッチで構成され、クロック１３の電位状態によって、クロック１３が「Ｈ」でサンプリング、クロック１３が「Ｌ」でプリチャージを行う。また、その逆であってもよい。デュオバイナリ信号判定器４の出力として、図１８のｈ（ｋ）１１＋（−）を利用し、本発明による直後のビットのＩＳＩを等化せずに、２ビット後の入力へのＩＳＩ(第２ポストカーソル)を等化する方式を利用しても帰還が間に合わない場合には、サンプリングラッチ９および１０の出力であるｈ（ｋ）１０＋およびｈ（ｋ）１０−を利用して等化する。この場合、サンプリングラッチ９および１０がプリチャージ期間にはデータは「Ｈ」もしくは「Ｌ」へリセットされているため、正しく判定帰還されない。したがって、サンプリング期間に２ビット目(第２ポストカーソル)を制御し波形等化する。特に、多相クロックシステムにおいては、たとえば８相クロック構成では、８ビットに１回しかデータをサンプリングしない構成であるので、一般的には４ビット分のサンプリング期間を利用でき、その間に第２ポストカーソルを波形等化できる。このように、多相化することで、プリチャージ期間を避けたサンプリングラッチ出力での波形等化を利用することでさらに高速化することが可能となる。
【０００１】
本発明は波形等化器に関し、特に判定負帰還型波形等化器(ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ)に関する。
【背景技術】
【０００２】
近年、チップ間シリアルデータ通信等における高速信号伝送において、ＰＣＢ(Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ)における信号の減衰による波形間干渉(ＩＳＩ)が問題となっている。ＩＳＩは図１に示すように、1ビットで送った信号の波形が受信側でテールをひき後続のビットに干渉してしまう事象である。従来、ＩＳＩは送信回路での波形等化技術により干渉を抑制するのが主流であった。しかし、送信回路の波形等化では、大きな信号減衰に対応可能な高精度な波形等化制御が難しくなってきている。
【０００３】
送信回路の波形等化はその波形等化係数で制御され、その係数は受信回路の受信結果を利用して最適に設定される。したがって、受信結果を送信回路へ伝送しなければならず、受信側での送信機構が必要となってしまう。また、通信速度の増加に伴いデータ信号のもつ帯域が増加するので、ＩＳＩの影響を受ける後続ビット(ポストカーソル)の数が増加してしまう(定義は図１参照)。その結果、これらのカーソルのＩＳＩも制御しなければならず、送信回路が可能な波形制御量のみでは最適に波形等化できない。
【０００４】
これらの理由から、近年高速信号伝送においても、受信回路での波形等化の需要が高まり、判定帰還型等化器による波形等化が多く用いられている。判定帰還型等化器は、過去の信号からのＩＳＩを補正する制御量を、現在の受信信号Ｄ（ｎ）に重畳し波形等化する。たとえば、直前の信号Ｄ（ｎ−１）による第１ポストカーソルへのＩＳＩ量を制御してＤ（ｎ）から引き抜き、直前の信号Ｄ（ｎ−１）のＩＳＩによる影響を取り除いている。同時に２ビット前の信号Ｄ（ｎ−２）による第２ポストカーソルに対するＩＳＩ量をＤ（ｎ）から引き抜き、２ビット前の信号Ｄ（ｎ−２）のＩＳＩによる影響を取り除く。一般的に現在の受信信号Ｄ（ｎ）へのＩＳＩが最も多いのは直前のビットＤ（ｎ−１）である。つまり、各データの第1ポストカーソルを補正することが波形等化に非常に効果が高い。
【０００５】
図２に一般的なフルレートクロックを利用した判定帰還型等化器のブロック図を示す。送信回路１００から伝送路１０１を経て送信された信号を受信回路１０２’の増幅回路１が受信する。この増幅回路１は入力がトランジスタのゲート端子などの高インピーダンス入力であることを特徴とする。その増幅回路1の出力である被制御端子２の信号をＤフリップフロップＤＦＦ４-１が受信し、２値データ「１」「−１」を判定する。ここで指すＤフリップフロップＤＦＦとは一般的なＤＦＦに加え、サンプリングラッチ等のクロック同期でデータを判定、保持する信号検出回路であればよい。判定されたデータはクロックに同期してＤフリップフロップＤＦＦ４-２〜ＤＦＦ４-ｎへ逐次シフトされる。これらの各Ｄフリップフロップの出力ｈ１〜ｈｎは、被制御端子２を制御する各電流制御ブロック３-１〜３-ｎ（ＣＣＢ１〜ＣＣＢｎ）に入力され、被制御端子２の波形を等化する。たとえば、過去の判定データｈｎが「１」の場合はそのＩＳＩがポストカーソルに現れ、ｎビット後の現在の入力にＩＳＩが現れる。この過去のデータのＩＳＩをキャンセルし波形を等化しなければならない。したがって、ｈｎが「１」の場合、電流制御ブロック３-ｎの制御電流が被制御端子２に帰還され、ｎビット前の「１」データによるポストカーソルＩＳＩをキャンセルする。過去に受信したデータで同時に現在のデータへのＩＳＩをキャンセルして波形等化できる。このように、過去の判定データｈ１〜ｈｎが「１」か「−１」かに応じてＩＳＩの有無が決まるので、被制御端子２はビット毎にｈ１〜ｈｎによってアダプティブに制御される。
【０００６】
図２の判定帰還等化器では、ＤフリップフロップＤＦＦ４-1のデータ判定遅延時間(ＤＦＦ遅延時間等)、電流制御ブロックＣＣＢ1による被制御端子２の制御完了および、次のデータを受信する準備時間(セットアップ時間)の合計時間Δｔｄｆｅが、次のデータが到達するまでの時間ΔＴ(ビット周期、例えば、１００ｂｐｓの場合１００ｐ秒)よりも小さいことが動作条件である。しかし、ビット周期ΔＴが通信速度の増加により小さくなるため、Δｔｄｆｅに許容される時間が短くなる。したがって、直前のデータの負帰還時間がないため第1ポストカーソルのＩＳＩキャンセルが難しくなり波形が等化できなくなるという高速化への問題点が顕在化してきている。
【０００７】
この問題に対して、非特許文献1に投機型判定帰還等化(Ｌｏｏｐ Ｕｎｒｏｌｌｅｄ ＤＦＥ／ｓｐｅｃｕｌａｔｉｖｅ ＤＦＥ)という等化器が記載されている。この文献では、上記問題点に対して以下の方法で対応している。
【０００８】
図３にこの投機型判定帰還等化器の例を示す。この方式でも、２ビットより前のデータが引き起こす現データへのＩＳＩは、図２の判定帰還等化器と同様に、過去の判定データによる電流制御によりキャンセルされる。したがって、ＤフリップフロップＤＦＦ４-２以降の構成は図２の等化器と同じ構成をとり、被制御端子２では第２ポストカーソル以降のＩＳＩはキャンセルされている。図２の等化器と異なる構成は、上記問題点である第１ポストカーソルへのＩＳＩをキャンセルする構成である。この方式では図２の等化器と異なり第１ポストカーソルへのＩＳＩをキャンセルするために判定データｈ１は帰還しない。図３の投機型判定帰還等化器では被制御端子２に２つの増幅回路５、増幅回路６が並列に接続されている。その出力である被制御端子７および被制御端子８は、それぞれ電流制御ブロックＣＣＢ１＋およびＣＣＢ１−により電流制御されている。このＣＣＢ１＋は1ビット前のデータが「１」を想定した電流で制御している。また、ＣＣＢ１−は１ビット前のデータが「−１」で想定した電流を制御している。これは、1ビット前の判定データを投機実行している。被制御端子７、８の信号はそれぞれＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−に入力され、投機実行によりデータが判定される。それらの出力はセレクタ回路ＳＥＬに入力され、１ビット前の判定データであるＤフリップフロップＤＦＦ４-２の出力ｈ２の確定値によって、投機実行された結果が選択される。以上が投機型判定帰還等化器の構成および動作原理である。これによって、現在のデータへの直前データｈ１の帰還パスがなくなるため、ｈ１の帰還時間の問題が解消される。
【非特許文献１】
M. Sorna, et al., “A 6.4 Gb/s CMOS SerDes core with feed-forward and decision-feedback equalization,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers San Francisco, CA, Feb. 2005, pp. 62-63.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、図３の投機型判定帰還等化器では次のような２つの問題がある。
【００１０】
第１に、投機実行するために、直前のデータが「１」と「−1」の両方のパターンを取得しておかねばならない。そのため、図３の増幅回路５および６に相当する回路、ＤフリップフロップＤＦＦ４-1、電流制御ブロックＣＣＢ1に相当する回路、セレクタ回路ＳＥＬが余分に必要となり、その分回路面積および消費電力が増加してしまう。
【００１１】
第２に、ｈ１の帰還が不要になったが、２ビット目の帰還時間が図２の判定帰還型波形等化器に対して大きくなる。図１のΔｔｄｆｅに相当する最小帰還時間は、ＤフリップフロップＤＦＦ４-２の遅延時間、電流制御ブロックＣＣＢ２の電流制御時間、増幅回路５(６)の遅延時間、ＤフリップフロップＤＦＦ４-１＋（ＤＦＦ４-１−）のセットアップ時間の合計となる。したがって、ビット周期ΔＴの時間分、帰還時間が緩和されるはずが、増幅回路５(６)の遅延時間分許容量が小さくなってしてしまう。また、この増幅回路５と増幅回路６の両方のゲート容量が被制御端子２の負荷になるため、負帰還の遅延が大きくなり通信速度の高速化が難しい。
【００１２】
本発明の目的は、上記問題点を解決し、直前ビットの受信判定データを利用することなく、第1ポストカーソルのＩＳＩを補正する判定負帰還型波形等化器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の判定帰還型波形等化器は、入力電位を受信する増幅回路と、フリップフロップを含み、増幅回路の出力を入力とするデュオバイナリ信号判定器と、増幅回路の出力電位を制御する１または複数の電流制御ブロックとを含み、データ入力端子に対して並列に接続された複数のデータ受信ブロックを有し、データ受信ブロックには位相が相異なるクロックが入力され、各データ受信ブロックのデュオバイナリ信号判定器で判定されたデータが他のデータ受信ブロックの電流制御ブロックに負帰還される。
【００１６】
本発明は、メインタップの制御および第２タップ以降の判定結果を利用した制御により、現在受信しているビットの入力波形を等化する際に、直前ビットの受信判定データを利用することなく、デュオバイナリ信号に波形等化することで、第1ポストカーソルへのＩＳＩを補正するデュオバイナリ信号へ波形等化する。
【００１７】
等化された被制御端子の波形は一般的には２値波形(ＮＲＺ；Ｎｏ Ｒｅｔｕｒｎ Ｚｅｒｏ波形)である。しかし、図４（１）に示すように、２値伝送における単一ビット応答は第１ポストカーソルへのＩＳＩの影響が大きいため、２値波形へ波形等化するための第１ポストカーソルの制御量は非常に大きい。したがって、第1ポストカーソルの影響を等化するためのビットの帰還が必須である。また、非特許文献1のように帰還はない場合でも直前のビットの判定データに対応した波形制御が必要である。これに対して本発明は、伝送路を伝送後の信号の波形をデュオバイナリ波形へ波形等化する際には、第１ポストカーソルの制御をほとんどする必要がないという特性に着目したものである。本発明ではこの特性に鑑み、図４(２)に示すように、デュオバイナリ波形へ判定帰還型等化を施す際に、第１ポストカーソルではなく第２ポストカーソル以降のＩＳＩのみを等化することでデュオバイナリ波形へ等化する。もしくは、メインカーソルの振幅自身および第２ポストカーソル以降のＩＳＩのみを等化することでデュオバイナリ波形へ等化する。その結果、直前クロックでのビットの判定データに対応した波形制御を必要としないので、従来問題であった直前クロックでの判定データを使わずに、それ以前のデータ(過去２ビット以前)を利用してデュオバイナリ信号へ十分等化できる。
【００１８】
本発明によれば、直前ビットの判定値を利用せずにデュオバイナリ信号へ波形等化することにより、余剰な回路を追加せずに第1ポストカーソルへのＩＳＩをキャンセルできるので、投機型判定帰還波形等化に対してもその回路面積および消費電力を増大させずに、通信速度の高速化が可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は波形間干渉（ＩＳＩ）の例と定義を示す図である。
【図２】図２は従来の判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図３】図３は従来の投機型判定帰還等化器(フルレートクロック受信)のブロック図である。
【図４】図４は判定負帰還型波形等化（ＤＦＥ）による２値波形とデュオバイナリの等化の説明図である。
【図５】図５は本発明のデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロックである。
【図６】図６は本発明の第１の実施の形態によるデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図７】図７は電流制御ブロックＣＣＢ３の回路例を示す図である。
【図８】図８はＣＣＢ部(電流制御部２からｎ)の回路例を示す図である。
【図９】図９は増幅回路部の回路例を示す図である。
【図１０】図１０はＣＣＢ部の可変電流源の回路例を示す図である。
【図１１】図１１はＣＣＢ２へのみ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(ｎ相)受信)のブロック図である。
【図１２】図１２はＣＣＢ２へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図１３】図１３はＣＣＣＢ２へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部(差動)のブロック図である。
【図１４】図１４はＣＣＢ２およびＣＣＢ３へ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(ｎ相)受信)のブロック図である。
【図１５】図１５は多相クロック（４相クロック）のタイミング図である。
【図１６】図１６はＣＣＢ２およびＣＣＢ３へ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図１７】図１７はＣＣＢ２およびＣＣＢ３へ帰還する場合の多相クロック時の差動構成のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図１８】図１８はデュオバイナリ判定器内のラッチからデータを帰還する場合の構成を示す図である。
【図１９】図１９はデュオバイナリ判定器内のラッチからデータを帰還する場合の他の構成を示す図である。
【符号の説明】
【００２０】
１００ 送信回路
１０１ 伝送路
１０２ 受信回路
１ 増幅回路
２ 被制御端子
３−０〜３−ｎ 電流制御ブロック
４ デュオバイナリ信号判定器
５ シフトレジスタ
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図５は本発明の第１の実施形態による判定帰還型波形等化器の基本ブロック図である。
送信回路１００から伝送路１０１を介して送信されたデータを受信回路１０２の増幅回路1が受信する。この増幅回路１は高インピーダンス入力であることを特徴とする。その増幅回路1の出力をデュオバイナリ信号判定器４がデータ判定する。デュオバイナリ信号判定器４の出力はシフトレジスタ５へ入力され保持データを逐次シフトさせていく。このシフトレジスタ５中のレジスタの出力ｈ２〜ｈｎは、被制御端子２の電位を制御する各電流制御ブロック３-２〜３−ｎ（ＣＣＢ２〜ＣＣＢｎ)に入力される。シフトレジスタ出力ｈ２〜ｈｎ、つまり過去２ビット以前に受信した判定データ、に応じて被制御端子２の制御が決定される。ここで、シフトレジスタ出力ｈ１が制御すべき被制御端子２の電流制御量はシフトレジスタ出力ｈ２〜ｈｎおよび電流制御ブロックＣＣＢ２〜ＣＣＢｎの電流制御を利用して制御する。各端子、各ブロックは単相動作に限らず差動動作でもよい。また、ここで電流制御ブロック３-２〜３-ｎについては、一般的に利用されているＳＳ−ＬＭＳ（ｓｉｇｎ ｓｉｇｎ Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムにより受信回路１０２の受信結果を利用して電流値を制御する。また、シフトレジスタ５は遅延素子を利用して構成してもよい。
【００２２】
図６は図５中のデュオバイナリ信号判定器４の構成例を含む判定帰還型波形等化器のブロック図である。本実施形態では、デュオバイナリ信号判定器４はＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−で構成される。被制御端子２はデュオバイナリ信号判定器４のＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−の入力端子へ接続されている。ここで、デュオバイナリ信号は３値判定が必要であるため、２つの参照電位が必要であり、電位の高い方を高参照電位、電位の低い方を低参照電位とすると、ＤフリップフロップＤＦＦ４-１＋は高参照電位と入力電位である被制御端子２の出力の比較結果を、ＤフリップフロップＤＦＦ４-１−は低参照電位と入力電位である被制御端子２の比較結果をそれぞれ出力する。このＤフリップフロップＤＦＦ４-１＋およびＤＦＦ４-１−で検出された出力データはそれぞれ次のクロックでシフトレジスタ５中のＤフリップフロップＤＦＦ４-２＋とＤＦＦ４-２−へ入力される。同様にしてクロックが入力されると、データはＤフリップフロップＤＦＦ４-３＋、ＤＦＦ４-３−へと逐次シフトされる。ＤフリップフロップＤＦＦ４-ｋ＋の出力をｈｋ＋、ＤＦＦ４-ｋ−の出力をｈｋ−と定義する。ここで、ｋは２〜ｎの自然数である。この出力ｈｋ＋およびｈｋ−は被制御端子２を制御する電流制御ブロック３-ｋ(ｋ：２〜ｎ)の入力端子へ入力される。ここで電流制御ブロックＣＣＢの回路例を図７に示す。例として図６の電流制御ブロックＣＣＢ２を例に取る。単相(シングル)動作の場合（図７(１)）には、電流制御ブロックＣＣＢ２は、出力ｈ２＋とｈ２−を入力とするＮＭＯＳと可変電流源を直列接続した構成をとる。また、差動動作の例（図７（２））では、電流制御ブロックＣＣＢ２は、出力ｈ２＋とｈ２−を入力とするＮＭＯＳを直列接続した構成とそれぞれの差動出力である／ｈ２＋、／ｈ２−を入力とするＮＭＯＳを直列接続した構成を1つの可変電流源に接続した構成をとる。電流制御ブロックＣＣＢはこれらの回路例に限らず、出力ｈ２＋とｈ２−がＡＮＤ論理をとるように設計されていればよい。図８も同様にＡＮＤ論理を利用した電流制御ブロックＣＣＢ２の回路例である。さて、図６に示すように、増幅回路1自身も被制御端子２を電流制御ブロックＣＣＢ０で制御する。電流制御ブロックＣＣＢ０および増幅回路1で構成される回路の例を図９に示す。高速化に伴い、増幅回路1の帯域が非常に高くなるために、差動構成（図９（１））や容量デジェネレーションさせたピーキングアンプ(リニアイコライザ)（図９（２））を利用することもある。これらの電流源を可変に制御させることが可能である。増幅回路1および電流制御ブロックＣＣＢ０はこれらの構成に限らず、出力電位を制御できる構成になっていればよい。図１０は電流制御ブロックＣＣＢの可変電流源を実現する回路の例である。この可変電流源は電流量を外部調整できることを特徴とする。本回路例はデジタル値で電流量を制御する可変電流源の例である。アナログ電位で制御できる機構でもよいし、デジタル値を利用したサーモメータコードで制御、バイナリ制御、その組み合わせでもどれでも構わない。外部から電流値を制御する構成があればよい。
【００２３】
(第２の実施形態)
図１１は、多相クロックを利用したデュオバイナリ波形への判定帰還等化器の実施形態を示している。本実施形態は各多相クロックにて判定されたデータを1タップ分負帰還する構成である。ｎ個(ｎ:自然数)のデータ受信ブロックｄｕｏ（１）〜ｄｕｏ（ｎ）に入力データが並列に入力され、これらのｎ個のブロックには位相が相異なるクロックが入力される。各第ｋクロックが入力されるデータ受信ブロックｄｕｏ（ｋ）の２つの出力Ｈ２ｋ＋とＨ２ｋ−がそれぞれ２クロック後のデータ受信ブロックｄｕｏ（ｋ＋２）の電流制御端子ＣＣＢ２へ負帰還される。
【００２４】
図１２に第ｋクロック用のデータ受信ブロックｄｕｏ（ｋ）のブロック図を示す。電流制御ブロック３-０を有する増幅回路１に入力データが入力される。この増幅回路1はその出力電位を制御することおよび高インピーダンス入力であることを特徴とする。その出力電位である被制御端子２には電流制御ブロックＣＣＢ２が接続され、データ受信ブロックｄｕｏ（ｋ−２）(ｋ:３，４，・・・，ｎ)(ｎ:３以上の自然数))から出力データｈ(k-2)1＋およびｈ(k-2)1−が入力される。また、データ受信ブロックｄｕｏ（２）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ−１）から、データ受信ブロックｄｕｏ（１）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ）から負帰還データが入力される。これらの負帰還データｈ(k-2)１+およびｈ(k-2)１−に対応して被制御端子２の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックＣＣＢ２によって制御された被制御端子２の電位はＤＦＦ４-１＋とＤＦＦ４-１−の２つのＤフリップフロップに入力される。ＤフリップフロップＤＦＦ４-１＋には被制御端子２の電位に加え、高参照電位が入力される。同様に、ＤフリップフロップＤＦＦ４-１−には被制御端子２の電位に加え、低参照電位が入力される。これらの参照電位は３値データであるデュオバイナリ信号を判定するための比較電位である。ＤフリップフロップＤＦＦ４-１＋とＤＦＦ４-１−はそれぞれ入力されたデータを比較し、「０」「１」を判定する。
【００２５】
これらは差動構成であっても構わない。図１３に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子２は電流制御ブロックＣＣＢ２により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−に入力され、各々差動参照電位である高参照電位と差動高参照電位（高参照電位＞差動高参照電位）、および、低参照電位と差動低参照電位（低参照電位＜差動低参照電位）と差動比較される。差動入力をｉｎ、ｉｎｂ、それぞれ参照電位をｒｅｆ、ｒｅｆｂとすると、（ｉｎ―ｒｅｆ）−（ｉｎｂ―ｒｅｆｂ）＞０で出力＝１または０、（ｉｎ―ｒｅｆ）−（ｉｎｂ―ｒｅｆｂ）＜０で出力＝０または１となる。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。ＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−が差動出力ＤＦＦであれば差動出力が、また、単相出力であれば、単相信号が出力され、これらの出力が第ｋクロックブロックの出力ｈ（ｋ）１＋およびｈ（ｋ）１−となる。これらの出力電位対が図１１の各第ｋクロックブロックの出力Ｈ2k(ｋ:ｎ以下の自然数)に相当する。
【００２６】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【００２７】
(第３の実施形態)
図１４に多相クロックを利用した場合のデュオバイナリ波形への判定帰還等化器の他の実施形態を示す。本実施形態は、各多相クロックにて判定されたデータを２ビット分負帰還する構成で、ｎ個(ｎ:自然数)のデータ受信ブロックｄｕｏ（０）〜ｄｕｏ（ｎ）に入力データが並列に入力される。これらのｎ個のブロックには位相の相異なるクロックが入力されている。図１５に多相クロックの例として４相クロックのタイミング図を示す。
【００２８】
図１６に第ｋクロック用のデータ受信ブロックｄｕｏ（ｋ）のブロック図を示す。電流制御ブロックＣＣＢ０を有する増幅回路1に入力データが入力される。増幅回路1の入力は高インピーダンスであるほうが望ましい。その出力電位である被制御端子２には電流制御ブロックＣＣＢ２が接続され、データ受信ブロックｄｕｏ（ｋ−２） (ｋ：３，４，・・・，ｎ(ｎ:３以上の自然数))から出力データｈ(n-k)2+およびｈ(n-k)2−が入力される。また、データ受信ブロックｄｕｏ（１）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ−１）、データ受信ブロックｄｕｏ（２）の電流制御ブロックＣＣＢ２にはデータ受信ブロックｄｕｏ（ｎ）から負帰還データが入力される。これらの負帰還データｈ(n-k)2１＋およびｈ(n-k)2１−に対応して被制御端子２の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックＣＣＢ２によって制御された被制御端子２はＤＦＦ４-１＋とＤＦＦ４-１−の２つのＤフリップフロップに入力される。ＤフリップフロップＤＦＦ４-１＋には被制御端子２の電位に加え、高参照電位が入力される。同様に、ＤフリップフロップＤＦＦ４-１−には被制御端子２の電位に加え、低参照電位が入力される。これらの参照電位は３値データであるデュオバイナリ信号を判定するための比較電位である。ＤフリップフロップＤＦＦ４-１＋とＤＦＦ４-１−はそれぞれ入力されたデータを比較し、「０」「１」を判定する。
【００２９】
これらは差動構成であっても構わない。図１７に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子２はＣＣＢ２により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−に入力され、各々差動参照電位である高参照電位と差動高参照電位、および低参照電位と差動低参照電位と差動比較される。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。ＤフリップフロップＤＦＦ４-１＋、ＤＦＦ４-１−が差動出力ＤＦＦであれば差動出力が、また、単相出力であれば、単相信号がフリップフロップＤＦＦ４-２＋、ＤＦＦ４-２−にそれぞれ入力されるとともに、このブロックの出力Ｈ（ｋ）２＋およびＨ（ｋ）２−として出力される。また、ＤフリップフロップＤＦＦ４-２＋、ＤＦＦ４-２−の出力が第ｋクロックブロックの出力ｈ（ｋ）３＋およびｈ（ｋ）３−として出力される。これらの出力電位が図１４の各第ｋクロックブロックの出力対Ｈk2、Ｈk3(ｋ：ｎ以下の自然数)に相当する。
【００３０】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【００３１】
(第４の実施形態)
多相化した場合でも高速化の問題点として、デュオバイナリ判定器４の遅延時間が大きいことがある。その場合の実施形態を示す。図１８は多相クロック利用時の図１３のブロックの詳細構成を示している。この例ではデュオバイナリ信号判定器４がサンプリングラッチ９および１０とセットリセットラッチ(ＳＲラッチ)１１および１２で構成されている。サンプリングラッチ１０、１１にはクロック１３が入力され、ＳＲラッチ１１、１２にはクロック１４が入力されるが、図１９に示すようにＳＲラッチはクロック同期である必要はない。サンプリングラッチ１０，１１はプリチャージ型のラッチで構成され、クロック１３の電位状態によって、クロック１３が「Ｈ」でサンプリング、クロック１３が「Ｌ」でプリチャージを行う。また、その逆であってもよい。デュオバイナリ信号判定器４の出力として、図１８のｈ（ｋ）１１＋（−）を利用し、本発明による直後のビットのＩＳＩを等化せずに、２ビット後の入力へのＩＳＩ(第２ポストカーソル)を等化する方式を利用しても帰還が間に合わない場合には、サンプリングラッチ９および１０の出力であるｈ（ｋ）１０＋およびｈ（ｋ）１０−を利用して等化する。この場合、サンプリングラッチ９および１０がプリチャージ期間にはデータは「Ｈ」もしくは「Ｌ」へリセットされているため、正しく判定帰還されない。したがって、サンプリング期間に２ビット目(第２ポストカーソル)を制御し波形等化する。特に、多相クロックシステムにおいては、たとえば８相クロック構成では、８ビットに１回しかデータをサンプリングしない構成であるので、一般的には４ビット分のサンプリング期間を利用でき、その間に第２ポストカーソルを波形等化できる。このように、多相化することで、プリチャージ期間を避けたサンプリングラッチ出力での波形等化を利用することでさらに高速化することが可能となる。
Claims (10)
- 入力電位を受信する増幅回路と、フリップフロップを含み、前記増幅回路の出力を入力とするデュオバイナリ信号判定器と、前記増幅回路の出力電位を制御する１または複数の電流制御ブロックとを含み、データ入力端子に対して並列に接続された複数のデータ受信ブロックを有し、
前記データ受信ブロックには位相が相異なるクロックが入力され、各データ受信ブロックのデュオバイナリ信号判定器で判定されたデータが他のデータ受信ブロックの電流制御ブロックに負帰還される
判定帰還型波形等化器。 - 前記増幅回路が、高インピーダンスから低インピーダンスに変換する特徴をもつ、請求項１に記載の判定帰還型波形等化器。
- 前記幅回路の出力電位制御を電流源の電流量で調整する、請求項１または２に記載の判定帰還型波形等化器。
- 前記増幅回路の入出力が差動信号構成である、請求項１から３のいずれかに記載の判定帰還型波形等化器。
- 前記増幅回路が差動増幅回路構成である、請求項１から３のいずれかに記載の判定帰還型波形等化器。
- 前記増幅回路が差動ピーキングアンプ構成である、請求項１から３のいずれかに記載の帰還型波形等化器。
- 前記デュオバイナリ信号判定器が、高参照電位と前記増幅回路の出力電位を比較する第１の比較器と、低参照電位と前記増幅回路の出力電位を比較する第２の比較器で構成され、前記第１、第２の比較器が差動構成である、請求項１から６のいずれかに記載の判定帰還型波形等化器。
- 前記シフトレジスタが遅延素子を利用して構成される、請求項１に記載の判定帰還型波形等化器。
- 前記電流制御ブロックが、差動構成のデュオバイナリ信号判定器の高参照電位に対する判定出力とデュオバイナリ信号判定器の低参照電位に対する判定出力において、それぞれ主出力どうしの論理積をとる構成と差動出力どうしの論理積をとる構成の両方を有する、請求項１から８のいずれかに記載の判定帰還型波形等化器。
- 第ｋ番目(ｋ：１〜ｎ)のデータ受信ブロックの電流制御ブロックには第(ｋ＋２)番目のデータ受信ブロックのデュオバイナリ信号判定器の出力、ただし、ｋ＝ｎ−２の場合は第1番目以降のデータ受信ブロックのデュオバイナリ信号判定器の出力、ｋ＝ｎの場合は第２番目以降のデータ受信ブロックのデュオバイナリ信号判定器の出力である、請求項１に記載の判定帰還型波形等化器。
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