JP4948846B2

JP4948846B2 - 突入電流抑制回路を備えた電源装置

Info

Publication number: JP4948846B2
Application number: JP2006031379A
Authority: JP
Inventors: 隆久平野; 克也笹原; 隆英高橋; 千秋飯塚; 宏行土橋
Original assignee: Toshiba Corp; Toshiba Tec Corp
Current assignee: Toshiba Corp; Toshiba Tec Corp
Priority date: 2006-02-08
Filing date: 2006-02-08
Publication date: 2012-06-06
Anticipated expiration: 2026-02-08
Also published as: JP2007215300A

Description

本発明は、電源の初期動作時の突入電流を抑制する突入電流抑制回路を備えた電源装置に関する。

一般的に各種電気回路においては所定の電源電圧が供給されて動作するようになっているが、電源投入の初期動作時には過大な電流が流れることがあった。この過大な電流は突入電流と呼ばれ、供給元電源の過電流保護機能がシャットダウンしたり、電圧降下を招いたり、さらに電気回路を構成する集積回路や他の部品に損傷を与えることがある。

このような突入電流を抑制するため特許文献１では、電源から出力端子に電流を供給する出力トランジスタと、基準電圧を基に出力トランジスタの電流供給を制御する差動増幅器と、電源回路の初期動作時に出力トランジスタの電流供給量を徐々に増大される突入電流抑制手段とを備えた電源回路が記載されている。

しかしながら、特許文献１の上記突入電流抑制手段は、充電用スイッチを介してコンデンサの充電を行い、このコンデンサを徐々に放電させて抑制トランジスタのゲート電位を制御する方法であるため、元々何らかの電源供給によりコンデンサを充電させている状況でしか使用できない。また、出力トランジスタを構成するＦＥＴのゲート・ソース間の電圧（ＶＧＳ）を電源投入時に徐々に上げ、ＦＥＴのオン抵抗を徐々に制御するものであるが、オン抵抗は徐々には小さくならず、ＦＥＴが急激に立ち上がってしまうので、制御し難い面がある。

一方、一般的にはＦＥＴを２段構成にして、どちらか一方のＦＥＴに並列に低抵抗を接続し、低抵抗が接続されたＦＥＴの立ち上がりを遅延する方法もあるが、同定格のパワーＭＯＳＦＥＴを２つ使用しなければならず、コスト高になってしまうという欠点があった。
特開２０００−８９８４０号公報

特許文献１の電源回路では、コンデンサの放電を利用して抑制トランジスタを制御する方法であるため、元々何らかの電源供給によりコンデンサを充電させていなければ使用できないという不具合があった。また、ＦＥＴを２段構成にして、どちらか一方のＦＥＴの立ち上がりを遅延する方法もあるが、コスト高になってしまうという問題点があった。

本発明は、上記事情に鑑み、突入電流を十分に抑制することができる電源装置を提供することを目的とする。

請求項１記載の本発明の突入電流抑制回路を備えた電源装置は、直流電圧源と平滑コンデンサとの間に主導電路が接続され、制御電極に供給される電圧によって導通度が変化する出力トランジスタと、電源オンオフ用の制御信号を出力する制御回路と、前記出力トランジスタを介して充電される前記平滑コンデンサの充電電圧が所定レベル以上になったときに導通する第１のツェナーダイオードと、この第１のツェナーダイオードを介して所定の時定数で充電される第２のコンデンサと、この第２のコンデンサの電圧と所定の電圧値を有する第１の基準電圧とを比較する第１のコンパレータとを有し、前記充電電圧が前記直流電圧源から供給される入力電圧近傍になった時点で前記第１のコンパレータの出力端子に検出信号を出力する出力電圧検出部と、電源オンオフ用の制御信号、及び前記検出信号に応答して前記出力トランジスタの制御電極の電圧を段階的に制御し、電源オンを指示する前記制御信号によって前記出力トランジスタを中間的な導通度に制御し、前記検出信号によって前記出力トランジスタの導通度をさらに高めるように制御するバイアス回路と、を具備したことを特徴とする。

本発明によれば、電源投入時に出力トランジスタを段階的に制御して、オン抵抗を高い抵抗状態から低い抵抗状態に切り替えることで、確実に突入電流を抑制することが可能となる。

［実施例１］
以下、この発明の一実施の形態について図面を参照して詳細に説明する。図１は本発明の電源回路の一実施形態を示す回路図であり、図２は動作説明用の波形図である。

先ず、図１の回路構成について説明する。１１は、入力電圧Ｖｉｎを供給する直流電圧源であり、例えば２４Ｖの直流電源である。直流電圧源１１からの入力電圧Ｖｉｎは、出力トランジスタであるＰチャンネルＦＥＴ１２のソース・ドレイン（主導電路）を介して平滑コンデンサ１３に供給され、出力端子１４には出力電圧Ｖｏｕｔが得られる。出力端子１４には出力電圧Ｖｏｕｔによって動作する負荷１５が接続されている。

また、１６はＣＰＵ等の制御回路であり、前記負荷１５への電源供給をオンオフ制御する制御信号Ｓ１を出力する。オンオフ制御信号Ｓ１は、トランジスタＱ１のベースに供給される。このトランジスタＱ１のコレクタは直流電圧源１１に抵抗Ｒ１を介して接続され、エミッタが基準電位点（アース）に接続されている。

トランジスタＱ１のコレクタは、トランジスタＱ２のベースに接続され、トランジスタＱ２のエミッタは基準電位点に接続されている。また、トランジスタＱ２のコレクタはトランジスタＱ３のベースに接続されている。

直流電圧源１１と基準電位点間にはツェナーダイオードＺＤ１と抵抗Ｒ４，Ｒ５を直列に接続した分圧回路が接続され、ツェナーダイオードＺＤ１と並列に抵抗Ｒ２，Ｒ３からなる分圧回路が接続されている。前記トランジスタＱ３のエミッタ・コレクタ間は抵抗Ｒ２に並列に接続され、抵抗Ｒ２とＲ３の接続点が抵抗Ｒ７を介して出力トランジスタ１２のゲート（制御電極）に接続されている。

抵抗Ｒ４とＲ５の接続点は、コンパレータ１７の反転入力端子（−）に接続され、コンパレータ１７の非反転入力端子（＋）は第１の基準電圧源１９に接続され、その出力端子はトランジスタＱ５のベースに接続されている。トランジスタＱ５は、エミッタが基準電位点に接続され、ベースは抵抗Ｒ１１を介して直流電圧源１１に接続され、コレクタがトランジスタＱ３のベースに接続されている。

また、前記平滑コンデンサ１３と並列にツェナーダイオードＺＤ２と抵抗Ｒ８の直列回路が接続され、ツェナーダイオードＺＤ２と抵抗Ｒ８の接続点は、ダイオードＤ１と抵抗Ｒ９の並列回路を介してコンパレータ１８の非反転入力端子（＋）に接続されている。コンパレータ１８の非反転入力端子（＋）は、コンデンサＣ１を介して基準電位点に接続され、反転入力端子（−）は第２の基準電圧源２０に接続され、出力端子は制御回路１６に接続されて信号Ｓ２を供給する。

さらに、コンパレータ１８の出力は、トランジスタＱ４のベースに接続され、トランジスタＱ４のベースはさらに抵抗Ｒ１０を介して電圧源Ｖｃｃに接続されている。またトランジスタＱ４のコレクタ・エミッタ電流路は、抵抗Ｒ２とＲ３の分圧点と基準電位点間に接続されている。

前記トランジスタＱ２，Ｑ３，Ｑ４，Ｑ５と抵抗Ｒ２，Ｒ３，Ｒ６は、出力トランジスタ１２のゲート電極の電圧を制御するバイアス回路を構成し、コンパレータ１７は入力電圧Ｖｉｎの電圧変化を検出してトランジスタＱ５，Ｑ３を制御する。また、コンパレータ１８は出力電圧Ｖｏｕｔの変化を検出して、トランジスタＱ４を制御する。

次に図２の波形図を参照して、本発明の電源装置の動作を説明する。尚、図２において、（ａ）は直流電圧源１１から供給される入力電圧Ｖｉｎの波形であり、（ｂ）はコンパレータ１７の出力波形、（ｃ）は制御回路１６からのオンオフ制御信号Ｓ１の波形を示す。また、（ｄ）は出力トランジスタ１２のゲート・ソース間電圧Ｖｇｓを示し、（ｅ）はコンパレータ１８の＋端子の波形を示し、（ｆ）はコンパレータ１８の出力信号Ｓ２の波形を示す。さらに、（ｇ）は出力端子１４の電圧波形Ｖｏｕｔを示し、（ｈ）は出力端子１４の電流波形を示している。また、波形（ｅ）におけるＶｒｅｆ２は、コンパレータ１８の基準電圧レベルを示している。

先ず、直流電源が起動すると（ａ）で示すように直流電圧源１１から入力電圧Ｖｉｎ（２４Ｖ）が供給される。これにより、抵抗Ｒ１を介してトランジスタＱ２のベースに電圧が供給され、強制的にＱ２がオンし、トランジスタＱ３もオンする。このため、抵抗Ｒ２がトランジスタＱ３によって短絡され、ＦＥＴ１２のゲート・ソース間の電位差がなくなる。これによってＦＥＴ１２は、オフとなり、低いオン抵抗を呈しオフとなり、電源は遮断されたままになる。

次に制御回路（ＣＰＵ）１６が動作を開始し、２４Ｖを負荷側へ供給するために、（ｃ）で示すオンオフ信号Ｓ１をハイレベルＨにする。ハイレベルの信号Ｓ１によってトランジスタＱ１はオンし、トランジスタＱ２，Ｑ３がオフになる。これにより、ＦＥＴ１２のゲート・ソース間電圧Ｖｇｓは（ｄ）で示すようにツェナーダイオードＺＤ１のツェナー電圧を抵抗Ｒ２，Ｒ３で分圧した値（Ｖｇｓ１）になる。

この値Ｖｇｓ１は、ＦＥＴ１２が非飽和領域で動作する値であり、オン抵抗は高くなる。これによりＦＥＴ１２は少しずつ電流を出力端子１４に流し始める。流れてきた電流は負荷側の平滑コンデンサ１３に比較的ゆっくりとチャージされる。これにより、平滑コンデンサ１３の電圧は（ｇ）で示すように徐々に上昇する。

そして、平滑コンデンサ１３の電圧がツェナーダイオードＺＤ２のツェナー電圧を越えると、抵抗Ｒ８を介して電流が流れ、抵抗Ｒ８の両端電圧によって（ｅ）で示すように、抵抗Ｒ９を介してコンデンサＣ１がチャージされる。コンデンサＣ１のチャージ電圧が、コンパレータ１８の基準電圧Ｖｒｅｆ２を越えると、コンパレータ１８の出力は（ｆ）で示すようにローからハイレベルになり、トランジスタＱ４を導通させ、抵抗Ｒ６がプルダウンされ、ＦＥＴ１２のゲート・ソース間電圧電Ｖｇｓは、ＦＥＴ１２を飽和オンするための電位差（Ｖｇｓ２）になり、ＦＥＴ１２は完全にオンとなる。

一方、ツェナーダイオードＺＤ２でクランプされてからコンパレータ１８の出力が反転するまでの間にも平滑コンデンサ１３はチャージが続き、２４Ｖに限りなく近づく。つまり、抵抗Ｒ９とコンデンサＣ１の時定数Ｒ９・Ｃ１によりコンパレータ１８の出力端子での信号Ｓ２の発生を遅らせ、そのあとにＦＥＴ１２は完全にオンするため、突入電流の発生を確実に抑えることができる。

突入電流は平滑コンデンサ１３の充電途中に発生しやすいが、図１の実施形態によれば、平滑コンデンサ１３の充電途中はＦＥＴ１２のオン抵抗を高くし、平滑コンデンサ１３の電圧が電源電圧近傍になるのを待ってからＦＥＴ１２を完全オンすることになるため、突入電流をほぼゼロにすることができる。

また、コンパレータ１８の出力信号Ｓ２は、平滑コンデンサ１３へのチャージが完了したことを示す信号となり、制御回路１６は、これをトリガーとして負荷１５を制御することができる。

さらに、コンパレータ１７は、入力電圧Ｖｉｎが異常に低くなったような場合に、その出力端子にハイレベルＨ（図２（ｂ）の破線）の信号を出力し、トランジスタＱ５，Ｑ３をオンにして、ＦＥＴ１２をオフさせるものである。つまり、入力電圧が低下してもが後段に影響を及ぼさない規定電圧をＶｏｎとし、基準電圧Ｖｒｅｆ１の下限値をＶｍｉｎとしたとき、下限値Ｖｍｉｎ＞規定電圧Ｖｏｎに設定しておけば、入力電圧Ｖｉｎの電圧が異常に低くなったときにコンパレータ１７の出力端子はハイレベルになり、トランジスタＱ５，Ｑ３をオンにして、ＦＥＴ１２をオフさせることができ発熱、発火を防ぐことができる。

尚、図１の構成においては、オンオフ制御信号Ｓ１をハイレベに保持した状態で、直流電圧源１１をオンオフして電源供給を制御する場合にも同様に動作する。つまり、直流電圧源１１の供給をインターロックスイッチ、リレー等の素子によって制御したとしても、突入電流は防止することができる。

また、ツェナーダイオードＺＤ１は、入力電圧Ｖｉｎがある程度変動しても、ＦＥＴ１２のＶｇｓがばらつくのを防止する効果があり、抵抗Ｒ４とＲ５は、コンパレータ１７が入力電圧Ｖｉｎを検出する際に、検出しやすいレベルに調整する役割がある。抵抗Ｒ８は、ツェナーダイオードＺＤ２のツェナー電流を一定範囲に押えるように調整され、さらに、ダイオードＤ１は、コンデンサＣ１の電荷をすばやく放電させ、回路の応答性を早め、誤動作を防止する役割がある。

また直流電源Ｖｉｎが投入されても、制御信号Ｓ１が出力されない場合は、ＦＥＴ１２はオフとなるし、電源電圧が異常に低い場合は、コンパレータ１７の出力によってＦＥＴ１２はオフとなる。

このように、本発明では、電源投入時にＦＥＴ１２を高オン抵抗から低オン抵抗状態に順次切り替える２段階オン制御と、充電電圧検出を遅延させることにより、確実に突入電流を抑制することができる。また、大電流用ＦＥＴの使用は１個だけで済むため、よりコスト低減が見込める。

尚、本発明の実施形態は上記した例に限られず、特許請求の範囲を逸脱しない範囲で他の変形が可能である。

本発明の電源装置の一実施形態を示す回路図。同実施形態の動作を説明するための各部の信号波形を示す波形図。

符号の説明

１１…直流電圧源
１２…出力トランジスタ（ＦＥＴ）
１３…平滑コンデンサ
１４…出力端子
１５…負荷
１６…制御回路
１７，１８…コンパレータ
１９，２０…基準電圧源
Ｑ１〜Ｑ５…トランジスタ
ＺＤ１，ＺＤ２…ツェナーダイオード
Ｒ９，Ｃ１…時定数回路

Claims

直流電圧源と平滑コンデンサとの間に主導電路が接続され、制御電極に供給される電圧によって導通度が変化する出力トランジスタと、
電源オンオフ用の制御信号を出力する制御回路と、
前記出力トランジスタを介して充電される前記平滑コンデンサの充電電圧が所定レベル以上になったときに導通する第１のツェナーダイオードと、この第１のツェナーダイオードを介して所定の時定数で充電される第２のコンデンサと、この第２のコンデンサの電圧と所定の電圧値を有する第１の基準電圧とを比較する第１のコンパレータとを有し、前記充電電圧が前記直流電圧源から供給される入力電圧近傍になった時点で前記第１のコンパレータの出力端子に検出信号を出力する出力電圧検出部と、
電源オンオフ用の制御信号、及び前記検出信号に応答して前記出力トランジスタの制御電極の電圧を段階的に制御し、電源オンを指示する前記制御信号によって前記出力トランジスタを中間的な導通度に制御し、前記検出信号によって前記出力トランジスタの導通度をさらに高めるように制御するバイアス回路と、
を具備したことを特徴とする突入電流抑制回路を備えた電源装置。
前記バイアス回路は、前記直流電圧源から供給される入力電圧を分圧して前記出力トランジスタの制御電極に供給する分圧回路と、この分圧回路の分圧点と前記直流電圧源との間に接続された第１のトランジスタと、前記出力トランジスタの制御電極と基準電位点間に接続された第２のトランジスタとを有し、
電源投入時に、前記入力電圧によって前記第１のトランジスタをオン動作させるとともに、電源オンを指示する前記制御信号によって前記第１のトランジスタをオフ動作させ、前記出力電圧検出部からの検出信号によって前記第２のトランジスタをオン動作させることを特徴とする請求項１記載の突入電流抑制回路を備えた電源装置。
さらに、前記直流電圧源から供給される入力電圧を検出し、この入力電圧が所定のレベル以下に低下したときに検出信号を出力する入力電圧検出部を有し、
前記入力電圧検出部からの検出信号によって前記出力トランジスタをオフするようにしたことを特徴とする請求項１記載の突入電流抑制回路を備えた電源装置。
前記入力電圧検出部は、前記入力電圧を第２のツェナーダイオードを含む分圧回路で分圧した第１の電圧と、所定の電圧値を有する第２の基準電圧とを比較する第２のコンパレータを有し、この第２のコンパレータの出力端子から検出信号を得ることを特徴とする請求項３記載の突入電流抑制回路を備えた電源装置。