JP4966487B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
近年、新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してその表面のパッド電極と接続された貫通電極を有する。この半導体装置の裏面には、半田等の金属部材から成るボール状の導電端子が格子状に複数配列され、これらの導電端子は配線層を介して前記貫通電極に接続されている。そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板、例えばプリント基板上の配線パターンに接続している。
このＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。
図１９は貫通電極を有したＢＧＡ型の半導体装置の貫通電極部の断面図である。シリコン（Ｓｉ）等から成る半導体基板１０の表面にはパッド電極１１が層間絶縁膜１２を介して形成されている。さらに半導体基板１０の表面には、例えばガラス基板のような支持体１３が樹脂層１４を介して接着されている。また、半導体基板１０を貫通し、パッド電極１１に到達するビアホール１６が形成されている。このビアホール１６の側壁及び半導体基板１０の裏面にはシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）等から成る絶縁膜１７が形成されている。
さらに、ビアホール１６の中にはパッド電極１１と接続されたバリアシード層２０及び貫通電極２１が形成されている。半導体基板１０の表面には、貫通電極２１と繋がった配線層２２が延在している。そして、半導体基板１０の裏面の貫通電極２１、配線層２２及び絶縁膜１７を被覆して、ソルダーレジストから成る保護層２３が形成されている。配線層２２上の保護層２３には開口部が形成され、この開口部を通して配線層２２と接続されたボール状の導電端子２４が形成されている。
特開２００３−３０９２２１号公報
しかしながら、上述したＢＧＡ型の半導体装置では、その耐久試験の１つとして熱サイクル負荷試験を行うと、図２０に示すように、主として半導体装置の４つのコーナー部（ダイシング後の半導体基板１０のコーナー部）において、保護膜２３が剥離したり、若しくは保護膜２３とその下層の絶縁膜１７の両方が半導体基板１０から剥離してしまい、半導体装置の信頼性が劣化するという問題があった。その原因は、半導体装置が熱サイクル負荷を受ける過程で、保護膜２３や絶縁膜１７に熱応力が加わり、その熱応力に耐えきれずに保護膜２３とその下層の絶縁膜１７が剥離するためと考えられる。
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に第１の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第２の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記第２の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第２の絶縁膜及び前記剥離防止層を被覆する保護層と、を備えることを特徴とするものである。
かかる構成によれば、剥離防止層のアンカー効果によりその上層の保護層の剥離が防止され、保護層の下層にある第２の絶縁膜についても剥離しにくくなる。また、前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする。保護膜の剥離は応力が集中する半導体基板のコーナー部で生じ易いことから、その部分に剥離防止層を配置することで保護膜等の剥離を効果的に防止できる。
さらに、前記半導体基板の裏面に溝又は穴部が形成され、前記第２の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする。かかる構成により、特に、第２の絶縁膜に対してアンカー効果が得られることで、さらに剥離防止効果が高まる。さらにまた、前記保護層が複数の島領域に分割されていることを特徴とするものである。かかる構成によれば、保護層にかかる熱応力が緩和されるので、保護層の剥離防止に効果がある。さらに、剥離進展防止効果がある。
また、本発明の半導体装置の製造方法は、その表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、前記パッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、前記ビアホールの側壁及び前記半導体基板の裏面を被覆する第２の絶縁膜を形成する工程と、前記ビアホールの中に前記パッド電極と接続された貫通電極及び、前記半導体基板の裏面上の前記第２の絶縁膜上の剥離防止層とを同時に形成する工程と、前記貫通電極、前記第２の絶縁膜及び前記剥離防止層を被覆する保護層を形成する工程とを備えることを特徴とするものである。
この製造方法によれば、保護層等の剥離防止効果が得られることに加え、貫通電極と剥離防止層とを同時に形成しているので、剥離防止層を形成するための特別の工程を設けなくても良いという製造方法に特有の効果が得られる。貫通電極と剥離防止層とは電解メッキ法により同時形成することが製造工程を短縮する上で望ましい。
本発明の半導体装置によれば、貫通電極を有した半導体装置において、保護膜や絶縁膜の剥離を防止できるので、半導体装置の信頼性を向上することができる。
次に、本発明の第１の実施形態について図面を参照しながら説明する。図１は半導体装置１００を裏面から見た平面であり、図２はそのコーナー部の拡大平面図、図３は図１、図２のＸ−Ｘ線に沿った断面図である。また、図１１（ａ）は、図１のＹ−Ｙ線に沿った断面図である。
この半導体装置１００の裏面には、図１に示すように、複数のボール状の導電端子２４がマトリクス状に配置され、個々の導電端子２４は貫通電極２１、配線層２２を通して、半導体装置の表面のパッド電極１１に接続されているものである。図１１（ａ）の断面図は、従来例で説明した図１９と基本的に同じものである。
本実施形態では半導体装置１００の４つのコーナー部に、絶縁膜１７、保護層２３の剥離を防止するための剥離防止層３０が形成されている。剥離防止層３０はコーナー部以外の半導体装置１０の空きスペース、例えば、ボール状の導電端子２４の間に配置することでさらに剥離防止効果を高めることができる。剥離防止層３０のパターン形状は、任意であるが、例えば図２の十字状形状でもよいし、矩形でもよい。
その断面構造は図３に示すように、半導体基板１０の裏面に形成された絶縁膜１７上に剥離防止層３０が形成され、この絶縁膜１７及び剥離防止層３０を被覆するようにソルダーレジスト等から成る保護層３０が形成される。剥離防止層３０は、電解メッキ法により形成する場合には、バリアシード層２０と上層の銅層２５からなる積層構造を有することになるが、保護層３０と密着性が良い単一金属層から構成されてもよい。一般に、酸化膜などの絶縁膜と比較して、銅はソルダーレジスト等からなる保護層２３との密着性がよく、アンカー効果が大きいことから、剥離防止層３０には少なくとも銅層を含むことが好ましい。
上述の剥離防止層３０が設けられた半導体装置１００の製造方法を図４乃至図１１を参照して説明する。ここで、図４乃至図１１における上側の図（a）は図１のＹ−Ｙ線に沿った断面図に対応しており、下側の図（b）は図１のＸ−Ｘ線に沿った断面図に対応するものである。
まず、図４に示すように、不図示の電子デバイスが表面に形成された半導体基板１０を準備する。不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。
さらに、半導体基板１０の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１１が形成されている。パッド電極１１は、第１の絶縁膜である層間絶縁膜１２を介して半導体基板１０の表面に形成されている。
ここで、半導体基板１０は例えばシリコン（Ｓｉ）から成り、好ましくは約２０〜２００μｍの膜厚を有している。また、パッド電極１１は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍの膜厚を有して形成される。また、層間絶縁膜１２は、例えば酸化膜から成り、好ましくは約０．８μｍの膜厚を有して形成される。
また、半導体基板１０の表面には、必要に応じて支持体１３が形成されてもよい。この支持体１３は、樹脂層１４を介して半導体基板１０の表面に形成されている。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１３は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１３は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。 また、支持体１３はテープ状のものであってもよい。この支持体１３は、後の工程において除去されるものであってもよい。もしくは、支持体１３は、除去されずに残されてもよい。
次に、図５に示すように、半導体基板１０の裏面上に、選択的に第１のレジスト層１５ａを形成する。即ち、第１のレジスト層１５ａは、半導体基板１０の裏面上のうち、パッド電極１１に対応する位置に開口部を有している。次に、この第１のレジスト層１５ａをマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。ドライエッチングのエッチングガスとしては公知のＣＨＦ３等を用いることができる。
このエッチングにより、パッド電極１１に対応する位置の半導体基板１０を当該裏面から当該表面に至って貫通するビアホール１６が形成される。ビアホール１６の底部では、層間絶縁膜１２が露出され、その下方にパッド電極１１が接している。さらに、第１のレジスト層１５ａをマスクとして、ドライエッチングもしくはウェットエッチングにより、ビアホール１６の底部で露出する層間絶縁膜１２をエッチングして薄膜化するか、もしく完全に除去する。あるいは、層間絶縁膜１２のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
次に、第１のレジスト層１５ａを除去した後、図６に示すように、ビアホール１６内を含む半導体基板１０の裏面の全面に、第２の絶縁膜である絶縁膜１７を形成する。ここで、絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。
次に、図７に示すように、絶縁膜１７上に、第２のレジスト層１８を形成する。次に、図８のように、第２のレジスト層１８をマスクとして、ビアホール１６の底部の絶縁膜１７（層間絶縁膜１２が残存している場合はこれも含む）をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。上記エッチングにより、ビアホール１６の側壁に形成された絶縁膜１７を残存させつつ、当該底部の絶縁膜１７を除去してパッド電極１１を露出することができる。上記エッチングの後、第２のレジスト層１８を除去する。
次に、図９に示すように、ビアホール１６を含む半導体基板１０の裏面の絶縁膜１７上に、バリアシード層２０を形成する。バリアシード層２０は、不図示のバリアメタル層とシード層とから成る積層構造を有している。ここで、上記バリアメタル層は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属から成る。上記シード層は、後述する配線層２２をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。バリアシード層２０は、例えば、スパッタ法、ＣＶＤ法、無電界メッキ法、もしくはその他の成膜方法によって形成される。なお、ビアホール１６の側壁の絶縁膜１７がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアシード層２０は、銅（Ｃｕ）から成るシード層のみから成る単層構造を有していてもよい。
次に、ビアホール１６内を含むバリアシード層２０上に、例えば電界メッキ法により、銅（Ｃｕ）から成る貫通電極２１、及びこの貫通電極２１と連続して接続された配線層２２を形成する。メッキ膜厚は、貫通電極２１がビアホール１６内に完全もしくは不完全に埋め込まれるような厚さに調整される。ここで、貫通電極２１及び配線層２２は、バリアシード層２０を介して、ビアホール１６の底部で露出するパッド電極１１と電気的に接続される。この電解メッキにより、半導体装置のコーナー部においては図９（ｂ）に示すように、配線層２２と連続した銅層２５がバリアシード層２０上に形成される。
次に、図１０に示すように、半導体基板１０の裏面の配線層２２上及び銅層２５上に、配線層２２及び銅層２５を所定のパターンにパターニングするための第３のレジスト層１５ｂを選択的に形成する。第３のレジスト層１５ｂは、所定のパターンに対応して残存させる配線層２２及び銅層２５の領域上に形成される。残存させる配線層２２の領域は、少なくともビアホール１６の形成領域、剥離防止層３０の形成領域を含む。
次に、第３のレジスト層１５ｂをマスクとして、不要な配線層２２、銅層２５、及びバリアシード層２０をエッチングして除去する。このエッチングにより、配線層２２が所定の配線パターンにパターニングされる。一方、図１０（ｂ）においては、このエッチングにより銅層２５及びバリアシード層２０からなる剥離防止層３０が形成される。
次に、図１１に示すように、第２のレジスト層１５ｂを除去した後、半導体基板１０の裏面上に、これを被覆して、例えばソルダーレジストのようなレジスト材料等から成る保護層２３を形成する。保護層２３のうち配線層２２に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２２上に、例えばハンダ等の金属から成るボール状の導電端子２４がスクリーン印刷法を用いて形成される。
以上の工程により、コーナー部に剥離防止層３０を有し、半導体チップ１０及びそれに積層された各層から成る半導体装置１００が完成する。以上の工程はウエハー工程により行われるため、１枚のウエハーに多数の半導体装置１００が同時に形成されることになる。そこで、多数の半導体装置１００の境界であるダイシングラインに沿ってダイシングを行うことにより、図１に示すような個々の半導体装置１００に切断分離する。
次に、本発明の第２の実施形態について図面を参照しながら説明する。図１２は半導体装置１００のコーナー部の拡大平面図、図１３は図１２のＸ−Ｘ線に沿った断面図である。本実施形態が第１の実施形態と異なる点は、半導体基板１００の裏面に溝又は穴部２８が形成され、絶縁膜１７及び剥離防止層３０の一部がこの溝又は穴部２８の中に配置されるようにした点である。これにより、特に、絶縁膜１７と半導体基板１０とが溝又は穴部２８のアンカー効果により強く密着するため、さらに剥離防止効果が高まる。
本実施形態の半導体装置の製造方法について図１４乃至図１６を参照して説明する。図１４乃至図１６における上側の図（a）は図１のＹ−Ｙ線に沿った断面図に対応しており、下側の図（b）は図１２のＸ−Ｘ線に沿った断面図に対応するものである。
最初に、図１４に示すように、第１の実施形態と同様に、不図示の電子デバイスが形成された半導体基板１０を準備する。半導体基板１０の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１１が形成されている。パッド電極１１は、第１の絶縁膜である層間絶縁膜１２を介して半導体基板１０の表面に形成されている。半導体基板１０の表面には、必要に応じて支持体１３が形成されてもよい。
次に、図１５に示すように、半導体基板１０の裏面上に、選択的に第１のレジスト層１５ａを形成する。即ち、第１のレジスト層１５ａは、パッド電極１１に対応する領域に対応した第１の開口部、剥離防止層３０が形成される領域に対応した第２の開口部を有している。ここで、第２開口部は第１の開口部に比して小さく設定する。例えば、第１の開口部が数十μｍ以上であれば、第２の開口部は約５μｍである。
次に、この第１のレジスト層１５ａをマスクとして、ドライエッチング法により、半導体基板１０をエッチングする。エッチングガスとしては公知のＣＨＦ３等を用いることができる。このエッチングにより、パッド電極１１に対応する領域の半導体基板１０を貫通するビアホール１６及び、半導体基板１０を貫通しない溝又は穴部２８が形成される。これは、第２の開口部の開口径が比較的小さいため、そこからエッチングガスが中に入りにくいため、ビアホール１６が完全に形成された時点で、この部分では半導体基板１０が貫通されるには至らないためである。半導体基板１０の厚さを１３０μｍとすれば、溝又は穴部２８の深さは５０μｍ程度である。その後は、第１の実施形態と同様の工程を施すことにより、図１６に示すように溝又は穴部２８に部分的に埋め込まれた剥離防止層３０を有する半導体装置が得られる。
次に、本発明の第３の実施形態について図面を参照しながら説明する。図１７は半導体装置１００のコーナー部の拡大平面図、図１８（ａ）は図１７のＸ−Ｘ線に沿った断面図である。本実施形態が第１の実施形態と異なる点は、保護層２３が複数のスリットＳＬを隔てて、複数の島領域２３Ａに分割されていることである。特に、半導体装置１００のコーナー部においてそのような島領域２３Ａを形成することが効果的であるが、半導体装置１００の全面に渡って島領域２３Ａを形成してもよい。このように、ソルダーレジスト等から成る保護層２３を複数の島領域２３Ａに分割することで、熱応力が分散され、保護膜２３及び絶縁膜１７の剥離を防止することができる。保護層２３を複数の島領域２３Ａに分割する工程は、ボール状の導電端子２４を形成するための開口部を保護層２３に開口する工程と同時に行うことができる。
また、本実施形態の特徴構成は、第２の実施形態に適用することもできる。即ち、図１８（ｂ）に示すように、半導体基板１００の裏面に溝又は穴部２８が形成され、絶縁膜１７及び剥離防止層３０の一部がこの溝又は穴部２８の中に配置される。そして、半導体装置１００のコーナー部もしくは、半導体装置１００の全面に渡って、島領域２３Ａを形成する。
更には、剥離防止層３０を形成することなく、保護層２３にスリットを入れるものであっても良い。
本発明の第１の実施形態に係る半導体装置の平面である。 本発明の第１の実施形態に係る半導体装置のコーナー部の拡大平面図である。 図２のＸ−Ｘ線に沿った断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置のコーナー部の拡大平面図である。 図１２のＸ−Ｘ線に沿った断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置のコーナー部の拡大平面図である。 図１７のＸ−Ｘ線に沿った断面図である。 従来例の半導体装置の貫通電極部の断面図である。 従来例の半導体装置のコーナー部の断面図である。

Claims (13)

  1. 半導体基板と、前記半導体基板の表面に第１の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第２の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記第２の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第２の絶縁膜及び前記剥離防止層を被覆する保護層と、を備え、
    前記半導体基板の裏面に溝又は穴部が形成され、前記第２の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする半導体装置。
  2. 前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする請求項１に記載の半導体装置。
  3. 前記保護層が複数の島領域に分割されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項１、２、３のいずれか１項に記載の半導体装置。
  5. 半導体基板と、前記半導体基板の表面に第１の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第２の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記貫通電極と接続され前記半導体基板の裏面の前記第２の絶縁膜上を延在する配線層と、前記第２の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第２の絶縁膜、前記配線層及び前記剥離防止層を被覆する保護層と、前記配線層上に形成された前記保護層の開口部を通して前記配線層に接続された導電端子と、を備え、前記半導体基板の裏面に溝又は穴部が形成され、前記第２の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする半導体装置。
  6. 前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする請求項５に記載の半導体装置。
  7. 前記保護層が複数の島領域に分割されていることを特徴とする請求項５又は６に記載の半導体装置。
  8. 前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項５、６、７のいずれか１項に記載の半導体装置。
  9. その表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
    前記パッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、
    前記ビアホールの側壁及び前記半導体基板の裏面を被覆する第２の絶縁膜を形成する工程と、
    前記ビアホールの中に前記パッド電極と接続された貫通電極及び、前記半導体基板の裏面上の前記第２の絶縁膜上の剥離防止層とを同時に形成する工程と、
    前記貫通電極、前記第２の絶縁膜及び前記剥離防止層を被覆する保護層を形成する工程と、
    前記ビアホールと同時に前記半導体基板の裏面に溝又は穴部をエッチングにより形成する工程とを備え、前記第２の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に形成されることを特徴とする半導体装置の製造方法。
  10. 前記貫通電極及び前記剥離防止層は電解メッキ法により形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記剥離防止層は前記半導体基板のコーナー部に形成されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記保護層を複数の島領域に分割する工程を備えることを特徴とする請求項９、１０、１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項９、１０、１１、１２のいずれか１項に記載の半導体装置の製造方法。
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