JP4981223B2 - 集積回路チップ上の他の回路コンポーネント上に形成されたマイクロ加工トランスデューサおよびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、音響トランスデューサの分野、特に他の集積回路コンポーネントと同一のチップ上に形成されたマイクロ加工トランスデューサおよびその製造方法に関する。
【０００２】
【従来の技術】
音響トランスデューサは音波を放出し受信するために使用される電子装置である。人間の聴覚の範囲を超える周波数で動作する音響トランスデューサは医療イメージング、非破壊評価、その他の応用で使用される。超音波周波数範囲で動作する音響トランスデューサの最も共通の形態はピエゾ電気トランスデューサである。
【０００３】
典型的な超音波医療イメージングシステムでは、音響トランスデューサは増幅器、アナログデジタル変換器、デジタルアナログ変換器、スイッチ、アナログマルチプレクサ、デジタルマルチプレクサ、マイクロプロセッサまたはマイクロ制御装置のような他のコンポーネントと共に使用される。容量性マイクロ加工トランスデューサのような異なるタイプのトランスデューサは通常ピエゾ電気コンポーネントを使用するシステムで使用されることができる。これらのシステムでは、使用されるトランスデューサは電気的にトランスデューサを適切なコンポーネントへ接続するケーブルによってある他のコンポーネントに接続される。
【０００４】
前述のシステムで使用されるマイクロ加工されたトランスデューサは、図１のＡで示されているように、膜14にカバーされているボイド（空洞）領域12を含む通常のマイクロ加工されたトランスデューサ10を含んでいる。膜14の上部にはキャパシタの１つの電極16が位置され、ボイド領域12の下部にはキャパシタの別の電極18が位置されている。
【０００５】
動作において、このようなトランスデューサは音響信号の発生または音響信号の検出に使用されることができる。トランスデューサの電極に電気信号を発生することによって、電極16と18間で静電気の引力が生じる。この引力は膜14の振動を生じさせ、したがってこの運動により音響信号が発生する。同様に入来する音響信号は膜14を振動させる。この振動は２つの電極16と18間の距離を変化させ、２つの電極16と18間の関連するキャパシタンスの変化が生じる。膜14の運動、したがって入来する音響信号が検出される。
【０００６】
マイクロ加工された音響トランスデューサの感度の改良が提案されている。その１つの例は米国特許第09/315,896号明細書（発明の名称“Acoustic Transducer And Method Of Making The Same ”、1999年５月20日）に開示されている音響トランスデューサである。
【０００７】
集積されているか、あるいは集積されていない音響トランスデューサのアレイも知られている。典型的な音響トランスデューサアレイでは、独立した音響トランスデューサが励起され異なる位相で応答されることができる。音響トランスデューサのアレイはイメージング機能を可能にし、アレイ中の各独立した音響トランスデューサは異なる信号ラインをもたなければならず、それによって発生および／または検出される信号は独立して制御されることができる。アレイの独立した音響トランスデューサ数が大きくなる程、異なる音響トランスデューサの制御に必要な付加的な信号ライン数は非常に大きくなり、アレイの最終的な寸法を限定する。マイクロ加工された音響トランスデューサ装置の文脈では、電気回路との適切な電気接触を設定できる利用可能な通路数は限定されるので、マイクロ加工された音響トランスデューサの大きなアレイは利用可能ではない。
【０００８】
また、他の集積回路と共に形成される音響トランスデューサの単一の素子およびアレイも従来得られていない。しかしながらＰＣＴWO/98/19140 号明細書には同一の集積回路チップ上にトランスデューサと他の電子コンポーネントを配置することが提案されている。このＰＣＴ明細書の図１から採用した図１のＢはトランスデューサが他の電子コンポーネント13と一体的に形成されることを示している。したがって、例えば、トランスデューサの下側電極は他の電子コンポーネント13と同一の基板区域内で形成される。しかしながら、この他の特定の集積回路と共にトランスデューサを形成する方法は、結果的な集積回路がトランスデューサ用のある区域と、電子コンポーネント13用の近接区域を与えることを必要とし、それは非常にそのレイアウトが複雑な集積回路を生じる。さらに、合理的な数の製造工程でトランスデューサを得るために、設計に対する妥協をしなければならないか、または必要とされるプロセスステップ数の増加によって非常に高価なプロセスになる。したがってこの方法は欠点を有し、この方法は広く普及する使用であるとは考えられない。
【０００９】
【発明が解決しようとする課題】
したがって、マイクロ加工されたトランスデューサは多数の利点を有するが、広く普及した使用には依然として多数の障害が存在することが認識される。前述の欠点に加えて、固有の別々の基板上にマイクロ加工されたトランスデューサを製造することはシステムに付加的な限定を与えることが本発明者により認識された。特に、マイクロ加工されたトランスデューサチップが電子回路に接続されるとき、このような電気的接続およびディスクリートな電子装置の電気的負荷（実数および虚数負荷）はトランスデューサの性能に悪影響を与える。
【００１０】
それ故、同一のチップで他の集積回路コンポーネントの上に線形アレイで単独に、または２次元マトリックスで形成されることができるマイクロ加工されたトランスデューサとその製造方法が必要とされる。
【００１１】
本発明の目的は、同じ集積回路上の他の回路コンポーネント上に形成される音響トランスデューサまたはこのようなトランスデューサのアレイを提供することである。
【００１２】
本発明の別の目的は、同じ集積回路上の増幅器または増幅器のアレイ上に形成される音響トランスデューサまたはこのようなトランスデューサのアレイを提供することである。
【００１３】
本発明の別の目的は、同じ積回路上のアナログデジタルおよびデジタルアナログ変換器、またはこのような変換器のアレイ上に形成される音響トランスデューサまたはこのようなトランスデューサのアレイを提供することである。
【００１４】
本発明のさらに別の目的は、同じ集積回路上のマルチプレクサの上に形成される音響トランスデューサアレイを提供することである。
【００１５】
本発明のさらに別の目的は、同じ集積回路上の他の回路コンポーネント上に音響トランスデューサとこのようなトランスデューサのアレイを製造する方法を提供することである。
【００１６】
本発明のさらに別の目的は、同じ集積回路上のマルチプレクサを覆って音響トランスデューサを製造する方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明は、単一の集積回路チップ上に形成されたトランスデューサアレイを与えることによって前述の目的を達成し、それにおいて音響トランスデューサのアレイが含まれ、それぞれ音響信号を検出してトランスデューサ信号を発生することができ、間にボイド領域が存在する第１および第２の電極と、第１および第２の電極の一方に関連する少なくとも１つの信号ラインとを含んでいる。音響トランスデューサのアレイの下には複数の増幅器および他の回路コンポーネントが位置され、それによってそれぞれ複数の増幅器は一方の音響トランスデューサに関連する信号ラインの一方に結合され、増幅器出力の信号ライン上に増幅されたトランスデューサ信号を得るために関連するトランスデューサ信号を増幅することができる。
【００１８】
本発明はまた、他の回路コンポーネントの上に配置されたトランスデューサのアレイを有する集積回路チップの製造方法を提供する。この方法は最初に製造プロセスを使用して半導体基体上に他の回路コンポーネントを形成する。製造プロセスは、予め定められた最大の温度を超える温度にある時間さらされる場合に故障を生じる材料を使用し、形成するステップはトランスデューサの相互接続ラインがその次に接続されることができる相互接続点の形成を含んでいる。その後、トランスデューサのアレイは他の回路コンポーネントの上に形成される。トランスデューサのアレイを形成するステップは、先に形成された他の回路コンポーネントが予め定められた最大の温度を超える温度にある期間さらされることを阻止するために別の製造プロセスを使用する。トランスデューサのアレイを形成するステップは、各トランスデューサに関連する少なくとも１つの電極を相互接続点に結合するトランスデューサ相互接続ラインを形成することを含んでいる。
【００１９】
【発明の実施の形態】
本発明の特徴、目的、利点は、図面を伴った以下の詳細な説明からさらに明白になるであろう。図面においては同一の参照符号は全体を通じて対応して識別される。
添付図面で示されている本発明の好ましい実施形態について詳細に説明する。本発明は好ましい実施形態を伴って説明されるが、これらは本発明をこれらの実施形態に限定することを意図しているものではないことが理解されるであろう。対照的に、本発明は置換、変形、均等物をカバーすることを目的とし、これは特許請求の範囲により限定されている本発明の技術的範囲内に含まれる。
【００２０】
図２のＡおよびＢは、本発明の実施形態による同一の集積回路上に位置された回路装置を覆って形成される音響トランスデューサのアレイの一部の１実施形態を示している。
【００２１】
図２のＢは、以下さらに説明するように、ある相互接続部230A、230B、230Cに関してそれぞれトランスデューサ100A、100B、100Cの上部電極350A、350B、350Cの相対的な位置を示している上部電極レベルの平面図である。図２のＡの断面図は図２のＢで示されているラインＡ−Ａに沿った断面であり、半導体基板に形成される回路コンポーネント50を示している。回路コンポーネント50は種々の回路機能を形成でき、その数は本発明にしたがって好ましくされている。特に、増幅器、スイッチ、フィルタ、同調ネットワーク等のアナログ回路と、マルチプレクサ、カウンタ、バッファ等のデジタル回路と、デジタルアナログおよびアナログデジタル変換器等の混合された信号回路（デジタルアナログ機能の両者を含む回路）は以下説明するように本発明にしたがって特別な有用性を有する。回路コンポーネント50上には図示されたトランスデューサ100A、100B、100C等のトランスデューサが配置されている。トランスデューサ100A、100B、100Cはそれぞれ１つのトランスデューサセル200A、200B、200Cからなるとして示されている。勿論、各トランスデューサ100 は１または、数百または数千等の３よりも多数のそれらの関連するトランスデューサセル200 を有してもよい。多数のこのようなトランスデューサ100 は典型的にウェハ上に同時に形成され、ウェハは技術で知られているように異なるダイに切断される。
【００２２】
図２のＡで示されている本発明の１特徴は、同一の集積回路チップの回路コンポーネント50上を覆ったトランスデューサ100 の配置であり、これはトランスデューサ100 の下の回路コンポーネント50の配置として観察されることもできる。回路コンポーネント50上のトランスデューサ100 の配置とトランスデューサ100 の下の回路コンポーネント50の配置は、換言すれば、トランスデューサ100 と回路コンポーネント50が集積回路チップの異なる層に配置されることを示すために広く解釈されることを目的とする。この特徴に加えて、以後説明するある特別な実施形態では、トランスデューサの特別な位置に関するあるコンポーネントの特別な配置を指示している。回路コンポーネント50の上方のトランスデューサ100 の配置は、以後説明するように、通常のトランスデューサシステムと比較したとき信号ルーティングに関してキャパシタンスと、必要な電気接続の数とを減少させ、製造を容易にする。さらに、回路コンポーネント50の上のトランスデューサ100 の配置は関連する電気接続により必要とされるスペースを減少し、それによって３次元イメージングシステム等のあるシステムで必要とされる２次元トランスデューサマトリックスのようなアレイの一部を形成できるトランスデューサの総数を非常に大きくする。
【００２３】
本発明の別の特徴は、（図２のＡとＢで示され以下さらに説明される）相互接続部320A、320B、320C、230A、230B、230Cのような各トランスデューサ100 のそれぞれの上部および下部電極を下に配置された回路コンポーネント50へ電気的に接続するための接続部の使用である。特に、本発明によれば、以下詳細に説明するように、電子回路装置またはコンポーネント50は既にトランスデューサ100 の形成前に形成されているので、回路コンポーネント50はトランスデューサ100 の形成中およびトランスデューサ100 を下に位置する回路コンポーネント50へ接続するときに損傷を受けないことを確実にするための注意が必要である。
【００２４】
本発明のさらに別の特徴は、トランスデューサの製造前に集積回路ウェハ上に電子コンポーネントを適切に処理し、電子コンポーネント上を覆ってトランスデューサを処理することであり、それによって電子コンポーネントは破壊されず、またはトランスデューサの形成に必要な製造ステップにより悪影響されない。以下説明するように、これはトランスデューサの製造前に集積回路表面の平坦化を必要とし、先に形成された電子コンポーネントを破壊させたり悪影響を与えたりする熱処理レベルを生成しないプロセスステップの使用を必要とする。
【００２５】
本発明のさらに別の特徴は、トランスデューサからの信号が他の回路コンポーネントに影響しないように、またはその反対に影響しないように、異なるタイプの雑音を減少するための接地平面を使用することである。
【００２６】
本発明の前述の特徴によって、それ故、他の回路装置、特に標準的なＣＭＯＳまたはバイポーラタイプの処理を使用して形成された他の回路装置を含んでいる同一の集積回路チップ上にマイクロ加工された音響トランスデューサを得ることが可能であり、そのコンポーネントは、約１乃至８時間の低圧の化学蒸着（ＬＰＣＶＤ）薄膜の典型的な付着時間のような任意の重要な時間中に、典型的に摂氏４００℃を超える高温を受けるならば損傷される。
【００２７】
本発明の好ましい実施形態にしたがって回路コンポーネント50の上部に音響トランスデューサ100 のアレイを製造するプロセスを図３−１８を参照して説明する。図３−図１１、図１３のＡと図１４−１８の断面図は図２のＢのラインＡ−Ａに沿って取られ、図１２と図１３のＢの断面図は図２のＢのラインＢ−Ｂに沿って取られていることに注意すべきである。種々の異なるステップとステップのシーケンスは本発明によるアレイに音響トランスデューサを製造するために使用されることができることも明白である。
【００２８】
図３から始めると、プロセスはシリコンまたは他の半導体基板300 で開始する。回路装置50はその後、ＣＭＯＳまたはバイポーラ処理のような通常の処理を使用して基板300 中またはその上に製造される。回路装置50の一部として基板300 を覆って形成される典型的な半導体、絶縁体、導電層は基板300 上に形成される１つの区域302 で示されることに注意すべきである。回路装置50は基板300 内に全体的に形成されることができ、さらに典型的にこれらは図示されているように基板300 中またはその上に形成される。回路装置50がどのように製造されるかには関係なく、トランスデューサ100 はその上にアレイで形成されることができる。
【００２９】
図４に示されているように、好ましくは１０，０００オングストロームの厚さを有する低温シリコン酸化物310 等の集積回路の保護層310 が形成される。この保護層310 はまた典型的に、下に配置され一般的に形成された集積回路を保護する目的に使用される上部パッシベーション層である。化学機械研磨（ＣＭＰ）のような種々の既知の技術は保護層310 の平坦化に使用されることができ、この保護層310 は一般的に下に形成される電子コンポーネントにより平坦ではない上部表面を有する。
【００３０】
その後、図５で示されているように、穴315A、穴315B、穴315Cのような穴315 は、フォトリソグラフパターン化と、緩衝された酸化物ウェットエッチング（緩衝されたフッ化水素酸溶液）またはプラズマエッチング、または他の技術で知られている技術のような適切なエッチングプロセスを使用して保護層にエッチングされ、それによって電気配線接続層または、トランスデューサ100 の１つの下部電極に電気的にそれぞれ接続される必要のある回路コンポーネント50に関連する層の異なる接触区域を露出する。回路コンポーネントおよびトランスデューサ電極（下部および上部電極の両者）の物理的レイアウトは整列されなければならず、それによって電気接続がトランスデューサ100 、電子装置50または他の電気接続と干渉する電気接続なしに設けられることができる。以下詳細に説明するトランスデューサ100 から分離された区域における上部電極の相互接続部230 の配置はこの干渉の発生を防止する。
【００３１】
図６で示されているように、その後、例えば厚さ２，５００−５，０００オングストロームの範囲の導体220 の付着が行われる。好ましい実施形態では、この導体はアルミニウム（Ａｌ）であるが、導体はインジウム錫酸化物（ＩＴＯ）のような低温で付着されることができる任意の導体、および２次電子放射から発生される熱が製造プロセスの無害特性を維持できる程度に低い限りその他のスパッタ導体であってもよい。導体220 の付着により、穴315 は、比較的厚い付着とその後の平坦化の場合に充填され、またはそれらの外形はコンフォーマルな薄い付着の場合には被覆され、それによって相互接続部320 を生成し、これは一般的にはバイア孔として知られている相互接続部320A、320B、320Cとして示され、下部電極320 が回路コンポーネント50の電気接続部に電気的に接続されることを可能にする。あるトランスデューサセルが共に接続されることができるように、ある関連する相互接続部が存在してもよい。図７は結果的なパターン化された下部電極320A-Cを示している。
【００３２】
その後、図８を参照して示されているように、絶縁膜330 の下層絶縁膜部分330Aが付着される。この下層絶縁膜部分330Aは、例えば（“ＰＥＣＶＤ”窒化物としても知られている）プラズマ強化された化学蒸気付着を使用して与えられるシリコン窒化物のような絶縁体である。与えられた下層絶縁膜部分330Aは典型的に５０ＭＰａよりも小さい測定された残留応力を有する。残留応力はプラズマの周波数と、ガスを伝播する窒素とシリコンの相対的な濃度を変更することにより調節されてもよい。下層絶縁膜部分330Aは典型的に約０．１乃至０．３μｍの範囲の厚さに付着される。さらに、平坦化された層として便宜上示されているが、実際は付着された下層絶縁膜部分330Aは平坦化されず、代わりに実質上種々の表面にわたって均等な厚さを有し、それによって下層絶縁膜部分330 が設けられた表面の外形は技術で知られているように、次の層の形成を通じて永続し続ける。平坦化が使用されることができるが、この段階では必要ではない。したがって、この現象は良好に理解されるので、以後さらに説明しない。
【００３３】
図９で示されているように、技術で知られているように、アルミニウムまたは低温酸化物（ＬＴＯ）または燐でドープしたホウケイ酸ガラス（ＢＰＳＧ）のような犠牲層700 が付着される。付着の厚さは典型的に０．０５乃至１μｍの範囲であるが、このような装置の特別な応用は均一な厚さの付着を必要とする。レジストパターンはリソグラフで転写され、犠牲層700 は図１０で示されているようにパターンを残すようにエッチングされる。図示されているように犠牲層は各トランスデューサ100A、100B、100C内でそれぞれ作られるボイド領域に対応する部分700A、700B、700Cを含んでいる。この図では１つのトランスデューサ100 当りただ１つのボイド領域340 を示しているが、トランスデューサ100 は前述したように、それぞれボイド領域を有する複数のトランスデューサセル200 からなってもよいことが理解される。また通路702 も示されており、この通路702 は犠牲層を除去するエッチング剤が物理的にトランスデューサから分離された位置から導入されることを可能にする。
【００３４】
その後中間の絶縁膜部分330Bが付着された。好ましくは下層絶縁膜部分330Aの絶縁体と同じ絶縁体である。したがって、好ましい実施形態によれば、ＰＥＣＶＤシリコン窒化物は中間絶縁膜部分330Bとしてパターン化された犠牲層700 を覆って約０．１５μｍの厚さに付着され、それによって図１１で示されているようにパターン化された犠牲層700 を包囲しカバーする。
【００３５】
その後、ラインＢ−Ｂに沿った断面図である図１２で示されているように、バイア孔325A、325B、325Cのようなバイア孔325 はフォトレジストプロセスを使用して全ての層を通って基板300 までエッチングされ、それによって相互接続ラインを使用して１つのトランスデューサ100 の上部電極の１つにそれぞれ電気的に接続される必要がある回路コンポーネント50の明白な接触区域を露出する。
【００３６】
図１３のＡ、Ｂで示されているように、上部導体層920 がその後付着され、それによってＢ−Ｂ断面に沿って取られた図１３のＢで相互接続部230A、230B、230Cとして示されている相互接続ライン230 が形成される。本発明の１特徴にしたがって、コンポーネントの下に位置する各トランスデューサ100 に関連する回路コンポーネントを有することが望ましい。共通の有効な製造プロセスにより所望の結果を実現するために、相互接続ライン230 および以下説明する相互接続ライン350 の垂直寸法は相互接続ライン230 の水平寸法の５倍以上の大きさはない。結果として、上部導体層920 は図１４で示されているように、上部電極350 と結果的な相互接続部を生成するようなパターンでエッチングされる。
【００３７】
絶縁膜330 の上部層絶縁膜部330Cは、図１５で示されているように付着され、上部層絶縁膜部330Cの材料は好ましくは前述した下部層絶縁膜部330Aと中間絶縁膜部330Bで使用される材料と同一である。
【００３８】
その後、レジストパターンの形成と適切なプラズマエッチングを組合わせて使用して、バイア孔900 は図１０で示されている部分700A、700B、700C、702 のような犠牲層の残りの部分までの図１６で示されているエッチング剤のパスを与えるように生成される。したがって、バイア孔900 の形成後、犠牲層の残りの部分は技術で知られている犠牲ウェットエッチングまたは他の技術によりエッチングして取除かれる。例えば、バッファされたフッ化水素酸は低温酸化物（ＬＴＯ）犠牲層700 の場合に使用されることができる。犠牲エッチングは図１７で示されている空洞340A、340B、340Cのような空洞を形成する。その後、バイア孔900 は図１８で示されているように必要ならば浸漬トランスデューサのように好ましくは絶縁膜300 と同一材料を使用して充填される。勿論、上部層絶縁膜部330Cを覆って付加される付加的な材料はまた絶縁膜330 の一部になるか、または密封位置を除く全ての区域からその後エッチングされることができる。本発明の別の実施形態では、犠牲エッチングは中間膜部330Bの付着後にすぐ実行され、上部層絶縁膜部330Cは密封材料の役目をする。
【００３９】
図１９と２０のＡ−Ｂは本発明による接地平面の使用を示している。図１９は接地平面910 と、デジタルコンポーネントの接地にも使用されることができるが、本発明にしたがって使用されるアナログコンポーネントのカバーおよび／または接地に使用されることが好ましい導体とを示している。知られているように、接地平面は別の回路との干渉により１つの回路から発生される雑音を除去するために使用される。特に、接地平面910 は保護層310 内に設けられる。この接地平面310 を製造するため、付加的なプロセスステップが接地平面を与えるために必要とされ、それによって接地からアナログコンポーネントへの通路をカバーし提供し、下に位置する回路に接続するために信号ライン320 と220 の接地平面からの電気的な隔離を維持する。チップの全体的な幅に沿っているように接地平面910 は断面で示されているが、信号ライン320 と230 の区域を与えることに加えて、接地平面は典型的にデジタルコンポーネントではなくアナログコンポーネントだけをカバーするように設けることに留意する。
【００４０】
図２０のＡおよびＢは２つの異なる接地平面910 と920 の使用を示しており、その一方はアナログコンポーネントの接地平面であり、他方はデジタルコンポーネントの接地平面である。前述した同一の考察が２つの接地平面910 と920 を設けるために適用される。図２０のＢで示されているように、トランスデューサ100 と下に位置するアナログおよびデジタルコンポーネントに関して接地平面910 と920 の位置を示した簡単な図を示し、このアナログおよびデジタルコンポーネントを以下さらに説明する。示されているように、接地平面910 と920 は接地平面910 にオーバーラップできるが、これは示されているように、接地平面910 に関して位置されるアナログ回路と、接地平面920 に関して位置されるデジタル回路とを有することが好ましい。混合した信号回路は典型的にデジタル接地平面により遮蔽される。
【００４１】
図２１と図２２は、トランスデューサ100 のアレイが使用されている本発明の２つの実施形態を示している。トランスデューサ100 は多数の異なるサイズを有することができることに注意すべきである。多くの応用では、各トランスデューサ100 は２５０μｍ×２５０μｍのサイズが普通であるが、５００μｍ×５００μｍのように非常に大きくてもよい。現在のトランスデューサのタイプの最も実用的な範囲は５０μｍ×５０μｍ（２５００μｍ² ）から５００μｍ×５００μｍ（２５０，０００μｍ² ）である。しかしながら、１つのトランスデューサのカテーテルプロダクトは典型的に直径約０．７ｍｍ（ミリメートルまたは７００μｍ）と直径１．９ｍｍ（ミリメートルまたは１９００μｍ）の間のトランスデューササイズを有する。潜在的に大きいサイズのこれらのトランスデューサの場合では、本発明はコンポーネントのあるレイアウトを有効に認識する。トランスデューサ100 により使用されるコンポーネントは潜在的に集積回路チップの任意の位置に配置されることができ、以下説明するコンポーネントの特別な配置は、トランスデューサ100 により検出される信号が適切にオフチップに送信されること、および信号が所定のトランスデューサ100 へ送信されることを確実にする特別な利点を有し、それによってトランスデューサは送信のための対応する信号を発生できる。
【００４２】
これらの特別な実施形態を説明する前に、前述したように有効であることが決定された特定の回路装置50について説明する。信号の増幅はチップを付加的な電子装置へ接続するケーブルを含んだ他の回路の駆動を必要とするので、アナログ増幅器または増幅器のアレイは有効である。フィルタおよび同調ネットワーク等の付加的なアナログ電子装置は信号がさらに処理する前に信号を調節できるために有効である。
【００４３】
マルチプレクサは多数の信号ラインが少ない数でオフチップを実行することを可能にするので有効である。各トランスデューサに１対の信号ラインを有するのではなく、マルチプレクサを制御するための制御ライン以外に、必要とされるのはマルチプレクサとオフチップ電子装置間を接続する１対のラインだけである。
【００４４】
マルチプレクサと増幅器の組合わせはマルチプレクサを通過する前にトランスデューサにより検出される信号の増幅を可能にし、マルチプレクサの雑音はそうでなければ受信機の信号対雑音比を劣化するのでこの組合わせも有効である。
【００４５】
デジタルアナログおよびアナログデジタル変換器は、チップとの間の信号の送受信がデジタル形態で行われることを可能にし、したがってこれらの信号を電子雑音に対して免疫をもたせるためデジタル形態で特に有効である。さらにデジタル信号はオフチップ電子装置におけるデジタル信号処理の準備を直ちに行うことを可能にする。
【００４６】
さらにチップとの間のデータ流を緩衝するメモリセルは同様に有用である。
【００４７】
前述したような装置はよく知られており、集積回路におけるそれらの製造技術は理解される。しかしながら本発明はこれらの装置を既に説明したようにトランスデューサの下方に配置することに加えて、トランスデューサに関して種々の特別な形態で有効に配置することができる。
【００４８】
図２１のＡとＢは本発明による集積回路チップの一部分の平面図を示している。図２１のＡでは、以下説明するように、アレイ中の各トランスデューサ100 の下には種々の回路装置が位置されている。図２１のＢで示されているように、集積回路の一部分はその上にトランスデューサ100 を位置せず、その部分はトランスデューサ100 の下に位置される装置とは異なることが好ましい装置である。
【００４９】
図２２のＡとＢは、各トランスデューサ100 の下に位置されることが好ましい装置の２つの異なる実施形態を示している。図２２のＡとＢの両者は、各トランスデューサ100 に関連するスイッチ120 と増幅器の使用を示している。図２２のＡは上部電極350 と下部電極320 の一方だけがスイッチ100 に接続され、上部電極350 および下部電極320 の他方、典型的に上部電極350 が接地されている実施形態を示している。したがって、１つの信号ライン230 または320 だけがスイッチ120 へ接続されている。しかしながら、図２２のＢは上部電極350 と下部電極320 の両者がスイッチおよび増幅器に接続され、増幅器は例えば差動増幅器である実施形態を示している。いずれの実施形態でも、トランスデューサが励起および呼び掛けの両者に使用されないならばスイッチ120 は必要とされないことが理解されるが、制御ライン122 により制御されるスイッチ120 はトランスデューサ100 の励起または呼び掛けを可能にするように動作する。最も簡単な構造では、スイッチ120 はＭＯＳトランジスタのゲートに接続される制御ライン122 を有する１対のＭＯＳトランジスタである。励起中、ライン124 に沿って受信された励起信号はスイッチ120 を介してトランスデューサ100 へ与えられ、対応する音響信号を発生する。呼掛け中、トランスデューサ100 により検出されるトランスデューサ信号は信号ライン230 および／または320 に沿って伝送され、スイッチ120 はトランスデューサ信号を増幅器130 へ接続し、そこで増幅器130 により増幅されたトランスデューサ信号を発生する。増幅器はまたパワー、典型的にＶｃｃまたはＶｃｃの導関数を受信し、その増幅を行う。スイッチ120 と増幅器130 は両者とも特定のトランスデューサ100 の下に位置されるので、受信された信号は他の電気的コンポーネントにより分配される前に増幅される。したがって信号対雑音比は非常に高く、トランスデューサの正確度はしたがって強化される。増幅器130 はその後、ライン132 に沿って増幅されたトランスデューサ信号を出力する。
【００５０】
図２１のＡの実施形態では、ライン132 に沿って送信される増幅されたトランスデューサ信号はその後さらに処理するために直接オフチップに送信される。したがってピンへの接続を必要とする複数の信号ライン132 のために、この実施形態では、示されているように全ての外部区域を使用することが望ましい。代わりに、出力ピンは通常の技術を使用してチップの下部を通過することもできる。しかしながら、この実施形態のアレイのサイズは特に出力ピンがチップの底部を通過することができないならば出力ピンの利用可能な区域により限定される可能性があることが認識されよう。
【００５１】
しかしながら、図２１のＢにより示される実施形態では、ライン132 に沿って伝送された増幅されたトランスデューサ信号はさらにオンチップで処理される。特に、マルチプレクサ130 、成形回路140 、デジタルアナログ変換器150 の組合わせはこのさらに行われる処理のためにオンチップに位置されることができる。またデジタルアナログ変換器はトランスデューサ100 の励起に使用されるアナログ励起信号を得るために使用されることができ、したがって関連する音響信号を発生する。
【００５２】
マルチプレクサ130 の使用は種々のトランスデューサ100 により検出され増幅器130 により増幅される種々の増幅されたトランスデューサ信号が、マルチプレクサ130 の同一の出力ラインを使用して出力されることを可能にし、マルチプレクサはオフチップから受信される制御信号によって制御される。これは利用可能なピン数の制限を緩和する。例えばアレイのトランスデューサ100 の１行当り１つのマルチプレクサまたは１列当たり１つのマルチプレクサが存在してもよいが、他の組合わせも作用する。出力ピンの数と、検出される信号が出力される速度との妥協が存在し、マルチプレクサの適切な数は所望の性能に基づいている。（予め定められた数の入力ラインで動作できる）マルチプレクサが多い程、速度は速くなるが、出力が多い程、制御ピンは必要とされる。
【００５３】
成形回路140 の使用は信号の濾波、位相遅延を得るための遅延ラインの挿入、他の波形成形を可能にする。このような回路はマルチプレクサ130 の前または後に挿入されることができる。
【００５４】
アナログデジタル変換器は知られているようにアナログ信号をその信号のデジタル表示に変換する。アナログデジタル変換器150 はチップ出力とマルチプレクサ130 との間に位置される。アナログデジタル変換器はまた、知られているように変換を必要とする信号に加えてパワー、システムクロック、適切に動作するように新しいサンプルが取られるべきであることを示す信号を受信する。
【００５５】
図２３は本発明の別の実施形態による集積回路チップ部分の平面図を示している。図２３の実施形態では、各トランスデューサ100 はその下に先に説明したタイプのスイッチ120 、デジタルアナログ変換器125 、増幅器130 、アナログデジタル変換器150 を配置している。しかしながら、アナログデジタル変換器150 からのデジタル化された信号の出力において、本発明は異なる構造についても考慮しており、その２つが図２４のＡとＢに示されている。両電極を使用し両電極をスイッチングするような他の構造は前述されており、または明白になるであろう。図２４のＡで示されている構造では、デジタル化された信号は直列でライン132 （または並列でライン132 ）に沿ってメモリバッファ160 またはデジタルマルチプレクサ170 へ転送される。図２４のＢで示されている構造では、デジタル化された信号は直列でライン132 （または並列でライン132 ）に沿ってトランスデューサ100 の下に配置される局部メモリバッファ180 に与えられる。局部メモリバッファ180 から、デジタル化された信号はメモリバッファ160 またはデジタルマルチプレクサ170 へ送信される。デジタルマルチプレクサは前述のアナログマルチプレクサのデジタル等価物である。メモリバッファ160 デジタル化されたデータを一時的に記憶するように動作し、それによってデータはデータが受信される速度および回数と、データがチップから出力される速度および回数の差のために損失されない。メモリバッファはデジタル化されたデータを一時的に記憶するように動作し、それによってメモリバッファ160 またはデジタルマルチプレクサ170 がそれをまだ受信する準備がされていない場合にも損失されない。
【００５６】
前述の回路の組合わせに加えて、本発明はまたトランスデューサ100 に平坦な表面の提供と、トランスデューサ100 間のトレンチのエッチングまたはトランスデューサ間の壁の形成を考慮し、それによって音響結合が基板または周囲の媒体を介してトランスデューサ100 間に生じないようにしている。したがって、集積回路基板の機械的な処理は通常の製造技術を使用してこのような壁またはトレンチの製造を必要としない。
【００５７】
本発明を特定の実施形態を参照してここで説明したが、種々の変形および置換は前述の説明で意図されている。例えば、トランスデューサ100 の形成について特別なプロセスを説明したが、このようなトランスデューサ100 は他の方法で形成されることができる。したがって幾つかの例では、本発明の幾つかの特性は特許請求の範囲に記載されている本発明の技術的範囲を逸脱することなく対応した他の特徴を使用せずに使用されることが認識されよう。
【図面の簡単な説明】
【図１】 例示的な通常のトランスデューサの断面図。
【図２】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に形成される音響トランスデューサのアレイの断面図および平面図。
【図３】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図４】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図５】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図６】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図７】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図８】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図９】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１０】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１１】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１２】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１３】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１４】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１５】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１６】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１７】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１８】 本発明の１実施形態による同じ集積回路上に位置された電子回路上に音響トランスデューサのアレイを形成するプロセスの説明図。
【図１９】 本発明による接地平面の使用を示した実施形態の概略図。
【図２０】 本発明による接地平面の使用を示した実施形態の概略図。
【図２１】 本発明のある実施形態によるトランスデューサアレイおよびトランスデューサアレイのコンポーネントを示した説明図。
【図２２】 本発明のある実施形態によるトランスデューサアレイおよびトランスデューサアレイのコンポーネントを示した説明図。
【図２３】 本発明の他の実施形態によるトランスデューサアレイおよびトランスデューサアレイのコンポーネントを示した説明図。
【図２４】 本発明の他の実施形態によるトランスデューサアレイおよびトランスデューサアレイのコンポーネントを示した説明図。

Claims (28)

1. 単一の集積回路チップを具備するトランスデューサ装置において、前記単一の集積回路チップは、
   前記単一の集積回路チップ内に埋設して形成され、それぞれ電極間に空洞が配置されている第１および第２の電極を備え、それぞれ音響信号の検出およびトランスデューサ信号の発生が可能である複数の音響トランスデューサと、
   前記単一の集積回路チップの内部を通って前記音響トランスデューサの第１および第２の電極の一方に接続されている少なくとも１つの信号ラインと、
   それら複数の音響トランスデューサのアレイの下方の位置の前記単一の集積回路チップ内に形成され、前記少なくとも１つの信号ラインによって前記複数の音響トランスデューサのそれぞれに前記単一の集積回路チップ内において結合され、トランスデューサ信号を増幅して出力信号ライン上に増幅されたトランスデューサ信号を出力する複数の増幅器とを具備しているトランスデューサ装置。
2. 各複数の増幅器は増幅器が結合されている音響トランスデューサの下に直接配置されている請求項１記載のトランスデューサ装置。
3. 各複数のトランスデューサは第２の信号ラインに関連しており、各複数の増幅器は第２の信号ラインに結合されている請求項１記載のトランスデューサ装置。
4. 各複数の音響トランスデューサは２，５００μｍ² 以上のサイズを有する請求項１記載のトランスデューサ装置。
5. 複数の音響トランスデューサの下方に配置されている複数のスイッチをさらに含んでおり、各複数のスイッチは複数の音響トランスデューサの１つに関連する１つの信号ラインに結合され、音響トランスデューサが検出された関連するトランスデューサ信号を増幅するために増幅器に接続されるべきか、または受信された励起信号にしたがって音響波を励起するように動作すべきであるかが制御可能にされている請求項１記載のトランスデューサ装置。
6. 各複数のスイッチはスイッチが結合されている音響トランスデューサの下に直接配置されている請求項５記載のトランスデューサ装置。
7. 複数の音響トランスデューサ下に配置されているアナログマルチプレクサをさらに含んでおり、このアナログマルチプレクサは１つのマルチプレクサ出力と複数のマルチプレクサ入力とを有し、各複数のマルチプレクサ入力はそれぞれ信号ラインの１つに結合し、マルチプレクサは複数のマルチプレクサ入力のある１つとマルチプレクサ出力との電気的な接続を可能にする制御信号を受信できる請求項１記載のトランスデューサ装置。
8. 複数のアナログマルチプレクサを含んでおり、それによって前記各マルチプレクサのマルチプレクサ入力は異なる複数の信号ラインのサブセットに結合され、前記異なる複数の信号ラインのサブセットは複数の音響トランスデューサに関連する複数の信号ラインを具備している請求項７記載のトランスデューサ装置。
9. アナログマルチプレクサは複数の音響トランスデューサのどれの下にも直接配置されていない請求項７記載のトランスデューサ装置。
10. 複数の音響トランスデューサの下に配置された複数のアナログデジタル変換器をさらに含んでおり、各複数のアナログデジタル変換器は増幅器出力信号ラインに結合されたアナログ入力ラインと、デジタルトランスデューサ信号が送信されることができるデジタル出力とを有している請求項１記載のトランスデューサ装置。
11. 各複数のアナログデジタル変換器はアナログデジタル変換器が結合される音響トランスデューサの下に直接配置されている請求項１０記載のトランスデューサ装置。
12. 各デジタル出力に結合され、デジタル化されたトランスデューサ信号を記憶することができるメモリをさらに含んでいる請求項１０記載のトランスデューサ装置。
13. メモリの一部分は複数の音響トランスデューサのいずれの下にも直接配置されていない請求項１２記載のトランスデューサ装置。
14. 複数の局部バッファメモリを含み、各局部バッファメモリは複数のデジタルアナログ変換器の１つに関連し、各局部メモリは関連する１つのデジタル出力に結合されている請求項１２記載のトランスデューサ装置。
15. 複数の局部バッファメモリはそれぞれアナログデジタル変換器が結合されている音響トランスデューサの下に直接配置されている請求項１４記載のトランスデューサ装置。
16. 複数の各増幅器に接地を与えることができる第１の接地平面をさらに含んでいる請求項１記載の装置。
17. デジタルコンポーネントに接地を与えることができる第２の接地平面をさらに含んでいる請求項１６記載の装置。
18. デジタルコンポーネントはメモリである請求項１７記載の装置。
19. 複数の音響トランスデューサの下方に配置されるデジタルマルチプレクサをさらに含んでおり、デジタルマルチプレクサは１つのマルチプレクサ出力と複数のマルチプレクサ入力とを有し、複数のマルチプレクサ入力はそれぞれデジタル出力の１つに結合され、デジタルマルチプレクサは複数のマルチプレクサ入力のある１つとマルチプレクサ出力との電気的な接続を可能にする制御信号を受信できる請求項１０記載のトランスデューサ装置。
20. 複数のマルチプレクサを含んでおり、それぞれの前記マルチプレクサは異なる複数のデジタル出力のサブセットに結合され、前記異なる複数のデジタル出力のサブセットは複数の音響トランスデューサに関連する複数のデジタル出力を構成している請求項１９記載のトランスデューサ装置。
21. トランスデューサのアレイと、前記トランスデューサとは別の回路コンポーネントとを具備している集積回路チップの製造方法において、
    第１の製造プロセスを使用して半導体基体上に前記トランスデューサとは別の回路コンポーネントを形成し、その第１の製造プロセスにおいては、予め定められた最大の温度を超える温度に所定の時間以上の長さの期間さらされた場合には故障を生じる材料が使用され、この第１の製造プロセスにおいては前記トランスデューサとは別の回路コンポーネントを次の処理ステップにおいて製造されるトランスデューサに接続するための相互接続点が形成され、
    第１の製造プロセスに続く第２の製造プロセスの処理ステップにおいて、前記トランスデューサとは別の回路コンポーネントを形成した層の上にトランスデューサのアレイを形成し、その処理ステップにおいては、先に形成された前記別の回路コンポーネントが前記予め定められた最大の温度を超える温度に前記所定の時間さらされることを防止するために、前記予め定められた最大の温度を超える温度に前記所定の時間さらされることのない第１の製造プロセスとは異なる別の第２の製造プロセスが使用されて第１の製造プロセスで製造された前記トランスデューサとは別の回路コンポーネントに悪影響を与えることなくトランスデューサのアレイが形成され、この第２の製造プロセスにおいて各トランスデューサの少なくとも１つの電極を前記相互接続点に結合してトランスデューサを前記相互接続ライに接続する集積回路チップの製造方法。
22. 前記製造プロセスはＣＭＯＳ製造プロセスである請求項２１記載の方法。
23. 前記製造プロセスはバイポーラ製造プロセスである請求項２１記載の方法。
24. 前記別の製造プロセスは、電極とトランスデューサ相互接続ラインとを設けるためにアルミニウムを使用する請求項２１記載の方法。
25. 他の回路コンポーネントはスイッチおよび増幅器を含んでいる請求項２１記載の方法。
26. 他の回路コンポーネントはスイッチ、増幅器、およびマルチプレクサを含んでいる請求項２１記載の方法。
27. 他の回路コンポーネントを形成するステップの後、およびトランスデューサのアレイを形成するステップの前に、半導体の絶縁表面を平坦化するステップが含まれている請求項２１記載の方法。
28. 相互接続ライン(230) の垂直方向の寸法は相互接続ラインの水平方向の寸法の５倍より大きくはない請求項２１記載の方法。

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