JP4984600B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、シャロートレンチアイソレーション（ＳＴＩ）構造により素子分離を行い、活性領域の表面を歪ませて素子特性を向上させた半導体装置及びその製造方法に関する。
従来、ＳＴＩ構造を持つ半導体装置においては、高密度プラズマを用いた化学気相成長（ＣＶＤ）により、シャロートレンチ内が絶縁膜で埋め込まれる。その後、化学機械研磨（ＣＭＰ）により余分な絶縁膜が除去される。高密度プラズマを用いたＣＶＤにより堆積される酸化シリコン膜には圧縮応力が内在する。これにより、活性領域内の半導体表面に歪が発生する。ゲート幅が狭くなると、活性領域内の半導体表面に加わる応力に起因する歪が無視できなくなる。特に、ゲート幅が０．５μｍ以下になると、チャネル領域の歪に起因して、オン電流の減少傾向が顕著になる。
下記の非特許文献１に、ＭＯＳＦＥＴのチャネル領域の歪と、ドレイン電流の増減量との関係が開示されている。また、下記の特許文献１に、ＳｉＧｅ層の上に歪Ｓｉ層を形成することにより、ＭＯＳＦＥＴの特性を向上させる技術が開示されている。また、この半導体装置においては、ＳＴＩ構造の角部に丸みをつけることにより、応力の低減が図られている。
特開２００４−３１１９５４号公報 Y. Kumagai et al.,"Evaluation of change in drain current due to strain in0.13-micrometer-node MOSFETs", Extended Abstract of the 2002 InternationalConference on SSDM, pp.14-15
図１Ａに、一般的なＭＯＳＦＥＴの平面図を示す。図１Ｂ及び図１Ｃに、それぞれ図１Ａの一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断面図を示す。（００１）面を主表面とするシリコン基板の主表面内の＜１１０＞方向をｘ軸とし、深さ方向をｙ軸とするｘｙｚ直交座標系を定義する。
シリコン基板１の表層部に形成されたシャロートレンチが素子分離絶縁膜２で埋め込まれている。素子分離絶縁膜２により活性領域３が画定されている。活性領域３の平面形状は、ｘ軸及びｚ軸に平行な辺を持つ長方形である。ゲート電極４が、活性領域３を、ｚ方向に横切る。
ゲート長をＬｇ、ゲート幅をＷｇ、ゲート電極４が活性領域３の縁から外側に張り出している部分の長さをＥｇ、活性領域３のｘ方向の寸法をＬａ、活性領域３の縁から素子分離絶縁膜の外周線までの間隔をＷｓとする。通常、素子分離絶縁膜２は基板表面の全領域に連続的に拡がり、多数の活性領域を画定するが、ここでは、１つの活性領域３にのみ着目し、便宜上、素子分離絶縁膜２の外周線が、ｘ軸及びｚ軸に平行な辺をもつ長方形であると仮定した。
ゲート電極４を形成した後のエッチングや表面洗浄等の工程で、素子分離絶縁膜２の表層部が除去され、その上面が、活性領域３内の半導体基板１の上面から沈み込む。この沈み込み量をＤ１とし、シャロートレンチの深さをＤ２とする。活性領域３の外側まで張り出したゲート電極４の張り出し部の下の素子分離絶縁２には、沈み込みが生じない。
ＭＯＳＦＥＴのチャネル領域に歪が生じていると、その歪がオン状態におけるドレイン電流に影響を及ぼす。チャネル領域の歪によるドレイン電流の変化率は、次の式で表されることが知られている。
Figure 0004984600
ここで、ΔＩｏｎ（Ｎ）及びΔＩｏｎ（Ｐ）は、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのオン状態におけるドレイン電流の変化率である。εｘｘ、εｙｙ、及びεｚｚは、それぞれチャネル領域のｘ、ｙ、ｚ方向の歪であり、引張歪を正、圧縮歪を負としている。
図２Ａ及び図２Ｂに、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン電流変化率とゲート幅との関係を、素子分離絶縁膜２に生じている歪ごとに計算した結果を示す。図の横軸は、ゲート幅Ｗｇを単位「ｎｍ」で表し、縦軸は、ドレイン電流変化率ΔＩｏｎを単位「％」で表す。計算の前提条件として、ゲート長Ｌｇを９０ｎｍ、ゲート電極４の張り出し部分の長さＥｇを１３０ｎｍ、活性領域３のｘ方向の寸法Ｌａを２００ｎｍ、活性領域３の縁から素子分離絶縁膜２の外周線までの間隔Ｗｓを１０００ｎｍ、沈み込み量Ｄ１を８０ｎｍ、シャロートレンチの深さＤ２を３００ｎｍとした。
素子分離絶縁膜２を成膜した後、熱処理を行うことにより、素子分離絶縁膜２が収縮または膨張しようとする。例えば、成膜直後の膜の密度が小さく、熱処理により密な膜になる場合には、収縮が生ずる。ｘ方向及びｚ方向の収縮率が−１％、０％、１％、２％、及び３％の場合のドレイン電流変化率を求めた。「収縮率−１％」は、１％だけ膨張することを意味する。また、素子分離絶縁膜２の収縮及び膨張が無い場合に、チャネル領域に内在するｘ方向及びｚ方向の応力を−１６０ＭＰａとした。素子分離絶縁膜２の収縮及び膨張により、チャネル領域に加わる応力が−１６０ＭＰａから増減する。
図２Ａ及び図２Ｂの実線ａ、ｂ、ｃ、ｄ、及びｅは、それぞれ素子分離絶縁膜２の収縮率を３％、２％、１％、０％、及び−１％と仮定した時のドレイン電流変化率を示す。ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれにおいても、素子分離絶縁膜２に圧縮応力が内在する場合には、引張応力が内在する場合に比べて、ドレイン電流が少ない。素子分離絶縁膜２の収縮率が大きくなるに従って、言い換えれば素子分離絶縁膜２に内在する引張応力が大きくなるに従って、ドレイン電流が増加する。ゲート幅が小さくなると、素子分離絶縁膜２に内在する応力の影響を受けやすくなり、ドレイン電流の増減傾向が顕著になる。
半導体装置の集積度が高まり、ゲート幅の微細化が進むと、ドレイン電流変化率が、素子分離絶縁膜２に内在する応力の影響を大きく受けることになる。オン状態におけるドレイン電流の減少を防止し、大きなドレイン電流を確保するためには、素子分離絶縁膜２に引張応力を内在させればよいことがわかる。
シャロートレンチのアスペクト比が大きくなると、シャロートレンチ内を絶縁膜で再現性よく埋め込むことが困難になる。特に、引張応力が内在する酸化シリコン膜を用いる場合には、圧縮応力が内在するシリコン膜を用いる場合に比べて、シャロートレンチ内を埋め込むことが困難である。現在、アプライドマテリアル社(Applied Materials, Inc.)から、オゾン（Ｏ３）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いて引張応力が内在する酸化シリコン膜を形成するＨＡＲＰ(HighAspect Ratio process)と呼ばれる方法が提供されている。
本願発明者らの評価実験によると、この方法で、幅８０ｎｍ、深さ３００ｎｍのトレンチを、シームを生じさせることなく安定して埋め込むことが困難であることがわかった。また、トレンチ内面を窒化シリコンからなるライナで覆っている場合には、さらに埋め込み特性が悪くなることがわかった。
今後、半導体装置の高集積化が進むと、ＳＴＩのトレンチの幅が８０ｎｍ程度になり、深さが３００ｎｍ以上になることが予想される。このようなアスペクト比の大きなトレンチが採用される場合にも、チャネル領域に効率的に引張歪を生じさせる技術が望まれる。
本発明の目的は、ＳＴＩ構造のトレンチのアスペクト比を大きくしても、チャネル領域に効率的に引張歪を生じさせることができる半導体装置及びその製造方法を提供することである。
本発明の一観点によると、
半導体基板の表層部に、活性領域を取り囲むように形成されたトレンチと、
前記トレンチの内面を覆うライナ膜と、
前記ライナ膜により内面が覆われた前記トレンチ内の、下部に充填され、圧縮応力が内在する下部絶縁膜と、
前記ライナ膜により内面が覆われた前記トレンチ内の、前記下部絶縁膜よりも上の空間に充填され、前記活性領域の表層部に引張歪を生じさせる応力が内在する上部絶縁膜と、
を有する半導体装置が提供される。
本発明の他の観点によると、
（ａ）半導体基板の表層部に、活性領域を取り囲むようにトレンチを形成する工程と、
（ｂ）前記トレンチの内面を覆うようにライナ膜を形成する工程と、
（ｃ）前記ライナ膜により内面が覆われた前記トレンチの下部が埋められ、上部には空洞が残るように、前記ライナ膜の上に、圧縮応力が内在する絶縁材料からなる下部絶縁膜を堆積させる工程と、
（ｄ）前記ライナ膜により内面が覆われた前記トレンチの上部に残っている空洞内を埋め込むように、前記下部絶縁膜の上に、引張応力が内在する絶縁材料からなる上部絶縁膜を堆積させる工程と、
（ｅ）前記トレンチ内以外の前記半導体基板上に堆積している前記上部絶縁膜及び下部絶縁膜を除去する工程と、
を有する半導体装置の製造方法が提供される。
上部絶縁膜により活性領域の表層部に引張歪を生じさせることにより、素子特性を向上させることができる。また、トレンチの下部が下部絶縁膜で埋め込まれているため、トレンチ内すべての空洞を上部絶縁膜で埋め込む場合に比べて、上部絶縁膜で埋め込むべき空洞のアスペクト比が小さくなる。このため、埋め込み特性を改善することができる。
図３Ａに、第１の実施例による半導体装置の平面図を示し、図３Ｂ及び図３Ｃに、それぞれ図１Ａの一点鎖線Ｂ３−Ｂ３、及びＣ３−Ｃ３における断面図を示す。図３Ａに示した平面図は、図１Ａに示した平面図と同一であるため、ここでは説明を省略する。
図３Ｂ及び図３Ｃに示すように、シリコンからなる半導体基板１の表層部に形成されたトレンチ内の下部に、下部絶縁膜２２が充填されている。トレンチ内の、下部絶縁膜２２よりも上の空間に、上部絶縁膜２４が充填されている。下部絶縁膜２２及び上部絶縁膜２４により、素子分離絶縁膜２が構成される。素子分離絶縁膜２により、活性領域３が画定される。
素子分離絶縁膜２の上面は、活性領域３の上面よりも深さＤ１だけ沈み込んでいる。ゲート電極４の両端の張り出し部分の下側においては、上部絶縁膜２４の上面は沈み込んでおらず、活性領域３の上面とほぼ同じ高さになっている。トレンチの深さをＤ２とし、活性領域３の上面から、下部絶縁膜２２と上部絶縁膜２４との界面までの深さ、すなわちゲート電極４の張り出し部における上部絶縁膜２４の厚さをＤ３とする。深さＤ３が沈み込みの深さＤ１よりも浅い場合には、素子分離絶縁膜２の上面に下部絶縁膜２２が露出し、上部絶縁膜２４は、ゲート電極４の張り出し部分の下側にのみ配置された構造になる。
下部絶縁膜２２に、ｘ方向及びｚ方向の圧縮応力が内在し、上部絶縁膜２４にｘ方向及びｚ方向の引張応力が内在する。
図４Ａ及び図４Ｂに、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン電流変化率と、上部絶縁膜２４の厚さとの関係を、上部絶縁膜２４の収縮率が０％、１％、及び２％の場合について示す。横軸は、上部絶縁膜２４の厚さを単位「ｎｍ」で表し、縦軸は、ドレイン電流変化率ΔＩｏｎを単位「％」で表す。図中の菱形、四角、及び三角記号が、それぞれ収縮率０％、１％、及び２％のときのドレイン電流変化率を示す。ドレイン電流変化率は、各収縮率で充填された膜において、ゲート幅２０００ｎｍにおけるオン状態のドレイン電流（Ｉｏｎ）に対する変化率を示している。素子分離絶縁膜２の収縮及び膨張が無い場合に、チャネル領域に内在するｘ方向及びｚ方向の応力を−１６０ＭＰａとした。素子分離絶縁膜２が上記収縮率で収縮したとき、チャネル領域に加わる応力が−１６０ＭＰａから増加し、チャネル領域に引張方向の歪が発生する。下部絶縁膜２２に内在するｘ方向及びｚ方向の応力は−３００ＭＰａとした。
計算の前提条件として、ゲート幅Ｗｇを１００ｎｍ、ゲート長Ｌｇを９０ｎｍ、ゲート電極４の張り出し部分の長さＥｇを１３０ｎｍ、活性領域３のｘ方向の寸法Ｌａを２００ｎｍ、活性領域３の縁から素子分離絶縁膜２の外周線までの間隔Ｗｓを１０００ｎｍ、沈み込み量Ｄ１を８０ｎｍ、トレンチの深さＤ２を３５０ｎｍとした。上部絶縁膜２４の厚さが３５０ｎｍの評価点は、下部絶縁膜２２が形成されておらず、トレンチ内が全て上部絶縁膜２４で埋め込まれている構造に対応する。上部絶縁膜２４の厚さが５０ｎｍの評価点は、図３Ｃにおいて、下部絶縁膜２２の上面が露出し、上部絶縁膜２４はゲート電極４の張り出し部分の下方にのみ配置された構造に対応する。
ＮＭＯＳＦＥＴの場合には、図４Ａに示すように、上部絶縁膜２４の厚さが５０ｎｍ以上であれば、収縮率が１％及び２％のときに、ドレイン電流変化率が正になる。また、上部絶縁膜２４を５０ｎｍより厚くしても、ドレイン電流変化率はほとんど変化しない。ＰＭＯＳＦＥＴの場合には、上部絶縁膜２４の厚さが５０ｎｍ以上であれば、収縮率が０％〜２％のときに、ドレイン電流変化率が正になる。上部絶縁膜２４の厚さが５０ｎｍ以上の範囲では、ドレイン電流変化率がほとんど変化していない。この結果から、チャネル領域の歪には、素子分離絶縁膜２の浅い領域に内在する応力が影響を及ぼし、深い領域に内在する応力は、ほとんど影響を及ぼさないことがわかる。チャネル領域に引張歪を生じさせるための十分な効果を得るために、上部絶縁膜２４の厚さを５０ｎｍ以上にすることが好ましい。
図５Ａ及び図５Ｂに、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン電流変化率と、ゲート幅との関係を、上部絶縁膜２４の収縮率が０％、１％、及び２％の場合について示す。なお、参考のために、トレンチ内に、ｘ方向及びｚ方向の応力が−３００ＭＰａの下部絶縁膜２２のみが充填されている参考例のドレイン電流変化率を併せて示す。横軸は、ゲート幅Ｗｇを単位「ｎｍ」で表し、縦軸は、ドレイン電流変化率ΔＩｏｎを単位「％」で表す。ドレイン電流変化率は、各収縮率及び応力−３００ＭＰａで充填された膜において、ゲート幅２０００ｎｍにおけるオン状態のドレイン電流（Ｉｏｎ）に対する変化率を示している。図中の菱形、四角、三角、及び丸記号が、それぞれ、参考例、上部絶縁膜２４の収縮率が０％、１％、及び２％の場合のドレイン電流変化率を示す。
計算の前提条件として、ゲート長Ｌｇを９０ｎｍ、ゲート電極４の張り出し部分の長さＥｇを１３０ｎｍ、活性領域３のｘ方向の寸法Ｌａを２００ｎｍ、活性領域３の縁から素子分離絶縁膜２の外周線までの間隔Ｗｓを１０００ｎｍ、沈み込み量Ｄ１を８０ｎｍ、トレンチの深さＤ２を３５０ｎｍ、上部絶縁膜２４の厚さＤ３を１００ｎｍとした。
ＮＭＯＳＦＥＴの場合、参考例では、ゲート幅が２０００ｎｍから２００ｎｍの範囲内において、ゲート幅が狭くなるに従ってドレイン電流変化率が負の方向に大きくなり、ドレイン電流が減少することがわかる。これに対し、素子分離絶縁膜２の上層部分を、引張歪が内在する上部絶縁膜２４に置き換えた場合には、ゲート幅が狭くなってもドレイン電流変化率は負にならず、正の向きに大きくなっていることがわかる。
ＰＭＯＳＦＥＴの場合には、参考例では、ゲート幅が２０００ｎｍから１００ｎｍの範囲内において、ゲート幅が狭くなるに従ってドレイン電流変化率が負の方向に大きくなり、ドレイン電流が減少することがわかる。素子分離絶縁膜２の上層部分を、引張応力が内在する上部絶縁膜２４に置き換えた場合、ＮＭＯＳＦＥＴの場合と同様に、ゲート幅が狭くなってもドレイン電流変化率は負にならず、正の向きに大きくなっている。
引張応力が内在する上部絶縁膜２４を配置することにより、ゲート幅が狭くなっても、ドレイン電流の減少を防止することができる。特に、ゲート幅が５００ｎｍ以下の範囲で、上部絶縁膜２４を配置する効果が顕著である。
図６Ａ〜図６Ｃに、ドレイン電流変化率と、上部絶縁膜２４の厚さとの関係を、ゲート幅が５０ｎｍ、１００ｎｍ、及び２００ｎｍの場合について示す。横軸は、上部絶縁膜２４の厚さを単位「ｎｍ」で表し、縦軸は、ドレイン電流変化率ΔＩｏｎを単位「％」で表す。ドレイン電流変化率は、５０ｎｍ、１００ｎｍ、及び２００ｎｍのゲート幅において、収縮率０％、上部絶縁膜の厚さ３５０ｎｍのときのオン状態のドレイン電流（Ｉｏｎ）に対する変化率を示している。図中の黒で塗り潰した記号がＮＭＯＳＦＥＴのドレイン電流変化率を示し、白抜きの記号が、ＰＭＯＳＦＥＴのドレイン電流変化率を示す。菱形、丸、及び四角記号が、それぞれゲート幅Ｗｇが５０ｎｍ、１００ｎｍ、及び２００ｎｍの場合を示す。図６Ａ、図６Ｂ、及び図６Ｃは、それぞれ上部絶縁膜２４の収縮率が０％、１％、及び２％の場合を示す。
計算の前提条件として、ゲート長Ｌｇを９０ｎｍ、ゲート電極４の張り出し部分の長さＥｇを１３０ｎｍ、活性領域３のｘ方向の寸法Ｌａを２００ｎｍ、活性領域３の縁から素子分離絶縁膜２の外周線までの間隔Ｗｓを１０００ｎｍ、沈み込み量Ｄ１を８０ｎｍ、トレンチの深さＤ２を３５０ｎｍとした。
ゲート幅Ｗｇが５０ｎｍ〜２００ｎｍのいずれの場合でも、上部絶縁膜２４を配置しない場合、すなわち上部絶縁膜２４の厚さが０の場合に比べて、上部絶縁膜２４を配置することにより、ドレイン電流変化率が、負の大きな値から０に近づくか、または正になっている。また、上部絶縁膜２４の厚さが５０ｎｍ以上になると、ドレイン電流変化率の変化が緩やかになる。この評価結果からわかるように、上部絶縁膜２４の収縮率やゲート幅によらず、上部絶縁膜２４の厚さを５０ｎｍ以上にすることが好ましい。
図７Ａ〜図７Ｃに、ドレイン電流変化率と、上部絶縁膜２４の厚さとの関係を、上部絶縁膜２４の沈み込みの深さＤ１が５０ｎｍ及び８０ｎｍの場合について示す。横軸は、上部絶縁膜２４の厚さを単位「ｎｍ」で表し、縦軸は、ドレイン電流変化率ΔＩｏｎを単位「％」で表す。ドレイン電流変化率は、沈み込み深さが、５０ｎｍ及び８０ｎｍの各ゲート幅において、収縮率０％、上部絶縁膜の厚さ３５０ｎｍのときのオン状態のドレイン電流（Ｉｏｎ）に対する変化率を示している。図中の黒で塗り潰した記号がＮＭＯＳＦＥＴのドレイン電流変化率を示し、白抜きの記号が、ＰＭＯＳＦＥＴのドレイン電流変化率を示す。菱形及び丸記号が、それぞれ沈み込みの深さＤ１が５０ｎｍ及び８０ｎｍの場合を示す。図７Ａ、図７Ｂ、及び図７Ｃは、それぞれ上部絶縁膜２４の収縮率が０％、１％、及び２％の場合を示す。
計算の前提条件として、ゲート幅Ｗｇを１００ｎｍ、ゲート長Ｌｇを９０ｎｍ、ゲート電極４の張り出し部分の長さＥｇを１３０ｎｍ、活性領域３のｘ方向の寸法Ｌａを２００ｎｍ、活性領域３の縁から素子分離絶縁膜２の外周線までの間隔Ｗｓを１０００ｎｍ、トレンチの深さＤ２を３５０ｎｍとした。
沈み込みの深さＤ１が５０ｎｍ〜８０ｎｍの範囲で、上部絶縁膜２４を配置することにより、ドレイン電流変化率が、負の大きな値から０に近づくか、または正になっている。また、上部絶縁膜２４の厚さが５０ｎｍ以上になると、ドレイン電流変化率の変化が緩やかになる。この評価結果からわかるように、上部絶縁膜２４の収縮率や沈み込みの深さによらず、上部絶縁膜２４の厚さを５０ｎｍ以上にすることが好ましい。
上記第１の実施例では、上部絶縁膜２４に引張応力を内在させることにより、チャネル領域に引張歪を生じさせた。上部絶縁膜２４に内在する引張応力は、必ずしも膜内全体にわたって均一である必要はなく、チャネル領域に引張歪を生じさせることができれば、膜内で応力分布を持っていてもよい。例えば、上部絶縁膜２４の中心部には応力が内在せず、周辺近傍にのみ引張応力が内在するような応力分布を持つ構成の上部絶縁膜２４を配置してもよい。
次に、図８Ａ〜図９Ｂを参照して、第２の実施例による半導体装置の製造方法について説明する。
図８Ａに示すように、シリコンからなる半導体基板１の主表面を熱酸化することにより、酸化シリコン膜１０を形成する。酸化シリコン膜１０の厚さは、例えば９〜２１ｎｍ、一例として１０ｎｍとする。酸化シリコン膜１０の上に、厚さ１００〜１５０ｎｍ、一例として１１０ｎｍの窒化シリコン膜１１を形成する。窒化シリコン膜１１の成膜は、原料ガスとしてＳｉＣｌ２Ｈ２とＮＨ３との混合ガスを用い、基板温度７５０℃〜８００℃の条件で、低圧化学気相成長（ＬＰＣＶＤ）により行う。
図８Ｂに示すように、通常のフォトリソグラフィ技術を用いて、窒化シリコン膜１１及び酸化シリコン膜１０に、形成すべき素子分離絶縁膜に対応する開口を形成する。開口部の幅は、０．０７〜１μｍである。窒化シリコン膜１１及び酸化シリコン膜１０のエッチングは、ＣＦ４、ＣＨＦ３、及びＡｒの混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により行う。
図８Ｃに示すように、窒化シリコン膜１１をエッチングマスクとして、半導体基板１の表層部を異方性エッチングすることにより、トレンチ１５を形成する。トレンチ１５の深さは、２５０ｎｍ〜３５０ｎｍ、一例として３００ｎｍとする。半導体基板１のエッチングは、ＨＢｒとＯ２との混合ガス、またはＣｌ２とＯ２との混合ガスを用いたＲＩＥにより行う。
図８Ｄに示すように、トレンチ１５の内面を熱酸化することにより、厚さ３ｎｍ〜１０ｎｍ、一例として３ｎｍの酸化シリコンライナ１８を形成する。
図８Ｅに示すように、トレンチ１５の内面、及び窒化シリコン膜１１の表面を覆うように、厚さ約２０ｎｍの窒化シリコンライナ２０を形成する。窒化シリコンライナ２０の成膜は、例えば原料ガスとしてＳｉＣｌ２Ｈ２とＮＨ３との混合ガスを用い、基板温度約６５０℃の条件で、ＬＰＣＶＤにより行う。窒化シリコンライナ２０は、トレンチ１５を形成する際にエッチングマスクとして用いた窒化シリコン膜１１よりも薄いため、窒化シリコン膜１１の成膜温度よりも低い温度に設定し、成膜速度を遅くしている。
窒化シリコンライナ２０は、後のエッチング工程等で、トレンチ１５の内面を保護する機能を持つ。窒化シリコンライナ２０の厚さが２０ｎｍであれば、後工程で剥離しない程度の十分な密着強度が確保される。窒化シリコンライナ２０を形成する際の原料ガスとして、ＳｉＨ４とＮＨ３との混合ガス、ＳｉＣｌ４とＮＨ３との混合ガス、またはビスターシャルブチルアミノシラン等を用いてもよい。
窒化シリコンライナ２０を形成した基板を、誘導結合型高密度プラズマＣＶＤ装置のチャンバ内に装填し、温度４００℃〜４５０℃で１分〜５分のプレアニールを行う。
図８Ｆに示すように、トレンチ１５の下方の一部分に充填され、上部には空洞が残るように、基板上に酸化シリコンからなる下部絶縁膜２２を堆積させる。例えば、半導体基板１の上面から、トレンチ１５内に充填された下部絶縁膜２２の上面までの深さＤ３が１００ｎｍになるまで、下部絶縁膜２２の堆積を行う。下部絶縁膜２２の堆積条件は、下記の通りである。
基板温度 ４００℃〜４５０℃；
原料ガス ＳｉＨ４、Ｏ２；
スパッタリングガス Ａｒ。
トレンチ１５の深さが３００ｎｍの場合、基板の平坦面上における厚さが５００ｎｍになるまで堆積を行うと、トレンチ１５内において、半導体基板１の上面から下部絶縁膜２２の上面までの深さＤ３が１００ｎｍになる。下部絶縁膜２２の堆積時に、スパッタリングガスとして作用するＡｒが混入されているため、下部絶縁膜２２の堆積と、堆積した下部絶縁膜２２のスパッタリングとが同時に進行する。トレンチ１５の開口部の縁に堆積した下部絶縁膜２２が除去されるため、空孔の発生が防止される。
図８Ｇに示すように、トレンチ１５内が完全に埋め尽くされるように、下部絶縁膜２２の上に、同一チャンバ内で、酸化シリコンからなる上部絶縁膜２４を堆積させる。上部絶縁膜２４の堆積条件は下記の通りである。
基板温度 ２００℃〜３００℃
原料ガス ＳｉＨ４、Ｏ２；
スパッタリングガス Ａｒ。
下部絶縁膜２２の堆積時の基板温度よりも低温で上部絶縁膜２４が堆積されるため、上部絶縁膜２４は、下部絶縁膜２２に比べて低密度の膜になる。上部絶縁膜２４を堆積させた後、上部絶縁膜２４の堆積時の基板温度よりも高温、例えば５００℃以上の温度で熱処理を行う。この熱処理により、上部絶縁膜２４が緻密な膜になる。言い換えると、上部絶縁膜２４に引張応力が内在することになる。なお、下部絶縁膜２２には、圧縮応力が内在したままである。
熱処理により、上部絶縁膜２４に引張応力を内在させるために、上部絶縁膜２４の堆積時の基板温度を３００℃以下にすることが好ましい。ただし、基板温度を下げすぎると、トレンチ１５内の埋め込み特性が低下するため、基板温度を２００℃以上とすることが好ましい。また、熱処理の温度は、５００℃以上とすることが好ましい。
基板温度が低くなると、トレンチ１５内の埋め込み特性が悪くなる。空孔を生じさせることなく、トレンチ１５内を下部絶縁膜２２で埋め込むために、下部絶縁膜２２の堆積時の基板温度を４００℃以上にすることが好ましい。上部絶縁膜２４の堆積時には、トレンチ１５内の下部が既に下部絶縁膜２２で埋め込まれているため、比較的低い基板温度でも、トレンチ１５の上部を、再現性よく埋め込むことができる。
図８Ｈに示すように、窒化シリコンの研磨速度よりも酸化シリコンの研磨速度の方が速い条件で化学機械研磨（ＣＭＰ）を行うことにより、平坦面上の窒化シリコンライナ２０よりも上に堆積している下部絶縁膜２２及び上部絶縁膜２４を除去する。これにより、トレンチ１５内にのみ、下部絶縁膜２２及び上部絶縁膜２４が残る。なお、このＣＭＰにより、窒化シリコン膜１１の上面を覆っていた薄い窒化シリコンライナ２０も除去され、窒化シリコン膜１１が露出する。
図８Ｈに示した状態で、上部絶縁膜２４、及びトレンチ１５の側面上に堆積している下部絶縁膜２２を、窒化シリコン膜１１の厚さの途中までフッ酸を用いてエッチングする。次に、リン酸を用いて、窒化シリコン膜１１をエッチングし、その下の酸化シリコン膜１０を露出させる。このとき、上部絶縁膜２２及び下部絶縁膜２４もわずかにエッチングされる。最後に、フッ酸を用いて、酸化シリコン膜１０をエッチングし、半導体基板１の表面を露出させる。
図８Ｉに、酸化シリコン膜１０をエッチングした後の状態を示す。下部絶縁膜２２及び上部絶縁膜２４が、半導体基板１の表面よりも僅かに突出するように、図８Ｈの状態からの上部絶縁膜２２、下部絶縁膜２４、窒化シリコン膜１１、及び酸化シリコン膜１０のエッチング条件が制御される。トレンチ１５内の下部絶縁膜２２及び上部絶縁膜２４が、素子分離絶縁膜２を構成する。素子分離絶縁膜２により活性領域３が画定される。
図８Ｊに示すように、半導体基板１の露出した表面を熱酸化することにより、酸化シリコンからなるゲート絶縁膜２５を形成する。例えば、ゲート絶縁膜２５を厚さ１ｎｍだけ形成すると、その表面が、元の半導体基板１の表面から約０．５ｎｍだけ上昇する。上部絶縁膜２４の上面と、ゲート絶縁膜２５の上面とが同一の高さになるように、図８Ｉに示した上部絶縁膜２４及び下部絶縁膜２２の突出量が制御されている。
図８Ｋに示すように、素子分離絶縁膜２及びゲート絶縁膜２５の上に、ポリシリコン膜４ａをＣＶＤにより堆積させる。
図９Ａ及び図９Ｂに示した第２の実施例による半導体装置完成までの工程について説明する。図９Ａ及び図９Ｂは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３、及び一点鎖線Ｃ３−Ｃ３における断面に対応する。
まず、ポリシリコン膜４ａをパターニングして、ゲート電極４を残す。ゲート電極４をマスクとして、半導体基板１の表層部に、ソース及びドレインのエクステンション部を形成するためのイオン注入を行う。ゲート電極４の側面上に、酸化シリコン等からなるサイドウォールスペーサ２６を形成する。ゲート電極４及びサイドウォールスペーサ２６をマスクとして、ソース及びドレインの深い領域を形成するためのイオン注入を行う。
ゲート電極４やサイドウォールスペーサ２６を形成するときのエッチング工程、イオン注入のマスクとなるレジストパターンのアッシング工程、その他の洗浄工程等で、素子分離絶縁膜２がエッチングされる。このため、素子分離絶縁膜２の上面が半導体基板１の表面よりも沈み込み、沈み込み部２８が形成される。沈み込みの深さは、５０ｎｍ〜１００ｎｍ程度である。活性領域の縁から外側に張り出したゲート電極４の端部、及びその側面上に形成されているサイドウォールスペーサ２６の下の素子分離絶縁膜２は沈み込まない。
ＭＯＳＦＥＴの形成のためのエッチング、アッシング等の処理中に、トレンチ１５の内面に形成されている窒化シリコンライナ２０は、酸化シリコンからなる素子分離絶縁膜２に比べてエッチングされにくい。このため、窒化シリコンライナ２０が保護膜として機能する。これにより、トレンチ１５の内面に、シリコンからなる半導体基板１が露出することを防止することができる。
ゲート電極４の端部の下に残っている上部絶縁膜２４に引張応力が内在するため、ゲート電極４の下のチャネル領域に、ゲート幅方向（ｚ方向）の引張応力が加わり、ｚ方向の引張歪εｚｚが発生する。式（１）からわかるように、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれの場合においても、ドレイン電流が増大する。
図９Ａに示したように、ゲート長方向に平行な断面内においては、沈み込み部２８が形成されるため、半導体基板１の極浅い領域に上部絶縁膜２４が残らない。このため、ｘ方向の引張応力は、チャネル領域に加わりにくい。すなわち、式（１）のεｘｘは、εｚｚよりも小さい。ＰＭＯＳＦＥＴのドレイン電流変化率を求める式（１）において、εｘｘの係数が負になっているが、εｘｘに比べてεｚｚの方が十分大きいため、ドレイン電流変化率は正になる。
歪量εｘｘをεｚｚよりも十分小さくするために、素子分離絶縁膜２の上面の沈み込み量Ｄ１を５０ｎｍ以上にすることが好ましい。
次に、図１０Ａ〜図１１Ｂを参照して、第３の実施例による半導体装置の製造方法について説明する。
図１０Ａに示すように、第２の実施例の図８Ｆの状態に至るまでの工程と同一の工程を経て、下部絶縁膜２２を形成する。第２の実施例では、下部絶縁膜２２を堆積させた後、上部絶縁膜２４を堆積させたが、第３の実施例では、上部絶縁膜２４を堆積させる前に、基板を、濃度０．５％のＨＦ水溶液に、３０秒間浸漬させる。これにより、下部絶縁膜２２の表層部がエッチングされる。
図１０Ｂに示すように、このＨＦ処理により、トレンチ１５の側面上に堆積している下部絶縁膜２２の側壁部２２ａが薄くなる。その後の工程は、第２の実施例の図８Ｇに示した状態以降の工程と同一である。
図１１Ａ及び図１１Ｂは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３、及び一点鎖線Ｃ３−Ｃ３における断面に対応する。図１１Ａ及び図１１Ｂに示すように、上部絶縁膜２４と、トレンチ１５の側面との間に残っている下部絶縁膜２２が、図９Ａ及び図９Ｂに示した第２の実施例による半導体装置の下部絶縁膜２２よりも薄い。このため、素子分離絶縁膜２のうち、引張応力が内在する上部絶縁膜膜２４が占める割合が大きくなる。これにより、チャネル領域に、より大きな歪を生じさせることができる。
第３の実施例では、図１０Ｂに示した下部絶縁膜２２の上に上部絶縁膜２４を堆積させる際に、下部絶縁膜２２の埋め込み特性が改善される。また、トレンチ１５の内面が、窒化シリコンライナ２０で覆われているため、トレンチ１５の側面において半導体基板１が露出してしまうことを防止することができる。
第３の実施例では、下部絶縁膜２２の表層部をＨＦ水溶液を用いてエッチングしたが、その他の化学的エッチングで表層部を除去してもよい。また、化学的エッチングの他に、スパッタリング等で表層部を除去してもよい。例えば、Ａｒプラズマを用いて、下部絶縁膜２２の表層部をスパッタリングすることができる。このスパッタリングは、下部絶縁膜２２及び上部絶縁膜２４を堆積させるためのプラズマＣＶＤ装置を用いて行うことができる。このため、基板を他のエッチング装置に移送することなく、同一チャンバ内で連続的に処理を行うことができる。
次に、図１２Ａ〜図１３Ｂを参照して、第４の実施例による半導体装置の製造方法について説明する。
図１２Ａに示すように、第２の実施例の図８Ｄの状態に至るまでの工程と同一の工程を経て、酸化シリコンライナ１８を形成する。第４の実施例では、第２の実施例の図８Ｅに示した窒化シリコンライナ２０を形成しない。
図１２Ｂに示すように、トレンチ１５内の一部が埋め込まれるように、上部絶縁膜２２を堆積させる。その後の工程は、第２の実施例の図８Ｇに示した状態以降の工程と同一である。
図１３Ａ及び図１３Ｂは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３、及び一点鎖線Ｃ３−Ｃ３における断面に対応する。
第２及び第３の実施例において、窒化シリコンライナ２０は、トレンチ１５の側面に半導体基板１が露出することを防止する保護膜として機能する。一方、窒化シリコンライナ２０は、トレンチ１５内を酸化シリコンで埋め込む際に、埋め込み特性を劣化させる場合がある。第４の実施例では、窒化シリコンライナ２０が形成されないため、下部絶縁膜２２及び上部絶縁膜２４によるトレンチ１５内の埋め込み特性を、より改善することができる。ただし、第４の実施例においては、保護膜として機能する窒化シリコンライナが形成されていないため、レジスト除去の薬品処理等において、トレンチ１５の側面に半導体基板１が露出しないように注意を要する。
次に、図１４Ａ〜図１５Ｂを参照して、第５の実施例による半導体装置の製造方法について説明する。
図１４Ａに示すように、第４の実施例の図１２Ａの状態に至るまでの工程と同一の工程を経て、トレンチ１５の内面に、酸化シリコンライナ１８を形成する。その後、トレンチ１５内の一部分が埋め込まれるように、下部絶縁膜２２を堆積させる。
図１４Ｂに示すように、下部絶縁膜２２の表層部をＨＦ水溶液でエッチングする。これにより、図１０Ｂに示した第３の実施例の場合と同様に、トレンチ１５の内面上に堆積している下部絶縁膜２２の側壁部２２ａが薄くなる。その後の工程は、第２の実施例の図８Ｇに示した状態以降の工程と同一である。
図１５Ａ及び図１５Ｂは、それぞれ図３Ａの一点鎖線Ｂ３−Ｂ３、及び一点鎖線Ｃ３−Ｃ３における断面に対応する。図１３Ａ及び図１３Ｂに示した第４の実施例の場合と同様に、窒化シリコンライナが配置されていないため、下部絶縁膜２２及び上部絶縁膜２４によるトレンチ１５内の埋め込み特性を、より改善することができる。ただし、トレンチ１５の側面に半導体基板１が露出しないようにプロセスを管理する必要がある。
また、図１１Ａ及び図１１Ｂに示した第３の実施例の場合と同様に、上部絶縁膜２４と、トレンチ１５の側面との間に配置されている下部絶縁膜２２が、図１３Ａ及び図１３Ｂに示した第４の実施例の下部絶縁膜２２よりも薄くなる。このため、第３の実施例の場合と同様に、チャネル領域に、より大きな歪を生じさせることができる。
上記実施例では、下部絶縁膜２２及び上部絶縁膜２４の材料として酸化シリコンを用いたが、他の絶縁材料を用いてもよい。この場合、上部絶縁膜２４に引張応力を内在させるために、下部絶縁膜２２よりも密度の低い膜を堆積させた後、成膜時の基板温度よりも高温で熱処理して膜を緻密化させればよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
半導体基板の表層部に、活性領域を取り囲むように形成されたトレンチと、
前記トレンチ内の下部に充填された絶縁材料からなる下部絶縁膜と、
前記トレンチ内の、前記下部絶縁膜よりも上の空間に充填され、前記活性領域の表層部に引張歪を生じさせる応力が内在する上部絶縁膜と
を有する半導体装置。
（付記２）
前記下部絶縁膜は、圧縮応力を内在させている付記１に記載の半導体装置。
（付記３）
さらに、前記活性領域を横切るとともに、該活性領域の縁から外側に張り出した張り出し部分を含むゲート電極を有する付記１または２に記載の半導体装置。
（付記４）
前記ゲート電極の張り出し部分の下方において、前記上部絶縁膜の厚さが５０ｎｍ以上である付記３に記載の半導体装置。
（付記５）
前記上部絶縁膜のうち、前記ゲート電極で覆われていない領域の上面が、前記活性領域の上面よりも沈み込んでいる付記３または４に記載の半導体装置。
（付記６）
前記上部絶縁膜のうち、前記ゲート電極で覆われていない領域の上面が、前記活性領域の上面よりも沈み込んでいる深さが５０ｎｍ以上である付記５に記載の半導体装置。
（付記７）
前記半導体基板がシリコンで形成され、前記下部絶縁膜及び上部絶縁膜が酸化シリコンで形成されている付記１〜６のいずれかに記載の半導体装置。
（付記８）
（ａ）半導体基板の表層部に、活性領域を取り囲むようにトレンチを形成する工程と、
（ｂ）前記トレンチの下部が埋められ、上部には空洞が残るように、前記半導体基板の上に絶縁材料からなる下部絶縁膜を堆積させる工程と、
（ｃ）前記トレンチの上部に残っている空洞内を埋め込むように、前記下部絶縁膜の上に、引張応力が内在する絶縁材料からなる上部絶縁膜を堆積させる工程と、
（ｄ）前記トレンチ内以外の前記半導体基板上に堆積している前記上部絶縁膜及び下部絶縁膜を除去する工程と
を有する半導体装置の製造方法。
（付記９）
前記下部絶縁膜及び上部絶縁膜が、共に酸化シリコンで形成され、前記工程ｃにおける堆積時の基板温度が、前記工程ｂにおける堆積時の基板温度よりも低く、前記工程ｃが、前記上部絶縁膜を堆積させた後、該上部絶縁膜の堆積時の基板温度よりも高い温度で熱処理を行うことにより該上部絶縁膜に引張応力を内在させる付記８に記載の半導体装置の製造方法。
（付記１０）
前記工程ｂにおける堆積時の基板温度が４００℃以上であり、前記工程ｃにおける堆積時の基板温度が３００℃以下であり、前記上部絶縁膜を堆積させた後の熱処理の温度が５００℃以上である付記９に記載の半導体装置の製造方法。
（付記１１）
前記工程ｂ及びｃにおいて、前記下部絶縁膜及び上部絶縁膜の原料元素を含むガスに、スパッタリング作用を持つガスを混合させて、プラズマ励起型化学気相成長により、前記下部絶縁膜及び上部絶縁膜を堆積させる付記８〜１０のいずれかに記載の半導体装置の製造方法。
（付記１２）
前記工程ｂ及びｃにおいて、誘導結合により発生する高密度プラズマを用いて、前記下部絶縁膜及び上部絶縁膜を堆積させる付記１１に記載の半導体装置の製造方法。
（付記１３）
前記工程ｂと工程ｃとの間に、さらに、
（ｅ）前記下部絶縁膜の表層部を除去する工程
を含む付記８〜１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記工程ｅにおいて、化学的エッチングまたはスパッタリングにより、前記下部絶縁膜の表層部を除去する付記１３に記載の半導体装置の製造方法。
（付記１５）
前記工程ａと工程ｂとの間に、さらに、
（ｆ）前記トレンチの内面及び前記半導体基板の上面を覆うように、窒化シリコンからなるライナを形成する工程
を含む付記８〜１４のいずれかに記載の半導体装置の製造方法。
（１Ａ）は、参考例による半導体装置の平面図であり、（１Ｂ）及び（１Ｃ）は、それぞれ（１Ａ）の一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断面図である。 （２Ａ）及び（２Ｂ）は、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン電流変化率とゲート幅との関係を、素子分離絶縁膜の収縮率ごとに示すグラフである。 （３Ａ）は、第１の実施例による半導体装置の平面図であり、（３Ｂ）及び（３Ｃ）は、それぞれ（３Ａ）の一点鎖線Ｂ３−Ｂ３及びＣ３−Ｃ３における断面図である。 （４Ａ）及び（４Ｂ）は、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン電流変化率と、素子分離絶縁膜を構成する上部絶縁膜の厚さとの関係を、上部絶縁膜の収縮率ごとに示すグラフである。 （５Ａ）及び（５Ｂ）は、それぞれＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン電流変化率とゲート幅との関係を、上部絶縁膜の収縮率ごとに示すグラフである。 （６Ａ）〜（６Ｃ）は、それぞれ素子分離絶縁膜を構成する上部絶縁膜の収縮率が０％、１％、及び２％のときの、ドレイン電流変化率と、上部絶縁膜の厚さとの関係をゲート幅ごとに示すグラフである。 （７Ａ）〜（７Ｃ）は、それぞれ素子分離絶縁膜を構成する上部絶縁膜の収縮率が０％、１％、及び２％のときの、ドレイン電流変化率と、上部絶縁膜の厚さとの関係を、素子分離絶縁膜の上面の沈み込み量ごとに示すグラフである。 第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。 第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）である。 第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その３）である。 第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その４）である。 （９Ａ）及び（９Ｂ）は、第２の実施例による半導体装置の断面図である。 第３の実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。 （１１Ａ）及び（１１Ｂ）は、第３の実施例による半導体装置の断面図である。 第４の実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。 （１３Ａ）及び（１３Ｂ）は、第４の実施例による半導体装置の断面図である。 第５の実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。 （１５Ａ）及び（１５Ｂ）は、第５の実施例による半導体装置の断面図である。
符号の説明
１ 半導体基板
２ 素子分離絶縁膜
３ 活性領域
４ ゲート電極
４ａ ポリシリコン膜
１０ 酸化シリコン膜
１１ 窒化シリコン膜
１５ シャロートレンチ
１８ 酸化シリコンライナー
２０ 窒化シリコンライナー
２２ 下部絶縁膜
２２ａ 側壁部
２４ 上部絶縁膜
２５ ゲート絶縁膜
２６ サイドウォールスペーサ
２８ 沈み込み部

Claims (9)

  1. 半導体基板の表層部に、活性領域を取り囲むように形成されたトレンチと、
    前記トレンチの内面を覆うライナ膜と、
    前記ライナ膜により内面が覆われた前記トレンチ内の、下部に充填され、圧縮応力が内在する下部絶縁膜と、
    前記ライナ膜により内面が覆われた前記トレンチ内の、前記下部絶縁膜よりも上の空間に充填され、前記活性領域の表層部に引張歪を生じさせる応力が内在する上部絶縁膜と、
    を有する半導体装置。
  2. さらに、前記活性領域を横切るとともに、該活性領域の縁から外側に張り出した張り出し部分を含むゲート電極を有する請求項１に記載の半導体装置。
  3. 前記ゲート電極の張り出し部分の下方において、前記上部絶縁膜の厚さが５０ｎｍ以上である請求項２に記載の半導体装置。
  4. 前記上部絶縁膜のうち、前記ゲート電極で覆われていない領域の上面が、前記活性領域の上面よりも沈み込んでいる請求項２または３に記載の半導体装置。
  5. 前記半導体基板がシリコンで形成され、前記下部絶縁膜及び上部絶縁膜が酸化シリコンで形成されている請求項１〜４のいずれかに記載の半導体装置。
  6. （ａ）半導体基板の表層部に、活性領域を取り囲むようにトレンチを形成する工程と、
    （ｂ）前記トレンチの内面を覆うようにライナ膜を形成する工程と、
    （ｃ）前記ライナ膜により内面が覆われた前記トレンチの下部が埋められ、上部には空洞が残るように、前記ライナ膜の上に、圧縮応力が内在する絶縁材料からなる下部絶縁膜を堆積させる工程と、
    （ｄ）前記ライナ膜により内面が覆われた前記トレンチの上部に残っている空洞内を埋め込むように、前記下部絶縁膜の上に、引張応力が内在する絶縁材料からなる上部絶縁膜を堆積させる工程と、
    （ｅ）前記トレンチ内以外の前記半導体基板上に堆積している前記上部絶縁膜及び下部絶縁膜を除去する工程と、
    を有する半導体装置の製造方法。
  7. 前記下部絶縁膜及び上部絶縁膜が、共に酸化シリコンで形成され、前記工程ｄにおける堆積時の基板温度が、前記工程ｃにおける堆積時の基板温度よりも低く、前記工程ｄが、前記上部絶縁膜を堆積させた後、該上部絶縁膜の堆積時の基板温度よりも高い温度で熱処理を行うことにより該上部絶縁膜に引張応力を内在させる請求項６に記載の半導体装置の製造方法。
  8. 前記工程ｃにおける堆積時の基板温度が４００℃以上であり、前記工程ｄにおける堆積時の基板温度が３００℃以下であり、前記上部絶縁膜を堆積させた後の熱処理の温度が５００℃以上である請求項７に記載の半導体装置の製造方法。
  9. 前記工程ｃと工程ｄとの間に、さらに、
    （ｆ）前記下部絶縁膜の表層部を除去する工程と、
    を含む請求項６〜８のいずれかに記載の半導体装置の製造方法。
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