JP4987616B2

JP4987616B2 - 磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリ

Info

Publication number: JP4987616B2
Application number: JP2007206956A
Authority: JP
Inventors: 有威清水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-08-31
Filing date: 2007-08-08
Publication date: 2012-07-25
Anticipated expiration: 2027-08-08
Also published as: JP2008084517A; US20090067212A1; US7835210B2

Description

本発明は、スピン注入技術を用いた磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリに関する。

ＮＡＮＤ型フラッシュメモリの高集積化が時間の流れとともに着実に進んでいる一方で、不揮発ＲＡＭ（ランダムアクセスメモリ）へのニーズは依然高い。現在開発が進んでいる不揮発ＲＡＭの候補としては、ＦｅＲＡＭ（強誘電体ランダムアクセスメモリ）と並んでＭＲＡＭ（磁気ランダムアクセスメモリ）があげられる。

近年、書き込み方式にスピン注入による磁化反転を利用したＭＲＡＭの開発が行われようとしている（例えば非特許文献１参照）。スピン注入技術は、１９９６年に、磁性体セルに偏極スピン電流を印加し、伝導電子スピンと磁気モーメント間の直接相互作用によって磁化を反転使用とする提案がSlonczewskiとBergerによってなされている。この技術は、ＧＭＲ（Giant Magnet-Resistive）素子及びＴＭＲ（Tunneling Magneto-Resistive）素子によってそれぞれ動作が確認されている。

このようなスピン注入技術を用いることにより、１セルを１メモリセルと１選択素子から構成して２軸の電流磁場によって書き込みを行っていた場合に問題となっていた、半選択時のディスターブの問題は無縁となり、選択的に書き込みを行うことが可能になる。

しかしながら、スピン注入技術を用いたＭＲＡＭにおいては、読み出し動作時に次のような問題がある。

読み出し時、通常のＭＲＡＭと同じように、読み出し電流をセルに印可してメモリ素子の抵抗状態による電流もしくは電圧の変化分を読み出す。つまり、読み出し時も書き込み時もメモリ素子に電流を印可するという同じ動作をすることになる。このため、読み出し時に、読み出し電流によってメモリ素子に書き込みが行われてしまうという問題（読み出しディスターバンス）が発生する可能性がある。読み出し時の参照信号を予め“０”、“１”データの書き込まれたダミーセルから作成する方式を採用する場合は、このダミーセルにおいて読み出しディスターバンスが起こる確率が最も高い。

従来例では、“０”、“１”データの書き込まれた参照セルＲＣの磁気抵抗素子の両方において、同じ方向（フリー層ｆからピン層ｐ）に読み出し電流Ｉが印可される。このため、その一方の参照セルＲＣについては書き込み電流と同じ方向に読み出し電流Ｉが印可され、他方の参照セルＲＣについては書き込み電流と反対方向に読み出し電流Ｉが印可されることになる。従って、参照セルＲＣは通常のメモリセルＭＣと比べて読み出し電流Ｉが流れる頻度が高いため、後者の参照セルＲＣにおいて読み出しディスターバンスが起こる確率が高い。この参照セルＲＣに再書き込みを行うシーケンスを持っていないＭＲＡＭについては不良品になってしまうため、品質管理という観点からはこの問題は深刻である。
2005 SYMPOSIUM ON VLSI TECHNOLOGY, p184 特開2004-220759（例えば図１６等）

本発明は、参照素子における読み出しディスターバンスの発生を抑制することが可能な磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリを提供する。

本発明の第１の視点による磁気ランダムアクセスメモリは、磁化方向が固定されている第１の固定層と磁化方向が書き込み電流の向きに応じて変化する第１の記録層と前記第１の固定層及び前記第１の記録層の間に挟まれた第１の非磁性層とを有する記憶素子と、磁化方向が固定されている第２の固定層と磁化方向が書き込み電流の向きに応じて変化する第２の記録層と前記第２の固定層及び前記第２の記録層の間に挟まれた第２の非磁性層とを有し、反平行データが書き込まれている第１の参照素子と、前記第１の参照素子と対になり、磁化方向が固定されている第３の固定層と磁化方向が書き込み電流の向きに応じて変化する第３の記録層と前記第３の固定層及び前記第３の記録層の間に挟まれた第３の非磁性層とを有し、平行データが書き込まれている第２の参照素子と、読み出し動作時に、前記第１の参照素子に前記第２の固定層から前記第２の記録層に向かって電流を印加し、前記第２の参照素子に前記第３の記録層から前記第３の固定層に向かって前記電流を印加する電流源とを具備し、前記読み出し動作時に、前記第１の参照素子を含む前記反平行データが書き込まれたどの参照素子に対しても、前記反平行データを書き込む方向にのみ電流が流れ、かつ、前記第２の参照素子を含む前記平行データが書き込まれたどの参照素子に対しても、前記平行データを書き込む方向にのみ電流が流れる。

本発明の第２の視点による抵抗ランダムアクセスメモリは、２端子間の電界の向きによって抵抗値が変化する記憶素子と、２端子間の電界の向きによって抵抗値が変化し、高抵抗データが書き込まれている第１の参照素子と、前記第１の参照素子と対になり、２端子間の電界の向きによって抵抗値が変化し、低抵抗データが書き込まれている第２の参照素子と、読み出し動作時に、前記第１の参照素子に前記高抵抗データが書き込まれる方向に電流を印加し、前記第２の参照素子に前記低抵抗データが書き込まれる方向に前記電流を印加する電流源とを具備し、前記読み出し動作時に、前記第１の参照素子を含む前記高抵抗データが書き込まれたどの参照素子に対しても、前記高抵抗データを書き込む方向にのみ電流が流れ、かつ、前記第２の参照素子を含む前記低抵抗データが書き込まれたどの参照素子に対しても、前記低抵抗データを書き込む方向にのみ電流が流れる。

本発明によれば、参照素子における読み出しディスターバンスの発生を抑制することが可能な磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリを提供できる。

本発明の実施の形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）では、書き込み時にスピン注入技術を用い、読み出し時に予め“０”データ（平行データ）、“１”データ（反平行データ）の書き込まれた参照素子から生成した参照信号を利用する。そして、この“０”、“１”データの書き込まれた参照素子に対して、読み出し時においても書き込み時と同じ方向の読み出し電流をそれぞれ流す。

尚、ここでは、磁気抵抗素子の固定層と記録層の磁化方向が平行である場合を平行データ、反対方向である場合を反平行データ、と称し、便宜上、平行データを“０”データ、反平行データを“１”データと呼ぶ。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
［１−１］回路構成
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの回路図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの回路構成について説明する。尚、ここでは、主に読み出し動作に必要な回路構成を示している。

図１に示すように、本発明の第１の実施形態の磁気ランダムアクセスメモリにおいては、各参照セルＲＣ１、ＲＣ２に書き込み方向と同じ方向の読み出し電流Ｉが流れるように、参照セルＲＣ２の“０”データが書き込まれた磁気抵抗素子（参照素子）１０−３では、ピン層ｐ側がグランドに接続されるのに対し、参照セルＲＣ１の“１”データが書き込まれた磁気抵抗素子（参照素子）１０−２では、フリー層ｆ側がグランドに接続される。具体的には、以下のような回路構成となっている。

複数のビット線ＢＬ及びワード線ＷＬが格子状に配置され、このビット線ＢＬ及びワード線ＷＬの交点にメモリセルＭＣ、参照セルＲＣがそれぞれ配置されている。

メモリセルＭＣは、磁気抵抗素子（記憶素子）１０−１とこの磁気抵抗素子１０−１に直列接続された選択トランジスタＴｒ１とを有する。磁気抵抗素子１０−１の一端（ピン層ｐ）は選択トランジスタＴｒ１の電流経路の一端に接続され、磁気抵抗素子１０−１の他端（フリー層ｆ）はビット線ＢＬ１に接続されている。選択トランジスタのＴｒ１の電流経路の他端はビット線ＢＬ４に接続され、選択トランジスタＴｒ１のゲートはワード線ＷＬに接続されている。このワード線ＷＬは、ロウセレクタ制御回路１１によって制御されている。ビット線ＢＬ１は選択トランジスタＴｒ４の電流経路の一端に接続され、選択トランジスタＴｒ４の電流経路の他端はグローバルデータバスＧＤＢ１に接続されている。ビット線ＢＬ４は選択トランジスタＴｒ７の電流経路の一端に接続され、選択トランジスタＴｒ７の電流経路の他端はグランドラインＧＬに接続されている。選択トランジスタＴｒ４、Ｔｒ７のゲートは、カラムセレクタ制御回路（ＣＳＬ）１２に接続されて制御されている。

参照セルＲＣ１は、磁気抵抗素子１０−２とこの磁気抵抗素子１０−２に直列接続された選択トランジスタＴｒ２とを有する。磁気抵抗素子１０−２は、予め“１”データが書き込まれている。すなわち、磁気抵抗素子１０−２を構成するピン層ｐ及びフリー層ｆの磁化方向が例えば反平行状態になっている。磁気抵抗素子１０−２の一端（ピン層ｐ）は選択トランジスタＴｒ２の電流経路の一端に接続され、磁気抵抗素子１０−２の他端（フリー層ｆ）はビット線ＢＬ２に接続されている。選択トランジスタのＴｒ２の電流経路の他端はビット線ＢＬ５に接続され、選択トランジスタＴｒ２のゲートはワード線ＷＬに接続されている。ビット線ＢＬ２は選択トランジスタＴｒ５の電流経路の一端に接続され、選択トランジスタＴｒ５の電流経路の他端はグランドラインＧＬに接続されている。ビット線ＢＬ５は選択トランジスタＴｒ８の電流経路の一端に接続され、選択トランジスタＴｒ８の電流経路の他端はグローバルデータバスＧＤＢ２に接続されている。選択トランジスタＴｒ５、Ｔｒ８のゲートは、カラムセレクタ制御回路（ＣＳＬ）１２に接続されて制御されている。

参照セルＲＣ２は、磁気抵抗素子１０−３とこの磁気抵抗素子１０−３に直列接続された選択トランジスタＴｒ３とを有する。磁気抵抗素子１０−３は、予め“０”データが書き込まれている。すなわち、磁気抵抗素子１０−３を構成するピン層ｐ及びフリー層ｆの磁化方向が例えば平行状態になっている。磁気抵抗素子１０−３の一端（ピン層ｐ）は選択トランジスタＴｒ３の電流経路の一端に接続され、磁気抵抗素子１０−３の他端（フリー層ｆ）はビット線ＢＬ３に接続されている。選択トランジスタのＴｒ３の電流経路の他端はビット線ＢＬ６に接続され、選択トランジスタＴｒ３のゲートはワード線ＷＬに接続されている。ビット線ＢＬ３は選択トランジスタＴｒ６の電流経路の一端に接続され、選択トランジスタＴｒ６の電流経路の他端はグローバルデータバスＧＤＢ２に接続されている。ビット線ＢＬ６は選択トランジスタＴｒ９の電流経路の一端に接続され、選択トランジスタＴｒ９の電流経路の他端はグランドラインＧＬに接続されている。選択トランジスタＴｒ６、Ｔｒ９のゲートは、カラムセレクタ制御回路（ＣＳＬ）１２に接続されて制御されている。

グローバルデータバスＧＤＢ１は、定電流源回路（カレントコンベイヤー）ＣＣ１を介して、電源ＰＳ１に接続されている。グローバルデータバスＧＤＢ２は、定電流源回路（カレントコンベイヤー）ＣＣ２を介して、電源ＰＳ２に接続されている。定電流源回路ＣＣ１、ＣＣ２の入力端子は、読み出し信号／Ｒｅａｄにより制御されている。

グランドラインＧＬは、選択トランジスタＴｒ１０を介して、グランド端子Ｇに接続されている。選択トランジスタＴｒ１０のゲートは、読み出し信号Ｒｅａｄにより制御されている。この選択トランジスタＴｒ１０は、読み出し時のみ活性化される。

グローバルデータバスＧＤＢ１、ＧＤＢ２はセンスアンプＳ／Ａの入力端子に接続されており、センスアンプＳ／Ａから読み出し結果の出力信号Ｄｏｕｔが出力される。

このような磁気ランダムアクセスメモリにおいて、参照セルＲＣ１における磁気抵抗素子１０−２は、カラム方向にメモリセルＭＣのロウアドレス分だけ一列に配置されており、参照セルＲＣ２における磁気抵抗素子１０−３は、カラム方向にメモリセルＭＣのロウアドレス分だけ一列に配置されている。

但し、参照セルＲＣ１における磁気抵抗素子１０−２は、カラム方向にメモリセルＭＣのロウアドレス分だけ２以上Ｎ列配置し、参照セルＲＣ２における磁気抵抗素子１０−３は、カラム方向にメモリセルＭＣのロウアドレス分だけ２以上Ｎ列配置してもよい。この場合、参照セルの信号ばらつきを抑制でき、参照信号の質を向上できる。

［１−２］書き込み動作
本発明の第１の実施形態に係る磁気ランダムアクセスメモリでは、スピン注入技術を用いた書き込み動作が行われる。

スピン注入技術の原理は、以下の通りである。スピン注入磁化反転を実現するための代表的な素子はＣＰＰ（Current Perpendicular Plane）−ＧＭＲ素子である。この素子は、２層の強磁性膜（例えばＣｏＦｅ）Ｆ１、Ｆ２とこれらを隔てる非磁性膜（例えばＣｕ）とからなる。この素子において膜面に垂直に電流を流すと、スピン偏極した伝導電子が強磁性膜Ｆ１から非磁性膜を通して強磁性膜Ｆ２に流れ込み、強磁性膜Ｆ２の電子と交換相互作用してスピン各運動量のトランスファーが行われる。この結果、これらの電子の間にはトルクが発生することになる。発生するトルクが十分に大きいと、強磁性膜Ｆ２の磁気モーメントは反転する。これが、スピン注入磁化反転である。

スイッチングに必要な書き込み電流は、それぞれ以下のように表される（日本応用磁気学会誌Vol.28,No.9,2004参照）。

Ｉｃ^P→AP＝−ｅ（ＶＭs／μ_Ｂ）αγ［Ｈｅｘｔ＋（Ｈａｎｉ＋Ｍｓ）／２］／ｇ（０）
Ｉｃ^AP→P＝−ｅ（ＶＭs／μ_Ｂ）αγ［Ｈｅｘｔ−（Ｈａｎｉ＋Ｍｓ）／２］／ｇ（π）
ここで、Ｉｃ^P→AP、Ｉｃ^AP→Pはそれぞれ平行状態から反平行状態へ変化するときと反平行状態から平行状態へ変化するときの臨界電流、Ｖは強磁性膜Ｆ２の体積、Ｍsは強磁性膜Ｆ２の飽和磁化、μ_Ｂはボーア磁子、αはギルバードのダンピング係数、γは強磁性膜Ｆ２の磁気ジャイロ係数（γ＜０）、Ｈｅｘｔは外部印加磁場、Ｈａｎｉは強磁性膜Ｆ２の一軸異方性磁界、Ｍｓは膜厚方向の反磁界、ｇ（θ）は効率をそれぞれ表す。

このようなスピン注入技術を用いて、本実施形態では、以下のように書き込み動作が行われる。

図４に示すように、磁気抵抗素子１０は、磁化方向が不変のピン層ｐと、スピン偏極した電子の注入によりその磁化方向が変化するフリー層ｆと、ピン層ｐ及びフリー層ｆの間に挟まれた非磁性層ｎとを有する。このような磁気抵抗素子１０において、ピン層ｐからフリー層ｆに電子ｅを流すことでピン層ｐ及びフリー層ｆの磁化方向が平行状態（同じ向き）となり、フリー層ｆからピン層ｐに電子ｅを流すことでピン層ｐ及びフリー層ｆの磁化方向が反平行状態（逆向き）となる。換言すると、フリー層ｆからピン層ｐに電流Ｉを流すことで平行状態となり、ピン層ｐからフリー層ｆに電流Ｉを流すことで反平行状態となる。

ここで、ピン層ｐ及びフリー層ｆの磁化方向が平行状態となった場合、非磁性層ｎのトンネル抵抗は最も低くなる。一方、ピン層ｐ及びフリー層ｆの磁化方向が反平行状態となった場合、非磁性層ｎのトンネル抵抗は最も高くなる。

尚、図１では書き込み動作に必要な回路が一部省略されているが、書き込み動作時には図１の選択セルの磁気抵抗素子１０−１に対して両方向の書き込み電流が流れるように、磁気抵抗素子１０−１の両端には書き込み用回路（例えば電流源／シンカー等）がそれぞれ接続されている。

［１−３］読み出し動作
本発明の第１の実施形態に係る磁気ランダムアクセスメモリでは、予め“１”、“０”データがそれぞれ書き込まれた参照素子を利用して読み出し時に必要な参照信号を生成し、この“１”、“０”の参照素子の合成抵抗と選択セルの磁気抵抗素子の抵抗とを比較することで、データの判別が行われる。

図２は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリにおける読み出し動作を説明するための模式的な回路図を示す。図３は、本発明の第１の実施形態に係る磁気抵抗素子の抵抗分布を示す。図４は、本発明の第１の実施形態に係る書き込み及び読み出し時の電流方向と従来技術の読み出し時の電流方向との比較図を示す。

図１に示すように、読み出し動作時には、読み出し対象のメモリセルＭＣと同一ロウのワード線ＷＬのみがＨレベル“Ｈ”となり、このワード線ＷＬに接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３がオンになる。電源ＰＳ１、ＰＳ２及び定電流源回路ＣＣ１、ＣＣ２により、グローバルデータバスＧＤＢ１、ＧＤＢ２を介して、メモリセルＭＣ、参照セルＲＣ１、ＲＣ２に読み出し電流Ｉが印可される。

ここで、図２に示すように、磁気抵抗素子１０−２と磁気抵抗素子１０−３とはグローバルデータバスＧＤＢ２でショートされている。このため、磁気抵抗素子１０−２、１０−３の合成抵抗（Ｒａ＋Ｒｐ）／２に応じた電流もしくは電圧（参照信号Ｓ２）がグローバルデータバスＧＤＢ２上に現れることになる。一方、グローバルデータバスＧＤＢ１には、読み出し対象のメモリセルＭＣにおける磁気抵抗素子１０−１の抵抗状態に応じて電流もしくは電圧（信号Ｓ１）が出現する。そして、両者の信号Ｓ１、Ｓ２をセンスアンプＳ／Ａで比較し、読み出し対象のメモリセルＭＣにおける磁気抵抗素子１０−１の抵抗状態を判断する。

ここで、図３に示すように、磁気抵抗素子は、通常、“０”、“１”データの抵抗Ｒｐ、Ｒａ毎に、ある一定の周波数分布を持つ。参照セルＲＣ１、ＲＣ２の磁気抵抗素子１０−２、１０−３の合成抵抗（Ｒａ＋Ｒｐ）／２の周波数分布は、抵抗Ｒｐの周波数分布と抵抗Ｒａの周波数分布との中間付近に存在する。このため、この合成抵抗（Ｒａ＋Ｒｐ）／２による電圧もしくは電流（参照値）と読み出したい磁気抵抗素子１０−１の抵抗による電圧もしくは電流（出力値）とを比べる。磁気抵抗素子１０−１の出力値が参照値よりも低い場合は、磁気抵抗素子１０−１のデータは低抵抗の“０”データであると判断される。一方、磁気抵抗素子１０−１の出力値が参照値よりも高い場合は、磁気抵抗素子１０−１のデータは高抵抗の“１”データであると判断される。

以上のような読み出し動作では、図４に示すように、“０”データが書き込まれている磁気抵抗素子１０−３には、読み出し電流Ｉがフリー層ｆからピン層ｐに向かって流れる。つまり、電子ｅは、ピン層ｐからフリー層ｆに向かって流れる。この向きは、磁気抵抗素子にスピン注入技術を用いて“０”データを書き込む場合の書き込み電流Ｉの向きと同じである。

一方、図４に示すように、“１”データが書き込まれている磁気抵抗素子１０−２には、読み出し電流Ｉがピン層ｐからフリー層ｆに向かって流れる。つまり、電子ｅは、フリー層ｆからピン層ｐに向かって流れる。この向きは、磁気抵抗素子にスピン注入技術を用いて“１”データを書き込む場合の書き込み電流Ｉの向きと同じである。

［１−４］参照セルのレイアウト及び断面構造
図５（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの参照セルのレイアウト図を示し、図５（ｂ）は、図５（ａ）のＶＢ−ＶＢ線に沿った断面図を示す。図６（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの参照セルの他のレイアウト図を示し、図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線に沿った断面図を示す。

図５（ａ）及び（ｂ）に示すように、参照セルＲＣ１については、読み出し電流Ｉが、ビット線ＢＬ５からトランジスタＴｒ２を介して磁気抵抗素子１０−２のピン層ｐからフリー層ｆに流れ、さらに、ビット線ＢＬ２を通ってグランドラインＧＬに流れる。一方、参照セルＲＣ２については、参照セルＲＣ１と反対方向に読み出し電流Ｉが流れる。すなわち、参照セルＲＣ２については、読み出し電流Ｉが、ビット線ＢＬ３から磁気抵抗素子１０−３のフリー層ｆからピン層ｐに流れ、さらに、トランジスタＴｒ３を介してビット線ＢＬ６を通ってグランドラインＧＬに流れる。

ここで、図５（ｂ）に示すように、ビット線ＢＬ５、ＢＬ６は第１金属配線Ｍ１、ビット線ＢＬ２、ＢＬ３は第２金属配線Ｍ２で形成されている。つまり、ビット線ＢＬ５、ＢＬ６とビット線ＢＬ２、ＢＬ３とは、金属レイヤーが異なるため、異なる配線レベルに配置されている。

尚、図６（ａ）及び（ｂ）に示すように、ビット線ＢＬ２、ＢＬ３を、ビット線ＢＬ５とビット線ＢＬ６との間に配置し、磁気抵抗素子１０−２、１０−３を中央に集めてもよい。

［１−５］磁気抵抗素子
磁気抵抗素子は、磁化方向が固定されているピン層（固定層）ｐと、磁化方向が書き込み電流Ｉの向きに応じて変化するフリー層（記録層）ｆと、ピン層ｐ及びフリー層ｆの間に挟まれた非磁性層ｎとを含んで構成されている。

ピン層ｐ及びフリー層ｆは、強磁性材料からなり、例えば、Ｆｅ、Ｃｏ、Ｎｉのいずれかを含む膜、又はＦｅ、Ｃｏ、Ｎｉのいずれかを一つ以上を含む合金膜（例えば、ＣｏＦｅ、ＮｉＦｅ等）を用いることが好ましい。

非磁性層ｎが導電性の物質（例えば、Ｃｕ、Ｐｔ等の金属）からなる場合、磁気抵抗素子は巨大磁気抵抗（ＧＭＲ：Giant Magneto Resistive）効果を有する。非磁性層ｎが絶縁性の物質（例えば、ＭｇＯ、Ａｌ_２Ｏ_３等）からなる場合、磁気抵抗素子はトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を有する。

ピン層ｐ及びフリー層ｆの各層は、図２に示すような単層に限定されない。例えば、ピン層ｐ及びフリー層ｆは、複数の強磁性層からなる積層膜でもよい。ピン層ｐ及びフリー層ｆの少なくとも一方は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。

磁気抵抗素子は、図２に示すような１層の非磁性層からなるシングルジャンクション構造に限定されず、非磁性層を２層有するダブルジャンクション構造であってもよい。このダブルジャンクション構造の磁気抵抗素子は、第１のピン層と、第２のピン層と、第１及び第２のピン層間に設けられたフリー層と、第１のピン層及びフリー層間に設けられた第１の非磁性層と、第２のピン層及びフリー層間に設けられた第２の非磁性層とを有する。

磁気抵抗素子の平面形状は、例えば、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等、種々に変更可能である。

磁気抵抗素子は、ピン層ｐ及びフリー層ｆの磁化の安定方向が膜面に対して平行な方向である平行磁化型でもよいし、ピン層ｐ及びフリー層ｆの磁化の安定方向が膜面に対して垂直な方向である垂直磁化型でもよい。

［１−６］効果
従来の磁気ランダムアクセスメモリでは、参照セルの“１”、“０”データが書き込まれた磁気抵抗素子の両方において、ピン層ｐ側がグランドＧに接続され、フリー層ｆ側がセンスアンプＳ／Ａに接続されている。

従って、従来の読み出し動作においては、図４に示すように、磁気抵抗素子１０−２、１０−３にはともに同じ方向に電流Ｉ（電子ｅ）が印可されることになる。このため、“１”データが書き込まれた磁気抵抗素子１０−２には、“１”データ書き込み時と反対方向に電流Ｉが流れる。従って、磁気抵抗素子１０−２においては、読み出し電流Ｉによって書き込みが行われてしまう読み出しディスターブの問題が生じる可能性を有している。

これに対し、第１の実施形態における磁気ランダムアクセスメモリでは、図１に示すように、参照セルＲＣ１、ＲＣ２に書き込み方向と同じ方向に読み出し電流Ｉが流れるように、“１”データが書き込まれた磁気抵抗素子１０−２では、フリー層ｆ側をグランドラインＧＬに接続し、ピン層ｐ側をグローバルデータバスＧＤＢに接続するのに対し、“０”データが書き込まれた磁気抵抗素子１０−３では、フリー層ｆ側をグローバルデータバスＧＤＢに接続し、ピン層ｐ側をグランドラインＧＬに接続する。

従って、第１の実施形態による読み出し動作においては、図４に示すように、“１”データが書き込まれた磁気抵抗素子１０−２には、読み出し電流Ｉがピン層ｐからフリー層ｆに流れる。一方、“０”データが書き込まれた磁気抵抗素子１０−３には、読み出し電流Ｉがフリー層ｆからピン層ｐに流れる。従って、参照セルＲＣ１、ＲＣ２に流れる電子ｅの向きは、仮にデータを再書き込みするためにスピン偏極電子を印可する方向と同じである。つまり、この構成をとることにより、常に上書きする方向に読み出し電流Ｉが印可されることになるため、参照セルＲＣ１、ＲＣ２の読み出し時にデータが書き換えられてしまうことを抑制できる。従って、読み出しディスターブが生じる可能性を小さくできるため、デバイスのデータの信頼性を向上することができる。

［２］第２の実施形態
上記第１の実施形態では、一方の参照セル（ここでは、参照セルＲＣ１）においては、読み出し電流Ｉの流れる順番が磁気抵抗素子１０−２よりも選択トランジスタＴｒ２の方が先になっている。この参照セルＲＣ１以外のセルでは、読み出し電流Ｉが選択トランジスタよりも先に磁気抵抗素子に流れる。このため、参照セルＲＣ１の選択トランジスタＴｒ２のバックゲート効果が他のセルの選択トランジスタと異なるので、電流駆動能力が変わってくる。このことは、参照信号を用いるという観点からは好ましくない。

スピン注入技術を用いた磁気ランダムアクセスメモリにおいては、磁気抵抗素子の抵抗値がセル選択トランジスタの抵抗値と同じような値になる。このため、セル選択トランジスタのＯＮ抵抗の変化は、読み出し信号量に影響を与えるようになる。一方、ここで言うバックゲート効果は、ｎＭＯＳトランジスタのソース端子がグランド線に直接接続されるか磁気抵抗素子を介してグランド線に接続されるかでソース端子の電圧が変化することに起因するものである。このため、トランジスタの閾値が変化することになり、結果的に後者の方が前者に比べてＯＮ抵抗が高くなってしまう。

そこで、第２の実施形態では、この問題を避けるために、読み出し電流源−磁気抵抗素子−セル選択トランジスタ−グランド線の順番に接続するよう配線を変更する。これにより、全ての参照セルで読み出し電流が磁気抵抗素子から選択トランジスタの順に流れる。尚、第２の実施形態において、第１の実施形態と同様の点については説明を省略する。

［２−１］回路構成
図７は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの回路図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの回路構成について説明する。尚、ここでは、主に読み出し動作に必要な回路構成を示している。

図７に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、参照セルＲＣ１において、参照セルＲＣ２と同様、読み出し電流Ｉが流れる順番を磁気抵抗素子１０−２から選択トランジスタＴｒ２となるようにしている点である。

具体的には、参照セルＲＣ１において、磁気抵抗素子１０−２の一端（フリー層ｆ）は選択トランジスタＴｒ２の電流経路の一端に接続され、磁気抵抗素子１０−２の他端（ピン層ｐ）はビット線ＢＬ２に接続されている。選択トランジスタのＴｒ２の電流経路の他端はビット線ＢＬ５に接続され、選択トランジスタＴｒ２のゲートはワード線ＷＬに接続されている。ビット線ＢＬ２は選択トランジスタＴｒ５の電流経路の一端に接続され、選択トランジスタＴｒ５の電流経路の他端はグローバルデータバスＧＤＢ２に接続されている。ビット線ＢＬ５は選択トランジスタＴｒ８の電流経路の一端に接続され、選択トランジスタＴｒ８の電流経路の他端はグランドラインＧＬに接続されている。選択トランジスタＴｒ５、Ｔｒ８のゲートは、カラムセレクタ制御回路（ＣＳＬ）１２に接続されて制御されている。

尚、参照セルＲＣ１と参照セルＲＣ２との異なる点は、参照セルＲＣ１では磁気抵抗素子１０−２のフリー層ｆ側が選択トランジスタＴｒ２に接続されているのに対し、参照セルＲＣ２では磁気抵抗素子１０−３のピン層ｐ側が選択トランジスタＴｒ３に接続されているところである。

［２−２］読み出し動作
第２の実施形態における読み出し動作時は、上記第１の実施形態と同様、読み出し対象のメモリセルＭＣと同一ロウのワード線ＷＬのみがＨレベル“Ｈ”となり、このワード線ＷＬに接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３がオンになる。電源ＰＳ１、ＰＳ２及び定電流源回路ＣＣ１、ＣＣ２により、グローバルデータバスＧＤＢ１、ＧＤＢ２を介して、メモリセルＭＣ、参照セルＲＣ１、ＲＣ２に読み出し電流Ｉが印可される。

ここで、“０”データが書き込まれている参照セルＲＣ２では、磁気抵抗素子１０−３から選択トランジスタＴｒ３の順で読み出し電流Ｉが流れる。そして、磁気抵抗素子１０−３には、読み出し電流Ｉがフリー層ｆからピン層ｐに向かって流れる。つまり、電子ｅは、ピン層ｐからフリー層ｆに向かって流れる。この向きは、磁気抵抗素子１０−３にスピン注入技術を用いて“０”データを書き込む場合の書き込み電流の向きと同じである。

一方、“１”データが書き込まれている参照セルＲＣ１では、参照セルＲＣ２と同様、磁気抵抗素子１０−２から選択トランジスタＴｒ２の順で読み出し電流Ｉが流れる。そして、磁気抵抗素子１０−２には、読み出し電流Ｉがピン層ｐからフリー層ｆに向かって流れる。つまり、電子ｅは、フリー層ｆからピン層ｐに向かって流れる。この向きは、磁気抵抗素子１０−２にスピン注入技術を用いて“１”データを書き込む場合の書き込み電流の向きと同じである。

従って、第２の実施形態の読み出し動作では、参照セルＲＣ１と参照セルＲＣ２の両方において、磁気抵抗素子から選択トランジスタの同じ順番で読み出し電流Ｉを流しつつ、スピン注入技術を用いて各データを書き込む場合の書き込み電流の向きと同じ方向に読み出し電流Ｉを流している。

［２−３］参照セルのレイアウト及び断面構造
図８（ａ）は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの参照セルのレイアウト図を示し、図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線に沿った断面図を示す。

図８（ａ）及び（ｂ）に示すように、参照セルＲＣ１については、読み出し電流Ｉが、ビット線ＢＬ２から磁気抵抗素子１０−２のピン層ｐからフリー層ｆに流れ、さらに、トランジスタＴｒ２を介してビット線ＢＬ５を通ってグランドラインＧＬに流れる。一方、参照セルＲＣ２については、参照セルＲＣ１と反対方向に読み出し電流Ｉが流れる。すなわち、参照セルＲＣ２については、読み出し電流Ｉが、ビット線ＢＬ３から磁気抵抗素子１０−３のフリー層ｆからピン層ｐに流れ、さらに、トランジスタＴｒ３を介してビット線ＢＬ６を通ってグランドラインＧＬに流れる。

ここで、図８（ｂ）に示すように、ビット線ＢＬ２、ＢＬ６は第１金属配線Ｍ１、ビット線ＢＬ３、ＢＬ５は第２の金属配線Ｍ２で形成されている。つまり、ビット線ＢＬ２、ＢＬ６とビット線ＢＬ３、ＢＬ５とは、金属レイヤーが異なるため、異なる配線レベルに配置されている。

［２−４］効果
上記第２の実施形態によれば、第１の実施形態の場合と比べて横方向に参照セルのサイズが大きくなっているが、第１の実施形態と同様、参照セルの読み出し電流によるデータ書き換えを回避することができる。

さらに、第２の実施形態では、参照セルＲＣ１、ＲＣ２の両方において、磁気抵抗素子から選択トランジスタの順番で同じように読み出し電流Ｉが流れる。このため、選択トランジスタのバックゲート効果による参照信号のずれをなくすことができる。従って、選択トランジスタによる読み出しマージンの劣化を防ぎ、より理想的な参照信号を生成することが可能になる。

［３］第３の実施形態
第３の実施形態は、読み出し信号が流れていく電流パスの寄生抵抗の観点から、読み出したい磁気抵抗素子を流れる電流パスと参照信号を流れる電流パスとを同様に設定したものである。尚、第３の実施形態において、第１の実施形態と同様の点については説明を省略する。

［３−１］回路構成
図９は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの回路図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリの回路構成について説明する。尚、ここでは、主に読み出し動作に必要な回路構成を示している。また、本図では、第１の実施形態の回路をもとに接続変更を行ったが、第２の実施形態の回路をもとに同様の接続変更を行うことも勿論可能である。

図９に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、グランドラインＧＬをグローバルデータバスＧＤＢ１、ＧＤＢ２と異なるアレイ端に配置している点である。

すなわち、第３の実施形態では、カラム方向のアレイの両端にカラムセレクタ制御回路（ＣＳＬ）１２−１、１２−２がそれぞれ配置されている。そして、ビット線ＢＬ１、ＢＬ５、ＢＬ３においては、選択トランジスタＴｒ４、Ｔｒ８、Ｔｒ６を介してグローバルデータバスＧＤＢ１、ＧＤＢ２にそれぞれ接続され、選択トランジスタＴｒ４、Ｔｒ８、Ｔｒ６のゲートはカラムセレクタ制御回路（ＣＳＬ）１２−１で制御されている。一方、ビット線ＢＬ４、ＢＬ２、ＢＬ６においては、選択トランジスタＴｒ７、Ｔｒ５、Ｔｒ９を介してグランドラインＧＬにそれぞれ接続され、選択トランジスタＴｒ７、Ｔｒ５、Ｔｒ９のゲートはカラムセレクタ制御回路（ＣＳＬ）１２−２で制御されている。

尚、ビット線ＢＬ３においては、一端は選択トランジスタＴｒ６を介してグローバルデータバスＧＤＢ２に接続されている。

［３−２］効果
上記第３の実施形態によれば、第１の実施形態と同様、参照セルの読み出し電流によるデータ書き換えを回避することができるだけでなく、次のような効果も得られる。

図１の第１の実施形態においては、読み出し電流はアレイの右上から流れ出してアレイ内を通過後右上のシンカーに流れ込む。このため、アレイにおける右側のセルと左側のセルとでは読み出し電流が流れる配線の長さが異なることから、配線抵抗が異なってしまう。

これに対し、図９の第３の実施形態においては、読み出し電流はアレイの右上から流れ出してアレイ内を通過後アレイの左下のシンカーに流れ込む。このため、アレイ内のどの番地でも読み出し電流が流れる配線の長さは同じになる。つまり、メモリセルＭＣの磁気抵抗素子１０−１を流れる電流と参照セルＲＣ１、ＲＣ２の磁気抵抗素子１０−２、１０−３を流れる電流とが、同じような長さのパスを通ることになる。従って、同様な寄生抵抗成分をそれぞれの信号に持たせることとなるため、十分な信号マージンを確保することが可能になる。

［４］第４の実施形態
第４の実施形態は、上記各実施形態を抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistance Random Access Memory）に適用した例である。ＲｅＲＡＭのメモリ素子は、２端子間の電界の向きによって抵抗値が変化する。

図１０は、本発明の第４の実施形態に係る抵抗ランダムアクセスメモリの模式的な回路図を示す。以下に、図１０を参照し、ＲｅＲＡＭの回路構成、書き込み動作、読み出し動作について説明する。

［４−１］回路構成
ＲｅＲＡＭでは、メモリセルＭＣ及び参照セルＲＣの記憶素子として遷移金属酸化物素子２０−１、２０−２、２０−３を使用する。遷移金属酸化物素子２０−１、２０−２、２０−３は、遷移金属酸化物層２１、下部電極２２、上部電極２３を有している。遷移金属酸化物層２１は、下部電極２２と上部電極２３との間に設けられ、記憶部として機能する。

遷移金属酸化物層２１は、例えば、二元系遷移金属酸化物、プロブスカイト型金属酸化物等からなる。二元系遷移金属酸化物としては、ＮｉＯ、ＴｉＯ_２、ＨｆＯ_２、ＺｒＯ２等が挙げられる。プロブスカイト型金属酸化物としては、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）、Ｎｂ添加ＳｒＴｉＯ_３（Ｎｂ：ＳＴＯ）等が挙げられる。

ＲｅＲＡＭも、ＭＲＡＭと同様、各参照セルＲＣ１、ＲＣ２に書き込み方向と同じ方向の読み出し電流Ｉが流れるように、参照セルＲＣ２の“０”データ（低抵抗データ）が書き込まれた遷移金属酸化物素子２０−３では、下部電極２２側がグランドに接続されるのに対し、参照セルＲＣ１の“１”データ（高抵抗データ）が書き込まれた遷移金属酸化物素子２０−２では、上部電極２３側がグランドに接続される。

尚、ＲｅＲＡＭの回路構成は、磁気抵抗素子１０−１、１０−２、１０−３を遷移金属酸化物素子２０−１、２０−２、２０−３にそれぞれ変更した以外は、上述するＭＲＡＭの回路構成と同じである。このため、本実施形態の回路構成は、上記各実施形態の各図の磁気抵抗素子１０−１、１０−２、１０−３を遷移金属酸化物素子２０−１、２０−２、２０−３にそれぞれ変更した構成となる。

［４−２］書き込み動作
遷移金属酸化物素子２０−１は、印加電圧の極性を反転させると抵抗値が大きく変化し、高抵抗状態Ｒａと低抵抗状態Ｒｐとを作り出す。

具体的には、遷移金属酸化物素子２０−１を低抵抗状態Ｒｐに変化させる場合（例えば０データ）、印加電圧の極性は下部電極２２側を負とし、上部電極２３側を正とする。これにより、書き込み電流を上部電極２３から遷移金属酸化物層２１を介して下部電極２２へ流す。一方、遷移金属酸化物素子２０−１を高抵抗状態Ｒａに変化させる場合（例えば１データ）、印加電圧の極性は下部電極２２側を正とし、上部電極２３側を負とする。これにより、書き込み電流を下部電極２２から遷移金属酸化物層２１を介して上部電極２３へ流す。

［４−３］読み出し動作
ＲｅＲＡＭも、ＭＲＡＭと同様、予め“１”、“０”データがそれぞれ書き込まれた遷移金属酸化物素子２０−２、２０−３を利用して読み出し時に必要な参照信号を生成し、この“１”、“０”の遷移金属酸化物素子２０−２、２０−３の合成抵抗（Ｒａ＋Ｒｐ）／２と選択セルの遷移金属酸化物素子２０−１の抵抗とを比較することで、データの判別が行われる。

このような読み出し動作の際、“０”データが書き込まれている遷移金属酸化物素子２０−３には、読み出し電流Ｉが上部電極２３から下部電極２２に向かって流れる。この向きは、遷移金属酸化物素子２０−１に“０”データを書き込む場合の書き込み電流Ｉの向きと同じである。

一方、“１”データが書き込まれている遷移金属酸化物素子２０−２には、読み出し電流Ｉが下部電極２２から上部電極２３に向かって流れる。この向きは、遷移金属酸化物素子２０−１に“１”データを書き込む場合の書き込み電流Ｉの向きと同じである。

［４−４］効果
上記第４の実施形態によれば、上記各実施形態と同様、常に上書きする方向に読み出し電流Ｉが印可されることになるため、参照セルＲＣ１、ＲＣ２の読み出し時にデータが書き換えられてしまうことを抑制できる。従って、読み出しディスターブが生じる可能性を小さくできるため、デバイスのデータの信頼性を向上することができる。

尚、上記各実施形態は、磁界の印加によって抵抗値が大きく変化するＣＭＲ(Colossal Magneto-Resistance)効果を利用した抵抗変化メモリに適用することも可能である。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係わる磁気ランダムアクセスメモリを示す回路図。本発明の第１の実施形態に係る磁気ランダムアクセスメモリにおける読み出し動作を説明するための模式的な回路図。本発明の第１の実施形態に係る磁気抵抗素子の抵抗分布を示す図。本発明の第１の実施形態に係る書き込み及び読み出し時の電流方向と従来技術の読み出し時の電流方向との比較図。図５（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの参照セルのレイアウト図、図５（ｂ）は、図５（ａ）のＶＢ−ＶＢ線に沿った断面図。図６（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの参照セルの他のレイアウト図、図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線に沿った断面図。本発明の第２の実施形態に係わる磁気ランダムアクセスメモリを示す回路図。図８（ａ）は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの参照セルのレイアウト図、図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線に沿った断面図。本発明の第３の実施形態に係わる磁気ランダムアクセスメモリを示す回路図。本発明の第４の実施形態に係る抵抗ランダムアクセスメモリにおける読み出し動作を説明するための模式的な回路図。

符号の説明

１０−１、１０−２、１０−３…磁気抵抗素子、１１…ロウセレクタ制御回路、１２、１２−１、１２−２…カラムセレクタ制御回路、ＭＣ…メモリセル、ＲＣ１、ＲＣ２…参照セル、Ｔｒｎ（ｎ＝１、２、…、１１）…選択トランジスタ、ＢＬｎ（ｎ＝１、２、…、６）…ビット線、ＷＬ…ワード線、ＰＳ１、ＰＳ２…電源、ＣＣ１、ＣＣ２…定電流源回路（カレントコンベイヤー）、ＧＤＢ１、ＧＤＢ２…グローバルデータバス、Ｓ／Ａ…センスアンプ、ＧＬ…グランドライン、Ｇ…グランド端子、ｆ…フリー層、ｐ…ピン層、ｎ…非磁性層。

Claims

磁化方向が固定されている第１の固定層と磁化方向が書き込み電流の向きに応じて変化する第１の記録層と前記第１の固定層及び前記第１の記録層の間に挟まれた第１の非磁性層とを有する記憶素子と、
磁化方向が固定されている第２の固定層と磁化方向が書き込み電流の向きに応じて変化する第２の記録層と前記第２の固定層及び前記第２の記録層の間に挟まれた第２の非磁性層とを有し、反平行データが書き込まれている第１の参照素子と、
前記第１の参照素子と対になり、磁化方向が固定されている第３の固定層と磁化方向が書き込み電流の向きに応じて変化する第３の記録層と前記第３の固定層及び前記第３の記録層の間に挟まれた第３の非磁性層とを有し、平行データが書き込まれている第２の参照素子と、
読み出し動作時に、前記第１の参照素子に前記第２の固定層から前記第２の記録層に向かって電流を印加し、前記第２の参照素子に前記第３の記録層から前記第３の固定層に向かって前記電流を印加する電流源と
を具備し、
前記読み出し動作時に、前記第１の参照素子を含む前記反平行データが書き込まれたどの参照素子に対しても、前記反平行データを書き込む方向にのみ電流が流れ、かつ、前記第２の参照素子を含む前記平行データが書き込まれたどの参照素子に対しても、前記平行データを書き込む方向にのみ電流が流れる、ことを特徴とする磁気ランダムアクセスメモリ。
第１の電流経路の一端が前記第１の固定層に接続された第１のトランジスタと、
第２の電流経路の一端が前記第２の固定層に接続された第２のトランジスタと、
第３の電流経路の一端が前記第３の固定層に接続された第３のトランジスタと、
前記第１乃至第３のトランジスタのゲートに接続されたワード線と、
前記第１の電流経路の他端、前記第２の記録層、及び前記第３の電流経路の他端が接続されたグランド端子と、
第１入力が前記第１の記録層に接続され、第２入力が前記第２の電流経路の他端及び前記第３の記録層に接続されたセンスアンプと
をさらに具備し、
前記読み出し動作時に、前記第２のトランジスタから前記第１の参照素子の順に前記電流が流れ、前記第２の参照素子から前記第３のトランジスタの順に前記電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
前記第１乃至第３の記録層にそれぞれ接続され、カラム方向にそれぞれ延在された第１乃至第３のビット線と、
前記第１乃至第３の固定層にそれぞれ接続され、前記カラム方向にそれぞれ延在された第４乃至第６のビット線と、
電流経路の一端が前記第１乃至第６のビット線にそれぞれ接続された第４乃至９のトランジスタと、
前記第５、７、９のトランジスタの前記電流経路の他端が接続され、前記グランド端子に接続された端部を有するグランドラインと、
前記第４のトランジスタの前記電流経路の他端が接続され、前記第１入力に接続された端部を有する第１のグローバルデータバスと、
前記第６、８のトランジスタの前記電流経路の他端が接続され、前記第２入力に接続された端部を有する第２のグローバルデータバスと、
前記第４乃至９のトランジスタのゲートに接続されたカラムセレクタ制御回路と
をさらに具備し、
前記グランドラインと前記第１及び第２のグローバルデータバスとは、前記カラム方向の同じアレイ端に配置されることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
第１の電流経路の一端が前記第１の固定層に接続された第１のトランジスタと、
第２の電流経路の一端が前記第２の記録層に接続された第２のトランジスタと、
第３の電流経路の一端が前記第３の固定層に接続された第３のトランジスタと、
前記第１乃至第３のトランジスタのゲートに接続されたワード線と、
前記第１乃至第３の電流経路の他端が接続されたグランド端子と、
第１入力が前記第１の記録層に接続され、第２入力が前記第２の固定層及び前記第３の記録層に接続されたセンスアンプと
をさらに具備し、
前記読み出し動作時に、前記第１の参照素子から前記第２のトランジスタの順に前記電流が流れ、前記第２の参照素子から前記第３のトランジスタの順に前記電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
２端子間の電界の向きによって抵抗値が変化する記憶素子と、
２端子間の電界の向きによって抵抗値が変化し、高抵抗データが書き込まれている第１の参照素子と、
前記第１の参照素子と対になり、２端子間の電界の向きによって抵抗値が変化し、低抵抗データが書き込まれている第２の参照素子と、
読み出し動作時に、前記第１の参照素子に前記高抵抗データが書き込まれる方向に電流を印加し、前記第２の参照素子に前記低抵抗データが書き込まれる方向に前記電流を印加する電流源と
を具備し、
前記読み出し動作時に、前記第１の参照素子を含む前記高抵抗データが書き込まれたどの参照素子に対しても、前記高抵抗データを書き込む方向にのみ電流が流れ、かつ、前記第２の参照素子を含む前記低抵抗データが書き込まれたどの参照素子に対しても、前記低抵抗データを書き込む方向にのみ電流が流れる、ことを特徴とする抵抗ランダムアクセスメモリ。