JP4987632B2 - 半導体素子の製造方法、サブマウントの製造方法及び電子部品 - Google Patents
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Description
例えば、リードフレームの上に半導体素子のチップが接着された表面実装型の電子部品の場合、リードフレームに捻れ変形が生じるとチップとリードフレームとの接着面には捻り応力のような外力が加わり、チップがリードフレームから脱離することがある。捻り応力による脱離を抑制するには接着面積を小さくする手段が有効であるが、接着面積を小さくすると剪断応力に対する強度が低下するという問題が生ずる。
また、本発明の他の一態様によれば、実装部材と、前記実装部材の上に形成された接着層と、略平行四辺形の平面形状を有し、前記接着層を介して実装部材に接着された半導体素子またはサブマウントと、を備え、前記実装部材の前記接着層が設けられた面を、前記略平行四辺形の2組の対辺に対してそれぞれ平行な等間隔の複数の直線により複数の区画に分割し、前記複数の区画を市松状に交互に配列した第1の区画と第2の区画とに分類した時に、前記接着層は、前記第1の区画の内部に設けられ、前記接着層は、前記第2の区画及びその輪郭線上には設けられておらず、前記略平行四辺形の前記2組の対辺の長さをそれぞれx、yとし、前記x、yに対して平行な前記区画の2組の対辺の長さをそれぞれα、βとし、n及びmを自然数としたときに、x=2nα かつ y=(2m−1)β または、y=2nβ かつ x=(2m−1)αであり、前記nが1であり、前記mが1であることを特徴とする電子部品が提供される。
図1〜図3は、本実施形態にかかる接着パターン形成素子を表し、それぞれ(a)は模式正面図であり、(b)は模式底面図である。なお、図1以降の各図については、既出の図面に表したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1〜図3に表した接着パターン形成素子は、後に具体例を挙げて詳述するように、例えば、受光素子や発光素子などの光素子や、トランジスタやダイオードなどの電子素子や、サブマウントなどの実装素子をはじめとする各種の素子を包含する。例えば、接着パターン形成素子10が受光素子である場合には、半導体層12と、その裏面側に設けられた電極14と、電極14の表面に設けられた接着層16と、を有する。半導体層12は、図示しない光電変換層や半導体基板などの層を適宜有する。電極14は、受光素子のアノードまたはカソード電極として機能する。また、接着層16は、半田や、金属バンプ、導電性材料を含有する接着剤(銀ペーストなど)などにより形成することができる。
ウェーハの表面には、接着層16が市松状に形成されている。そして、図4(a)に表したようにこれら接着層16のうちの3つを含むように接着パターン形成素子10を切り出すと、図1に表した接着パターン形成素子が得られる。一方、図4(b)に表したように、接着層16のうちの2つを含むように接着パターン形成素子10を切り出すと、図2に表した接着パターン形成素子10が得られる。そして、図4(c)に表したように、接着層16を1つのみ含むように接着パターン形成素子10を切り出すと、図3に表した接着パターン形成素子10が得られる。
本比較例においては、接着パターン形成素子の裏面の全面に接着層16が一様に設けられている。この接着パターン形成素子をリードフレーム上に接着した場合、接着面に平行方向の剪断応力を直接素子に加える剥離試験(ダイシェア試験)では十分な接着強度が得られても、リードフレームの捻れ変形などで接着面に捻り応力のような外力が加わると、比較的小さな力で接着パターン形成素子がリードフレームから脱離することがある。捻り応力による脱離を防ぐためには、接着面積を小さくすることが一つの有効手段となる。しかし、接着面積を小さくしすぎると、剪断応力に対する接着強度が低下する。
ここで、素子の裏面から見て角あるいは隅にあたる部分に接着層16が存在する場合に、素子の4隅のうちの接着層16のある隅の数を「隅数」と定義する。
図6は、隅数を説明するための模式図である。
すなわち、図6(a)は、素子の4隅のいずれにも接着層16が設けられていない場合を表す。この場合の隅数は、0(ゼロ)である。ただしこの場合、素子の4隅以外の場所に接着層16が設けられているものも含む。すなわち、4隅以外のいずれかの辺またはこれら隅や辺から離れた裏面に接着層16が設けられているものも隅数が0のものに含まれる。
表2は、接着層16の面積比を一定とした場合に、捻り応力に対する剥離強度と隅数との関係を調べた結果の一例を表す。
すなわち、本実施形態において、隅数0〜2までを許容し、且つ接着層16の面積比がパターンの位置によらない条件を採用する。この条件は以下の如くである。
そして、次式が満たされるものとする。
x=2nα かつ y=(2m−1)β または
y=2nβ かつ x=(2m−1)α
ここで、x、y、α、βは、図4に表した。すなわち、xとyは接着パターン形成素子10の縦横の長さであり、αとβは接着層16を形成する区画の縦横の長さであり、nとmは自然数である。図4は、n=m=1の場合を例示する。
本実施形態においては、上述した条件内であれば、接着層16の形状は基本的に何でもよく、剪断応力に対する剥離強度と捻り応力に対する剥離強度の折り合いがつく面積比に設定すればよい。
また、図7〜図9においては、n=m=1の場合と、n=1でm=2の場合と、をそれぞれ表した。nやmが大きくなると、接着パターン形成素子に形成される接着層16の数が増えることにより、力の作用点が分散される。このため、隅数を0〜2の範囲に限定した場合と、隅数が3または4になった場合と、の捻り応力に対する剥離強度の差は縮小する傾向がある。つまり、本実施形態は、nとmが小さいほうがより有効であり、n=m=1の場合に最も顕著な効果が得られる。
図10は、本実施形態にかかる電子部品を表す模式図である。
本具体例は、2波長型の半導体レーザ装置を表す。図10(a)及び(b)は、それぞれ組立の途中状態におる半導体レーザ装置の内部構造を表す模式図である。
まず、所望のパターンにプレス、フォーミングしたリードフレーム50に射出成形等により外囲器となるモールド樹脂60を素子載置部を取囲むように成形しておく。リードフレーム50の母材としては、動作時の放熱性を考慮して銅系の材料を用いることができるが、場合によっては42アロイなど鉄系の材料を使用することも可能である。リードフレーム50は、組立て性を考慮して予め金、ニッケル、パラジウムめっきなどの適当な外装を施してもよい。
次に、この成形済みリードフレーム50の上にサブマウント20と受光素子40を接着する。受光素子40は、シリコンウェーハから長方形または正方形に切り出したもので、その裏面には本実施形態により金錫半田などの接着層がパターン形成されている。また、サブマウント20は、セラミックウェーハから平行四辺形状に切り出したものであり、その裏面には、本実施形態により金錫半田などの接着層がパターン形成されている。
この後、樹脂製または金属製の蓋を成形済みリードフレームに装着・固定し、リードカットによる分離工程を経て半導体レーザ装置が完成する。リード82、84、86、88は、それぞれ半導体レーザ素子30(裏面電極)、受光素子40(上面電極)、半導体レーザ素子30(裏面電極)、半導体レーザ素子30(上面電極)に接続されている。
本具体例においては、接着層16が載置部品(サブマウント20や受光素子40)の側でなくリードフレーム50の側に形成されている点が異なる。この場合、載置部品のマウント位置によらず、隅数を0〜2の範囲に制御できる。つまり、載置部品を高い精度でマウントする必要がなく、剪断応力に対する剥離強度と捻り応力に対する剥離強度とを確保することが可能となる。なお、本具体例においても、図7〜図9に関して前述したものと同様に、n=m=1の場合に、最も顕著な効果を得ることができる。
また、本実施形態の接着パターン形成素子に設けられた接着層のパターンを互いに隣接させて2次元的に並べることにより、接着パターン形成素子が切り出された元のウェーハなどの板材における接着層の配置を得ることができる。
12 半導体層
14 電極
16 接着層
20 サブマウント(接着パターン形成部素子)
22、24 電極パターン
26 分離溝
30 半導体レーザ素子
40 受光素子(接着パターン形成素子)
50 リードフレーム
60 モールド樹脂
72、82、84、86、88 リード
92、94、96、98 ワイヤ
Claims (7)
- 略平行四辺形の平面形状を有し、実装部材に接着される接着面に接着層がパターニングされた半導体素子の製造方法であって、
前記半導体素子に切り出される前の半導体ウェーハにおいて、
前記半導体ウェーハに前記接着層が設けられる面を、前記略平行四辺形の2組の対辺に対してそれぞれ平行な等間隔の複数の直線により複数の区画に分割し、
前記複数の区画を市松状に交互に配列した第1の区画と第2の区画とに分類した時に、
前記接着層を前記第1の区画の内部に設け、
前記接着層を前記第2の区画及びその輪郭線上には設けず、
前記略平行四辺形の前記2組の対辺の長さをそれぞれx、yとし、前記x、yに対して平行な前記区画の2組の対辺の長さをそれぞれα、βとし、n及びmを自然数としたときに、
x=2nα かつ y=(2m−1)β または、
y=2nβ かつ x=(2m−1)α
であり、
前記半導体素子を、等間隔の複数直線に沿って前記半導体ウェーハから分離切り出すことを特徴とする半導体素子の製造方法。 - 前記nが1であり、前記mが1であることを特徴とする請求項1記載の半導体素子の製造方法。
- それぞれの前記第1の区画における前記接着層のパターン形状および位置が同一であることを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記接着層と、前記半導体ウェーハと、の間に、電極を形成することを特徴とする請求項1〜3のいずれか1つに記載の半導体素子の製造方法。
- 略平行四辺形の平面形状を有し、実装部材に接着される接着面に接着層がパターニングされたサブマウントの製造方法であって、
前記サブマウントに切り出される前の板材において、
前記板材の前記接着層が設けられる面を、前記略平行四辺形の2組の対辺に対してそれぞれ平行な等間隔の複数の直線により複数の区画に分割し、
前記複数の区画を市松状に交互に配列した第1の区画と第2の区画とに分類した時に、
前記接着層を前記第1の区画の内部に設け、
前記接着層を前記第2の区画及びその輪郭線上には設けず、
前記略平行四辺形の前記2組の対辺の長さをそれぞれx、yとし、前記x、yに対して平行な前記区画の2組の対辺の長さをそれぞれα、βとし、n及びmを自然数としたときに、
x=2nα かつ y=(2m−1)β または、
y=2nβ かつ x=(2m−1)α
であり、
前記サブマウントを、等間隔の複数直線に沿って前記板材から分離切り出すことを特徴とするサブマウントの製造方法。 - 前記nが1であり、前記mが1であることを特徴とする請求項5記載のサブマウントの製造方法。
- 実装部材と、
前記実装部材の上に形成された接着層と、
略平行四辺形の平面形状を有し、前記接着層を介して実装部材に接着された半導体素子またはサブマウントと、
を備え、
前記実装部材の前記接着層が設けられた面を、前記略平行四辺形の2組の対辺に対してそれぞれ平行な等間隔の複数の直線により複数の区画に分割し、前記複数の区画を市松状に交互に配列した第1の区画と第2の区画とに分類した時に、
前記接着層は、前記第1の区画の内部に設けられ、
前記接着層は、前記第2の区画及びその輪郭線上には設けられておらず、
前記略平行四辺形の前記2組の対辺の長さをそれぞれx、yとし、前記x、yに対して平行な前記区画の2組の対辺の長さをそれぞれα、βとし、n及びmを自然数としたときに、
x=2nα かつ y=(2m−1)β または、
y=2nβ かつ x=(2m−1)α
であり、
前記nが1であり、前記mが1であることを特徴とする電子部品。
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