JP5000609B2 - 結晶化方法 - Google Patents

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Description

本発明は、概して位置制御結晶化方法に関するものであり、より詳しくは、活性半導体膜の位置制御された結晶化方法および活性半導体膜構造体に関するものである。
通常、レーザ晶出によって形成された多結晶シリコン膜は、該多結晶シリコン膜を構成する多数の粒が、事実上、結晶配向のランダムな分布を有している。そのような膜の典型的な粒径を有し、該膜内に形成されたどのようなＴＦＴデバイスの活性チャネルにも最終的に含まれる多くの高傾角結晶粒界がある。
ＴＦＴデバイスの活性チャネル部分の中のそのような結晶粒界の存在は、デバイスパフォーマンスに強い有害な影響を及ぼすことが知られている。このため、活性チャネル領域から結晶粒界を減少もしくは除去するために多くのアプローチが検討されている。
例えば、粒径を増大させることは、結晶粒界の密度を減少させ、その結果、デバイスの活性チャネルの中に含まれるであろう結晶粒界の平均数を減少させる。上記粒径を活性チャネル領域よりも大きく形成することができれば、該チャネル中に含まれる結晶粒界の平均数は１未満となるであろう。
米国特許第７，０５６，８４３号公報 米国特許第７，０２９，９９６号公報 米国特許第７，０１８，４６８号公報 米国特許第６，８８１，６８６号公報 米国特許第６，６３５，５５４号公報 米国特許第６，５７３，５３１号公報 米国特許第６，３２２，６２５号公報
しかしながら、たとえ粒径がチャネルサイズよりも大きく、けれども結晶粒界の配置がランダムだとしても、いくらかの活性チャネルが１つ以上の結晶粒界を含む可能性はまだある。
さらに、たとえ結晶粒界に対するチャネルの大きさの比率が高くても、チャネル中に結晶粒界を有するデバイスに隣接しているデバイスが結晶粒界のないチャネルを含む可能性は高い。
この状況は、隣接した薄膜トランジスタ（ＴＦＴ）デバイスの性能に大きな不均一性をもたらす。チャネル内に結晶粒界を持たないそれらのデバイスは比較的性能が高く、１つ（または２つ）の結晶粒界を持つそれらのデバイスは性能が低い。
比較的高いエネルギー密度が、多結晶構造を形成するために一般的に必要とされる一方、多くの基板材料は、温度に敏感であり、アニーリングプロセスを複雑にする。ＴＦＴアプリケーションのためのシリコン（Ｓｉ）薄膜のハイブリッドの連続粒界結晶シリコン（ＣＧＳ：hybrid continuous grain silicon）処理にとって、「１−ショット」プロセスは、上記結晶膜の中で粒界の位置制御を行うことができる高生産性スキームである。
レーザパルスは、一般的に「ショット」と称され、１ショットプロセスは、膜をアニール処理するために、単一のレーザパルスを使用する。その結果生じるミクロ構造に影響を及ぼすこのアプローチには、結晶化に先立って予め島状にＳｉをパターン化するか、あるいはしないかという主な２つの方法がある。
何れの場合にも、位置制御は、過冷却された溶融物の結晶化（晶出）を開始するために、予め配置された種結晶が、要求される領域を除く全ての領域で、Ｓｉ膜を完全に溶融させることによって引き起こされる。
一般的に、この種結晶は、最初に、予めパターン化された、あるいは、パターン化されていないＳｉ層を、５００ÅのＳｉＯ２キャップ層でカプセル化し、それから、下層のＳｉ活性層をエキシマレーザ光から遮断するドット（以下、「シャドードット」と記す）またはライン（以下、「シャドーライン」と記す）を残すために、上記Ｓｉ層をパターニングすることで形成される。
横方向に熱拡散させないために、上記シャドードットまたはシャドーラインは、Ｓｉ下層の十分に広い領域を遮光するのに十分なほど大きくなければならない。これらシャドードットまたはシャドーラインの典型的な幅は、約３〜４ミクロン（μｍ）である。周辺の溶融したＳｉが、平衡温度よりも低い温度まで冷却し始めるとき、種結晶は、周囲の領域に横成長し始める。
図１は、「１ショット」の位置制御晶出スキームのためのシャドーＳｉ層（シャドードット）を備えた、予めパターン化されたＳｉ活性層を示す透視図である。
図１は、横成長を誘発させるために、予めパターン化されたＳｉ島（島状のＳｉ層）とキャップＳｉ層とを備えた、７０°のチルト角でチルト（傾斜）されたサンプルを示す。照射に際して、種結晶は、シャドードットの下から成長を開始し、それから、螺旋形の周囲に横成長し、そして残りのＳｉ島の中に横成長する。
上述したアプローチの多くの実施例において、このようなシャドードットは結局除去されなければならない。シャドードットは、後のＴＦＴの製造工程（例えば、注入、コンタクトホールの形成および平坦化）にとって問題になり得る。
このため、上記シャドーラインおよびシャドードットの下を切り取り、そしてそれらをリフトオフさせるために、上記シャドードットの除去は、Ｓｉシャドー層の制御されたドライエッチング、ＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）中でのウェットエッチング、あるいは、（パターン化されていないＳｉ活性層に対する）低濃度の（希釈した）ＨＦ（フッ化水素）中でのエッチングの何れかを必要とする。
本発明は、上記問題点に鑑みなされたものであり、その目的は、結晶化に続いて、所定の位置に残すことができ、その後の処理工程を妨げない手段によって種結晶を横成長させる方法並びに該方法を用いた構造体を提供することにある。また、本発明のさらなる目的は、結晶粒界の位置を制御することで、活性チャネル領域から結晶粒界が減少もしくは除去された構造体を実現することにある。
本発明にかかる結晶化方法は、上記の目的を達成するために、結晶粒を用いた活性半導体膜の位置制御された結晶化方法であって、基板の上に、多結晶および単結晶からなる群より選ばれた結晶構造および結晶配向を有する第１の半導体膜を形成する工程と、上記第１の半導体膜を選択的にエッチングして種結晶領域を形成する工程と、上記種結晶領域の上に、非晶質構造を有する絶縁体層を積層する工程と、上記絶縁体層に開口部を形成して上記種結晶領域を露出させる工程と、上記絶縁体層の上に、第２の半導体膜を形成する工程と、上記第２の半導体膜をレーザアニールする工程と、上記レーザアニールに応じて上記第２の半導体膜を完全に溶融し、上記種結晶領域を部分的に溶融させる工程と、上記種結晶領域と同じ結晶配向を有している第２の半導体膜中で結晶粒を横成長させる工程と、上記種結晶領域の上の第２の半導体膜を除去するために、上記第２の半導体膜をエッチングする工程と、残っている第２の半導体膜中のトランジスタ活性領域を形成する工程とを含んでいることを特徴としている。
また、本発明にかかる活性半導体膜構造体は、上記の目的を達成するために、結晶粒の位置制御された結晶化から形成された活性半導体膜構造体であって、基板と、上記基板の上に形成され、多結晶および単結晶からなる群より選ばれる結晶構造および結晶配向を有する種結晶領域と、上記種結晶領域の上に重なる絶縁体層と、上記種結晶領域を露出する、上記絶縁体層における開口部と、上記絶縁体層の上に重なり、上記開口部に隣接し、上記種結晶領域と同じ結晶配向を有する活性半導体層とを備えていることを特徴としている。
上記したように、上記第２の半導体膜は、従来のシャドードットあるいはシャドーラインとは異なり、結晶化に続いて所定の位置に残すことができ、その後の処理を妨げることもない。
また、上記したように、第１の半導体結晶をエッチングして種結晶領域を形成し、その上に、種結晶領域を露出させる開口部が設けられた絶縁体層、および第２の半導体膜を形成してレーザアニールし、種結晶から横成長を行うことで、デバイスパフォーマンスに有害な影響を及ぼす結晶粒界が、トランジスタ活性領域に存在しない構造体を実現することができる。したがって、上記の方法によれば、デバイスパフォーマンスが高い構造体を提供することができる。
なお、上記結晶化方法を用いて製造される構造体、すなわち上記活性半導体膜構造体としては、上記構成を有する薄膜トランジスタあるいは集積回路（ＩＣ）であってもよく、上記構成を有する半導体基板あるいは半導体装置であってもよい。
上記の方法において、上記第１の半導体膜を選択的にエッチングする工程は、上記基板上に積層され、かつ、上記種結晶領域に隣接するボトムゲートを形成する工程を含み、上記絶縁体層の形成工程は、上記ボトムゲートおよび種結晶領域の上にボトムゲート絶縁体層を形成する工程を含み、上記トランジスタ活性領域を形成する工程は、上記ボトムゲートの上の第２の半導体膜中にトランジスタ活性領域を形成する工程を含んでいてもよい。
また、上記活性半導体膜構造体は、上記基板の上に重なり、上記種結晶領域に隣接し、上記活性半導体層の下に重なり、上記種結晶領域と同じ結晶構造および結晶配向を有するボトムゲートと、上記ボトムゲートと上記活性半導体層との間に配置されたボトムゲート絶縁体層とをさらに含んでいてもよい。
上記の各構成によれば、ボトムゲートと種結晶領域とを同時に形成することができる。この場合、ボトムゲートと種結晶領域とは、同じ結晶構造および結晶配向を有する。
また、上記の方法において、上記結晶配向を有する上記第１の半導体膜を形成する工程では、上記第１の半導体膜として、上面が（１００）優先配向した第１の半導体膜を形成することが好ましい。
また、上記活性半導体膜構造体において、上記種結晶領域の上面は、（１００）優先配向していることが好ましい。
（１００）配向は、上記第１の半導体膜において優先的（支配的）で安定した配向である。上記の各構成によれば、好ましい（１００）配向のより大きな結晶粒を、元々（１００）であるが、はるかに小さな粒径の出発物質（種結晶）から生成することができる。なお、このように粒径を増大させることは、結晶粒界の密度を減少させることにも繋がる。このように、結晶粒を、トランジスタ活性領域（活性チャネル）に対して大きくすることに加えて、前記したように結晶粒界の位置を制御することは、結晶粒界が常に活性チャネルの外にあることを保証する。
また、上記の方法において、上記種結晶領域を形成する工程は、平均粒径を有する結晶粒を形成する工程を含み、上記絶縁体層に開口部を形成する工程では、上記開口部として、上記平均粒径にほぼ等しい直径を有する開口部を形成することが好ましい。
また、上記活性半導体膜構造体は、上記種結晶領域が、平均粒径を有する結晶粒を含み、上記絶縁体層における開口部が、上記平均粒径とほぼ等しい直径を有していることが好ましい。
上記の各構成によれば、単一の結晶粒でトランジスタ活性領域を形成することが可能となる。したがって、上記の各構成によれば、いかなる結晶粒界も活性チャネル中には形成されない。
また、上記第２の半導体膜をレーザアニールする工程は、ＣＯ２レーザと連携してエキシマレーザによって、上記第２の半導体膜の上面を照射する工程を含んでいることが好ましい。
上記したようにＣＯ２レーザおよびエキシマレーザの両方のレーザを用いたハイブリッド結晶化プロセスは、種結晶から、十分に長い横成長を容易に与えることができる。
また、上記種結晶が単一の結晶粒である場合、上記したようにハイブリッド晶出（結晶化）させた領域は、上記種結晶と同じ結晶配向を有する単結晶になり得る。
なお、この場合、上記ＣＯ２レーザおよびエキシマレーザによる照射工程は、空間的に均一となるように照射を均一化する工程を含んでいることが好ましい。
また、上記の方法において、上記第２の半導体膜中の結晶粒の横成長は、上記したように上記種結晶領域中の結晶粒の粒径よりも大きな平均粒径を有する結晶粒を成長させることが好ましい。
このため、上記種結晶領域と同じ結晶配向を有している上記第２の半導体膜中で結晶粒を横成長させる工程は、約１０μｍ以上の横成長を伴って上記結晶粒を成長させる工程を含んでいることが好ましい。
また、上記活性半導体膜構造体は、上記活性半導体層が、約１０μｍの平均結晶粒径を有する結晶粒を含んでいることが好ましい。
結晶粒の形状は、本質的には円もしくは楕円形である。また、上記種結晶は、単一の結晶粒であることが好ましい。
このことから、上記の方法において、選択的に上記第１の半導体膜をエッチングする工程は、例えば、２〜５μｍの大きさの辺を有し、ダイヤモンド状および正方形状からなる群より選ばれる形状を有する種結晶領域を形成する工程を含んでいることが好ましい。
また、上記活性半導体膜構造体は、上記種結晶領域が、２〜５μｍの大きさの辺を有する、ダイヤモンド状および正方形状からなる群より選ばれる形状を有していることが好ましい。
有効移動度は、種結晶とトランジスタ活性領域（トランジスタチャネル）との間の距離が増加するにつれて減少する。したがって、種結晶の配向を維持する上で、活性チャネル領域は、種結晶に対し、できるだけ近い距離に配置されていることが好ましい。
したがって、上記の方法において、上記第２の半導体膜をエッチングし、上記トランジスタ活性領域を形成する工程は、上記絶縁体層における開口部から２〜７μｍの距離に、トランジスタチャネルを形成する工程を含んでいることが好ましい。
また、上記活性半導体膜構造体は、上記活性半導体層が、上記絶縁体層における開口部から２〜７μｍの距離に、トランジスタチャネルを含んでいることが好ましい。
また、上記方法は、さらに、上記トランジスタ活性領域に、ソース、ドレイン、およびチャネルを形成する工程を含んでいてもよい。
すなわち、上記活性半導体膜構造体は、さらに、上記活性半導体層中に、ソース、ドレイン、およびチャネルを含んでいてもよい。
また、上記方法は、さらに、上記トランジスタ活性領域の上にトップゲート誘電体を形成する工程と、上記トップゲート誘電体の上にトップゲートを形成する工程とを含んでいてもよい。
すなわち、上記活性半導体膜構造体は、さらに、上記活性半導体層の上に重なるトップゲート誘電体と、上記トップゲート誘電体の上に重なるトップゲートとを含んでいてもよい。
また、上記基板の上に第１の半導体膜を形成する工程は、ガラス、プラスチック、石英、石英ガラス、シリコン、およびシリコン・オン・インシュレータからなる群より選ばれる基板の上に上記第１の半導体膜を形成する工程を含んでいてもよい。
すなわち、上記活性半導体膜構造体は、上記基板が、ガラス、プラスチック、石英、石英ガラス、シリコン、およびシリコン・オン・インシュレータからなる群より選ばれる材料からなっていてもよい。
また、上記第１の半導体膜を形成する工程は、平均的な第１の粒径を有する結晶粒によって第１の半導体膜を形成する工程を含み、上記第２の半導体膜中で結晶粒を横成長させる工程は、上記第１の粒径よりも大きな、平均的な第２の粒径を有する結晶粒を成長させる工程とを含んでいてもよい。
すなわち、上記活性半導体膜構造体は、上記種結晶領域が、平均的な第１の粒径を有する結晶粒を含み、上記活性半導体層が、上記第１の粒径よりも大きな平均的な第２の粒径を有していてもよい。
本発明によれば、第１の半導体結晶をエッチングして種結晶領域を形成し、その上に、種結晶領域を露出させる開口部が設けられた絶縁体層、および第２の半導体膜を形成してレーザアニールし、種結晶から横成長を行う。その後、種結晶領域の上の第２の半導体膜を除去し、残っている第２の半導体膜中のトランジスタ活性領域を形成する。これにより、本発明によれば、デバイスパフォーマンスに有害な影響を及ぼす結晶粒界がトランジスタ活性領域に存在しない構造体を実現することができる。
また、このようにして形成された活性半導体膜構造体は、種結晶領域の上に、種結晶領域を露出させる開口部が設けられた絶縁体層を備えるとともに、上記絶縁体層の上に重なり、上記開口部に隣接し、上記種結晶領域と同じ結晶配向を有する活性半導体層とを備えている。
上記活性半導体膜構造体は、デバイスパフォーマンスに有害な影響を及ぼす結晶粒界がトランジスタ活性領域に存在しないので、デバイスパフォーマンスが高い。また、上記第２の半導体膜は、従来のシャドードットあるいはシャドーラインとは異なり、結晶化に続いて所定の位置に残すことができる。さらに、上記第２の半導体膜は、該第２の半導体膜の形成後の処理を妨げることもない。
本発明は、概して、種結晶（以下、“シード（種）”と記す）からの位置制御による結晶化により半導体膜を形成する方法に関する。
従来の問題を解決するためのより良いアプローチは、結晶化に続いて、所定の位置に残すことができ、その後の処理工程を妨げない手段によってシードを横成長させることにある。
結晶粒をトランジスタデバイスの活性チャネルに対して大きくすることに加えて、結晶粒界の位置を制御することができれば、デバイスパフォーマンスに有害な影響を及ぼす結晶粒界が常に活性チャネルの外にあることを保証する上で有利である。本発明によれば、全てのデバイスは、一様に高い性能を有するであろう。
本発明では、活性チャネルの位置と関連しているシードの配置の効果の研究に基づいて、位置制御されたレーザ晶出（結晶化）のための最適化された幾何学を構築した。
本発明においては、下層の膜をパターン化し、絶縁層を追加し、上層の膜の結晶化をシードの位置で制御することで、上記のパターン化された層まで開口部を形成する。
例えば、Ｓｉ活性層の予め決定された領域を、横成長のためにシードとしての役割を果たすことができる固体の（つまり、溶融しなかった）Ｓｉの領域と接触したままにすることができれば、「１ショット」の位置制御結晶化（晶出）スキームを強化することができる。
従って、本発明によれば、シードを使用した、活性半導体膜の位置制御された結晶化のための方法が提供される。
上記の方法は、結晶配向および結晶構造を有している基板の上に重なる（つまり、積層された）第１の半導体膜を形成する。典型的には、上記結晶構造は、多結晶であるか、単結晶である。
上記第１の半導体膜は、シード領域を形成して、選択的にエッチングされる。絶縁体層には開口部が形成され、上記開口部は、シード領域を露出する。
第２の半導体膜は、通常、非結晶または多結晶状態で、上記絶縁体層の上に形成される。上記第２の半導体膜はレーザアニールされている。
レーザアニールは、上記第２の半導体膜を完全に溶融し、シード領域を部分的に溶融する。結晶粒はシード領域と同じ結晶配向を有している第２の半導体膜中で横成長する。ＴＦＴの製造において、エッチングはシード領域の上に重なる第２の半導体膜を除去するために典型的に行なわれる。
また、トランジスタ活性領域は残っている第２の半導体膜中に形成される。
上記の方法は、ゲート電極が上述した活性領域の上に形成されるトップゲート型のＴＦＴを製造するために使用することができる。
別の態様において、第１の半導体膜は、上記基板の上に、シード領域に隣接してボトムゲートを形成するために選択的にエッチングすることができる。
３つ目の態様において、ＴＦＴは、ボトムゲートおよびトップゲートの両方を有していてもよい。
上記結晶化方法を用いて製造される構造体、すなわち上記活性半導体膜構造体としては、上記構成を有する薄膜トランジスタあるいは集積回路（ＩＣ）であってもよく、上記構成を有する半導体基板あるいは半導体装置であってもよい。
上述した方法並びにシードの位置制御された結晶化（晶出）から形成された活性半導体膜構造体のさらなる詳細は以下で提供される。
以下に、本発明の一実施形態について図２ないし図１１に基づいて説明する。
図２は結晶粒の位置制御された結晶体から形成された活性半導体膜（フィルム）構造体の部分的な断面図である。
活性半導体膜構造体２００は、基板２０２と、基板２０２に積層されたシード領域２０４（図２中、単に「シードと記す」）とを含み、結晶配向と結晶構造とを有している。一般的に、結晶構造は多結晶であるか、もしくは単結晶である。
絶縁体層２０６はシード領域２０４上に積層されている。絶縁体層２０６における開口部２０８はシード領域２０４を露出させる。
活性半導体層２１０は、絶縁体層２０６および隣接する開口部２０８上に積層されており、シード領域２０４と同じ結晶配向を有している。代わりに、図示はしないが、開口部２０８（およびシード領域２０４）は活性半導体層２１０のすぐ下に配置されてもよい。
しかしながら、活性半導体領域がシード領域２０４から分離されることは、一般的に、良好な電気特性を得る上で、有利である。開口部は、絶縁体層２０６で線引きしたように示されるが、図示されない他の態様において、開口部は、活性半導体層を形成するために使用された膜の残りで埋められるか、別の絶縁体で埋められていてもよい。
図示されない他の態様において、シード領域はより大きく、完全に、上記活性半導体層あるいはいくつかの隣接した活性半導体層の下層に配置されている。
上記シード領域２０４および活性半導体層２１０は、Ｓｉ、Ｓｉゲルマニウム（ＳｉＧｅ）、Ｇｅ、またはシリコン含有材料等の材料から形成することができる。基板２０２は、ガラス、プラスチック、石英、石英ガラス、シリコン、およびシリコン・オン・インシュレータ（ＳＯＩ）等の材料からなっていてもよい。しかしながら、上記構造は、どのような特定の材料にも制限されない。
ソース２１２、ドレイン２１４、およびチャネル２１６は活性半導体層２１０中に形成される。図示されているように、一番上のゲート誘電体２１８は活性半導体層２１０上に積層されており、一番上のゲート（電極）２２０は一番上のゲート誘電体２１８の上に積層されている。
図３は、図１のシード領域を形成するために使用されるシードフィルム（シード膜）の典型的な配向軸を描いた透視図である。図２および図３の両方を考慮すれば、１つの態様において、シード領域２０４は、シード領域の上面３０２に、通常の、（１００）結晶面に結晶配向した、優先的（支配的）な（１００）結晶配向（（１００）優先配向）を有している。例えば、シード膜３００（シードフィルム）は、１μｍの領域内に小さな平均粒径を有する多結晶のＳｉとすることができる。大多数の（典型的には９０％を超える）結晶は、その表面に垂直な（１００）配向を有している一方、それらの面内配向はランダムのようである。
活性半導体層を形成するためにシーディングプロセス（seeding process；種結晶化（種結晶添加、播種）プロセス）を使用することの利点は、そのプロセスが、好ましい（１００）配向のより大きな結晶粒を、元々（１００）であるが、はるかに小さな粒径の出発物質から、生成することができることにある。
理想的には、単一の結晶粒がチャネルを形成するように、ＴＦＴチャネルは“シード”に関し、そのような方法で配置される。すなわち、いかなる結晶粒界もチャネル中には形成されない。
図４は図２に示す活性半導体膜構造体２００の要部断面図であり、シード領域２０４および開口部２０８をより詳細に示している。シード領域２０４は、見かけ上、平均粒径４０２を有する結晶粒を含んでいる。説明を簡略化するために、シードは、本質的に円形もしくは楕円形であり、粒径４０２は直径によって定義できると仮定（推測）する。
しかしながら、実際には、シードが、必ずしも均一な形状を有している必要はない。絶縁体層２０６における開口部２０８は、平均粒径４０２にほぼ等しい直径４０４を有している。
図５は、図１に示す構造の平面図である。
１つの態様において、活性半導体層は、平均結晶粒径２２４が約１０μｍ以上の結晶粒２２２を含んでいる。細線は、活性半導体層が形成されるときに結晶の一部がエッチング除去されたことを示す。
再び、上記結晶粒（図示せず）の「トップ」および「底部」は、上面（ゲート誘電体界面）、および底面（基板界面）に沿った平面であるにしても、上記結晶粒２２２の形状は、本質的に円もしくは楕円形であると推測される。
シード領域２０４は、典型的には、２〜５μｍの大きさの辺を有する、ダイヤモンド形状または矩形形状（図示は正方形状）を有している。チャネル２１６（活性半導体層チャネル）は絶縁体層中の開口部２０８から２〜７μｍの距離５０２にある。上記の距離は、開口部２０８から上記チャネル２１６の最も近い境界まで測定される。
シード領域２０４は、平均的な最初の粒径４０２を有している結晶粒４００を含み、活性半導体層２１０はシード領域結晶粒径４０２よりも大きな平均結晶粒径２２４を有している結晶粒２２２を含む。
図６は、図２の構造におけるバリエーションを示す要部断面図である。
ボトムゲート６００は、基板２０２上に積層され、シード領域２０４に隣接し、活性半導体層２１０の下に配置されている。
ボトムゲート６００は、シード領域２０４と同じ結晶構造および結晶配向を有している。以下により詳細に説明されるように、ボトムゲート６００とシード領域２０４とは同時に形成される。
ボトムゲート絶縁体層は、ボトムゲート６００と活性半導体層２１０との間に配置される。図示されるように、ボトムゲート絶縁体層は、絶縁体層２０６である。しかしながら、それに代えて、２つの絶縁体層が、互いに分離され、別個に形成されていてもよい。
特に図示はしないが、シード領域が、図２において見られるようなトップゲートと、図６において見られるようなボトムゲートの両方を有しているトランジスタの製造に用いてもよいことは明らかである。デュアルゲート型のＴＦＴは、図８（Ｆ）で示される。
〔機能説明〕
図７（Ａ）〜（Ｄ）は、下層のシード領域を用いて制御された境界位置によって相対的に大きな結晶粒を形成するプロセスにおける各工程を示す。
一般的に、上記のプロセスは、薄膜（例えばシリコン）の横方向の結晶化のために“シード”を設計する。
シードの使用は、結晶化（晶出）に対する制御を成し遂げるための１つのアプローチである。
すなわち、位置制御された結晶粒界である。シードの位置は、ＴＦＴデバイスの活性チャネルに関する結晶粒界の配置を最適化するように選択することができる。その結果、上記活性チャネルは結晶化した膜中で製造される。
例えば、最適なケースは、ＴＦＴデバイスの性能を損なう全ての結晶粒界が、シードを用いた結晶化によって活性チャネル外で形成されることである。このシナリオにおいて、活性チャネルはシリコンの単結晶の島に存在し、関連したＴＦＴは優れた性能を示す。
図７（Ａ）は多結晶の第１の半導体膜７００の平面図である。ハニカム形のパターンは結晶粒境界を表している。
図７（Ｂ）において、絶縁膜７０２は上記第１の半導体膜７００上に形成される。
図７（Ｃ）において、開口部７０４は絶縁膜７０２に形成される。
図７（Ｄ）において、第２の半導体膜７０６は絶縁膜７０２よりも上層に形成され、レーザアニールされる。結晶粒界７０８は、開口部７０４に関連して図示される。
位置制御された結晶化への代替アプローチは、上記第２の半導体膜７０６に要求された特徴に伴うレーザビームのパターン化および慎重な位置合わせを通じてなされる。
ビームによるパターニングと比較して、シードを使用する利点は、レーザ光線と上記第２の半導体膜７０６との間で慎重な位置合わせを必要としないことにある。位置合わせは、第１の半導体膜７００および／または関連する層にシードを直接パターン化した結果として本質的に達成される。
シードを用いる別の利点は、膜の結晶配向を制御し、最適化することができることにある。シードは、予め特定の結晶配向で与えられた層からパターン化することができる。
例えば、（１００）通常配向（(100)-normal orientation）は、共存相ＺＭＲ（帯域熔融再結晶化）条件の下でレーザ走査照射する連続波（ＣＷ）レーザによって与えられてもよい。その後、その結晶配向は結晶化（横方向のエピタキシー）の間にシードから上層の膜に広げることができる。
図８（Ａ）〜（Ｆ）は、位置制御された結晶シーディングプロセスを用いて、トップゲートおよびボトムゲートを有するＴＦＴを製造するプロセスにおける各工程である。
図８（Ａ）に示すように、まず、多結晶の半導体シード膜８００（第１の半導体膜）が、基板８０２の上に形成される。なお、上記半導体シード膜８００は、非結晶状態で堆積（積層）され、多結晶構造にするためにアニールされてもよい。
次に、上記半導体シード膜８００をパターン化して、図８（Ｂ）に示すように、シード領域８０４とボトムゲ―ト８０６とを形成する。
その後、図８（Ｃ）に示すように、基板８０２の上に、シード領域８０４およびボトムゲ―ト８０６を覆うように、ボトムゲート絶縁体層８０８が堆積（積層）される。
次いで、図８（Ｄ）に示すように、ボトムゲート絶縁体層８０８に、活性層とシード領域８０４とを繋ぐための開口部８０９が形成され、その上に活性半導体膜８１０（第２の半導体膜）が堆積（積層）され、シード領域８０４に対応して結晶化（晶出）される。
続いて、図８（Ｅ）に示すように、上記活性半導体膜８１０がパターン化される。その後、図８（Ｆ）に示すように、トップゲート絶縁体層８１２が、上層のトップゲート電極８１４と一体的に形成される。その後、自己整合されたトップゲート型ＴＦＴに対して従来通りの製造工程が続けられる。
〔実験結果〕
以下、本発明の一実施例について具体的な数値を挙げて説明するが、本発明は、以下の説明にのみ限定されるものではない。
結晶化は、エキシマレーザおよびＣＯ２（炭酸ガス）レーザの両方による膜のほぼ同時照射を必要とする「ハイブリッド」スキームを用いて行なわれた。
最適な効果を得るために、エキシマパルスは、ＣＯ２レーザによって引き起こされた基板の加熱のピークでちょうど発生するように調節することができる。
ＣＯ２レーザビームは、下層のガラスまたは石英ガラス（溶融シリカ）基板を加熱する役割を果たし、核形成の開始前に照射され、およそ数十μｍ以上のオーダーで横成長を促進する。
理想的には、エキシマビームおよびＣＯ２レーザビームがともに空間的に均一となるように均質化され、いわゆる「トップハット（top-hat）」と称されるプロファイルを形成する。
すなわち、レーザビームエネルギーは、２００μｍ×８００μｍの領域内において一定である。その代わり、ＣＯ２レーザビームは、必ずしも完全に均質化される必要はなく、その結果、ガウスの空間分布が示される。
この態様において、ＣＯ２レーザは、出力密度の変化を最小化するように上記ＣＯ２レーザビームの中心に近い領域に制限され、その結果、均一な空間分布に近づけられる。
上記膜の個々の領域は、擬似的な“フラッド照射（flood irradiation）”スキームにおける同期中に、両レーザによって、単一の時間（同時に同じ時間）照射された。
すなわち、エキシマレーザおよびＣＯ２レーザの両レーザは、各々のパルスが、例えば、各々のレーザからのパルスの間に１：１の関係がある状態で、各エキシマレーザパルスが、ＣＯ ２ レーザパルスの終わりから始まるような、一貫して計画的な時間の関係を有するような方法で発射された。
それらのビームは、空間的にパターン化されなかったけれども、むしろ、特定の領域に均一に照射（つまり、“フラッド照射”）することができた。両ビームは重ね合わされ、その結果、両ビームは全く同じ領域を照射していた。実際上は、完全には達成されなかったが、理想的な場合において、各ビームの強度は、照射された領域（いわゆる“トップハット”ビームプロファイル）の中の各ポイントで、完全に均一であろう。それでもなお、“フラッド照射”領域一帯の各々のビームの強度変化を最小化するための注意が払われた。
各ショットで照射された領域は、利用可能なレーザエネルギーおよびＣＯ２レーザの空間的な均一性によって制限された。典型的には、１つの領域の面積は、１５０μｍ×４００μｍであった。上記膜全体が、多くの隣接するショットを一緒に綴じ合わせることによって連続的に照射された。
しかしながら、原理的には、十分なレーザエネルギー、並びに、ビームの均一性を達成することができるのであれば、より大きなレーザビーム、並びに、より少ないショットが望ましい。理想的には、基板全体が、ただ一つのショットで照射される。
結晶化の間にシリコン膜（フィルム層）は完全に溶融されるが、シードはそうではない（つまり、完全には溶融されない）。
シリコン膜は、溶融された活性層が下層のシードと接触している位置から再度固化し始める。ハイブリッドプロセスが与える長い横成長のために、シードそのものの中に結晶粒界が存在しなければ、全ての結晶粒界は、活性チャネルを対象とした領域の外で生じるように制御することができ、活性チャネル領域内に広がることができる。また、結晶化につれ、シードの配向は、活性層内に広がる。
上記シードが単結晶（すなわち、単一の結晶粒であり、結晶粒界がない）であれば、ハイブリッド晶出させた領域は、理想的にはまた、シード粒と同じ結晶配向を有する単結晶になり得る。
ハイブリッド晶出プロセスは、ＣＬＤ（炭酸ガスレーザ）を利用して、活性チャネル領域全体を取り囲むことができるほど十分に大きなドメインを形成するのに十分なほど長い横成長を、上記シードから、容易に与えることができる。
しかしながら、膜の結晶配向は、長い横成長距離にわたって変化させることができることが判った。従って、シードが特定の結晶配向（例えば通常の（１００）配向）を有する単結晶であっても、横成長距離が十分長く広がるなら、シードから結晶化（晶出）されたドメインは、異なる配向を含み得る。
配向をもたらす１つのパラメータは、膜の厚みである。シードの配向は、厚い膜よりも薄い膜において、より広い範囲まで、上層のアニールされた層の中で維持される。
活性チャネル領域のできるだけ近くにシードを配置することによってより良い結果が得られる。シードが特定の結晶配向のようないくらかの望ましい特性を有していると仮定すると、活性チャネルになる結晶化（晶出）した膜の一部（結晶化した部分）に、上記特性を保存する絶好のチャンスは、シードと活性チャネルとの間の距離を最小化することにある。
ＮＭＯＳおよびＰＭＯＳトランジスタは、２μｍ〜５μｍの大きさ（側辺の大きさ）の正方形またはダイヤモンド状のシードを用いて製造され、ＴＦＴチャネルのエッジから２μｍまたは７μｍの何れかの距離だけ離れて配置された。
ＴＦＴチャネルの大きさは、幅／長さ（Ｗ／Ｌ）＝８μｍ／１．３μであった。活性Ｓｉ膜は厚さ１００ｎｍであり、ゲート絶縁体層は、厚さ３０ｎｍの、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いたＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなるＳｉＯ２膜（ＴＥＯＳ ＰＥＣＶＤ ＳｉＯ２）とした。
図９（Ａ）・（Ｂ）は、位置制御された結晶シーディングプロセスを用いて製造されたデバイスにおける平均移動度を示すグラフである。
図９（Ａ）は、結晶シーディングされたＮＭＯＳの平均有効移動度を示している。また、図９（Ｂ）は、ＰＭＯＳ−ＴＦＴの平均有効移動度を示している。上記移動度は種々の大きさのダイヤモンド形状のシードに対して相互参照される。上記ＴＦＴはＷ／Ｌ＝８μｍ／１．３μｍのチャネルを備えている。
図９（Ａ）・（Ｂ）に示すグラフにおいて見られるように、シードとＴＦＴチャネルとの間の距離が増加するにつれて有効移動度効果的が減少する。
図１０は、ＴＦＴの平均有効移動度を、ＣＷ晶出させたシードと非晶質のシードとを対比させて示すグラフである。シードは５μｍ×５μｍの四角形状を有している。上記ＴＦＴはＷ／Ｌ＝８μｍ／１．３μｍである。
図１１は、結晶粒を使用して活性半導体膜の位置制御された結晶化のための方法を示すフローチャートである。
上記の方法は、明瞭さのために一連の番号が付けられた工程（ステップ）として記載されるが、この番号は、必ずしも上記工程の順序を決定するものではない。また、これら工程のうちのいくつかが省略されるか、平行して実行されるか、シーケンスの順番を入れ替えて実行されてもよいことは明らかである。方法はステップ（以下、「Ｓ」と略記する）１１００からスタートする。
Ｓ１１０２では、多結晶もしくは単結晶の結晶配向および結晶構造を有する、基板上に積層される第１の半導体膜を形成する。上記基板は、一般的には、ガラス、プラスチック、石英、石英ガラス（溶融石英）、シリコン、またはＳＯＩである。しかしながら、別の従来のＩＣプロセス基板材料素材でもよい。
Ｓ１１０４では、シード領域を形成して、選択的に上記第１の半導体膜をエッチングする。Ｓ１１０６では、シード領域の上層に絶縁体層を形成する。
Ｓ１１０８では、シード領域を露出させて絶縁体層に開口部を形成する。Ｓ１１１０では、非晶質構造を有し、絶縁体層の上層に第２の半導体膜を形成する。
Ｓ１１１２では、上記第２の半導体膜をレーザアニールする。レーザアニールに応じて、Ｓ１１１４では、上記第２の半導体膜を完全に溶融し、シード領域を部分的に溶融する。Ｓ１１１６では、シード領域と同じ結晶配向を有する第２の半導体膜中の結晶粒を横成長させる。Ｓ１１１８では、シード領域の上に重なる第２の半導体膜を除去するためにエッチングする。その結果、Ｓ１１２０で、残っている第２の半導体膜中のトランジスタ活性領域を形成する。Ｓ１１２２では、ソース、ドレインおよびトランジスタ活性領域のチャネルを形成する。
１つの態様において、Ｓ１１０４における第１の半導体膜を選択的にエッチングする工程は、基板の上に積層され、シード領域に隣接するボトムゲートを形成する工程を含み、Ｓ１１０６において絶縁体層を形成する工程は、ボトムゲートおよびシード領域の上に積層されるボトムゲート絶縁体層を形成する工程を含む。そして、Ｓ１１２０において、トランジスタ活性領域を形成する工程は、ボトムゲートの上に積層されている第２の半導体膜中に、トランジスタ活性領域を形成する工程を含む。代わりに、Ｓ１１２４では、トランジスタ活性領域の上に重ねてトップゲート誘電体を形成し、Ｓ１１２６では、トップゲート誘電体の上に重ねてトップゲート（電極）を形成する。
また、別の態様ではデュアルゲートトランジスタが形成される。この場合、ボトムゲートおよびトップゲートの両方が形成される。
１つの態様において、Ｓ１１０２で結晶配向を有している第１の半導体膜を形成する工程は、第１の半導体膜の上面に対して優先的な通常の（１００）配向（（１００）優先配向）を有する第１の半導体膜を形成する工程を含む。
別の態様において、Ｓ１１０４でシード領域を形成する工程は、平均粒径を有する結晶粒を形成する工程を含み、上記絶縁体層に開口部を形成する工程（Ｓ１１０８）は、平均粒径にほぼ等しい直径を有する開口部を形成する工程を含む。第２の半導体膜中の結晶粒を横成長させること（Ｓ１１１６）は、シード領域中の結晶の粒径よりも大きな平均粒径を有する結晶粒を成長させることを含んでいる。例えば、約１０μｍ以上の横成長を伴って結晶粒を形成してもよい。
１つの態様において、Ｓ１１０４で第１の半導体膜を選択的にエッチングする工程は、２〜５μｍの大きさの辺を有し、ダイヤモンド状または正方形状を有するシード領域を形成する工程を含んでいる。しかしながら、上記プロセスは、必ずしも、いくらかの特定の形状もしくは大きさに限定されるわけではない。
別の態様において、第２の半導体膜（Ｓ１１１８）をエッチングし、トランジスタ活性領域を形成する工程（Ｓ１１２０）は、絶縁体層における開口部から２〜７μｍの距離に、トランジスタチャネルを形成する工程を含む。これらの大きさは一般的であり、他のプロセス変量の変化に応じて変更してもよい。
１つの態様において、Ｓ１１１２で、第２の半導体膜をレーザアニーリングする工程は、ＣＯ２レーザと連携してエキシマレーザによって、第２の半導体膜の上面を照射する工程を含む。例えば、ＣＯ２レーザおよびエキシマレーザによる照射は、上述したように、空間的に同一もしくは同一の空間分布に近づくように照射を均質化する工程を含んでいてもよい。
結晶粒の位置制御された晶出から形成された活性半導体膜構造および関連する製造方法と関連した製造の方法が提供された。プロセスの詳細、材料、およびＴＦＴ構造は、本発明を説明するために例として使用された。しかしながら、本発明は、単にこれらの例に限定されるものではない。本発明の他のバリエーションおよび実施例が当業者に思い浮かぶであろう。
すなわち、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、位置制御された種結晶領域を用いてアニールされたトランジスタの多結晶の活性層の形成に用いられる。本発明は、例えば薄膜トランジスタや、集積回路（ＩＣ）の製造に好適に用いることができる。
「１ショット」の位置制御晶出スキームのためのシャドーＳｉ層（ドット）を備えた、予めパターン化されたＳｉ活性層を示す透視図である。 位置制御された種結晶晶出から形成された活性半導体多結晶シリコン膜構造の部分断面図である。 図１のシード領域を形成するために使用されるシード膜の典型的な配向軸を示す透視図である。 シード領域および開口部をより詳細に示す、図２の構造の部分断面図である。 図１に示す構造の平面図である。 図２の構造におけるバリエーションを示す部分断面図である。 （Ａ）〜（Ｄ）は、下層のシード領域を用いて、制御された境界位置を備えた比較的大きな結晶粒を形成するプロセスにおける各工程を示す図である。 （Ａ）〜（Ｆ）は、位置制御された結晶シーディングプロセスを用いて、トップゲートおよびボトムゲートを備えたＴＦＴの製造プロセスにおける各工程を示す図である。 （Ａ）・（Ｂ）は、位置制御された結晶シーディングプロセスを用いて製造されたデバイスにおける平均移動度を示すグラフである。 ＣＷで晶出させたシードと非結晶のシードとを対比させてＴＦＴの平均有効移動度を示すグラフである。 種結晶を用いる活性半導体膜の位置制御された結晶化方法を示すフローチャートである。
符号の説明
２００ 活性半導体膜構造体
２０２ 基板
２０４ シード領域
２０６ 絶縁体層
２０８ 開口部
２１０ 活性半導体層
２１２ ソース
２１４ ドレイン
２１６ チャネル
２１８ ゲート誘電体
２２０ ゲート
２２２ 結晶粒
２２４ 平均結晶粒径
３００ シード膜
３０２ 上面
４００ 結晶粒
４０２ シード領域結晶粒径
４０２ 平均粒径
４０２ 粒径
４０４ 直径
５０２ 距離
６００ ボトムゲート
７００ 第１の半導体膜
７０２ 絶縁膜
７０４ 開口部
７０６ 第２の半導体膜
７０８ 結晶粒界
８００ 半導体シード膜
８０２ 基板
８０４ シード領域
８０８ ボトムゲート絶縁体層
８０９ 開口部
８１０ 活性半導体膜
８１２ トップゲート絶縁体層
８１４ トップゲート電極

Claims (12)

  1. 結晶粒を用いた活性半導体膜の位置制御された結晶化方法であって、
    基板の上に、多結晶および単結晶からなる群より選ばれた結晶構造および結晶配向を有する第１の半導体膜を形成する工程と、
    上記第１の半導体膜を選択的にエッチングして種結晶領域を形成する工程と、
    上記種結晶領域の上に、非晶質構造を有する絶縁体層を積層する工程と、
    上記絶縁体層に開口部を形成して上記種結晶領域を露出させる工程と、
    上記絶縁体層の上に、第２の半導体膜を形成する工程と、
    上記第２の半導体膜をレーザアニールする工程と、
    上記レーザアニールに応じて上記第２の半導体膜を完全に溶融し、上記種結晶領域を部分的に溶融させる工程と、
    上記種結晶領域と同じ結晶配向を有している第２の半導体膜中で結晶粒を上記種結晶領域から横成長させる工程と、
    上記種結晶領域の上の第２の半導体膜を除去するために、上記結晶粒を上記第２の半導体膜中で横成長させた後の上記第２の半導体膜をエッチングする工程と、
    残っている第２の半導体膜中にトランジスタ活性領域を形成する工程とを含み、
    上記第１の半導体膜を選択的にエッチングする工程は、上記基板上に積層され、かつ、上記第１の半導体膜をエッチングして上記種結晶領域に隣接するボトムゲートを形成する工程を含み、
    上記絶縁体層の形成工程は、上記絶縁体層を上記ボトムゲートおよび種結晶領域の上に形成することにより、ボトムゲート絶縁体層を形成する工程を含み、
    上記トランジスタ活性領域を形成する工程は、上記ボトムゲートの上の第２の半導体膜中にトランジスタ活性領域を形成する工程を含んでいることを特徴とする結晶化方法。
  2. 結晶粒を用いた活性半導体膜の位置制御された結晶化方法であって、
    基板の上に、多結晶および単結晶からなる群より選ばれた結晶構造および結晶配向を有する第１の半導体膜を形成する工程と、
    上記第１の半導体膜を選択的にエッチングして種結晶領域を形成する工程と、
    上記種結晶領域の上に、非晶質構造を有する絶縁体層を積層する工程と、
    上記絶縁体層に開口部を形成して上記種結晶領域を露出させる工程と、
    上記絶縁体層の上に、第２の半導体膜を形成する工程と、
    上記第２の半導体膜をレーザアニールする工程と、
    上記レーザアニールに応じて上記第２の半導体膜を完全に溶融し、上記種結晶領域を部分的に溶融させる工程と、
    上記種結晶領域と同じ結晶配向を有している第２の半導体膜中で結晶粒を上記種結晶領域から横成長させる工程と、
    上記種結晶領域の上の第２の半導体膜を除去するために、上記結晶粒を上記第２の半導体膜中で横成長させた後の上記第２の半導体膜をエッチングする工程と、
    残っている第２の半導体膜中にトランジスタ活性領域を形成する工程とを含み、
    上記種結晶領域を形成する工程は、結晶粒を有するように当該種結晶領域を形成する工程を含み、
    上記絶縁体層に開口部を形成する工程では、上記開口部として、種結晶領域の前記結晶粒の平均粒径にほぼ等しい直径を有する開口部を形成することを特徴とする結晶化方法。
  3. 上記結晶配向を有する上記第１の半導体膜を形成する工程では、上記第１の半導体膜として、上面が（１００）優先配向した第１の半導体膜を形成することを特徴とする請求項１または２記載の結晶化方法。
  4. 上記第２の半導体膜をレーザアニールする工程は、ＣＯ２レーザと連携してエキシマレーザによって、上記第２の半導体膜の上面を照射する工程を含んでいることを特徴とする請求項１〜３の何れか１項に記載の結晶化方法。
  5. 上記ＣＯ２レーザおよびエキシマレーザによる照射工程が、上記各レーザのビームの強度が、上記各レーザのビームが照射された領域中の各ポイントで均一になるようにフラッド照射する工程を含んでいることを特徴とする請求項４記載の結晶化方法。
  6. 上記種結晶領域と同じ結晶配向を有している上記第２の半導体膜中で結晶粒を上記種結晶領域から横成長させる工程は、１０μｍ以上の横成長を伴って上記結晶粒を成長させる工程を含んでいることを特徴とする請求項１〜５の何れか１項に記載の結晶化方法。
  7. 選択的に上記第１の半導体膜をエッチングする工程は、２〜５μｍの大きさの辺を有し、ダイヤモンド状および正方形状からなる群より選ばれる形状を有する種結晶領域を形成する工程を含んでいることを特徴とする請求項１〜６の何れか１項に記載の結晶化方法。
  8. 上記結晶粒を上記第２の半導体膜中で横成長させた後の上記第２の半導体膜をエッチングし、上記トランジスタ活性領域を形成する工程は、上記絶縁体層における開口部から２〜７μｍの距離に、トランジスタチャネルを形成する工程を含んでいることを特徴とする請求項１〜７の何れか１項に記載の結晶化方法。
  9. さらに、上記トランジスタ活性領域に、ソース、ドレイン、およびチャネルを形成する工程を含んでいることを特徴とする請求項１〜８の何れか１項に記載の結晶化方法。
  10. さらに、上記トランジスタ活性領域の上にトップゲート誘電体を形成する工程と、上記トップゲート誘電体の上にトップゲートを形成する工程とを含んでいることを特徴とする請求項９記載の結晶化方法。
  11. 上記基板の上に第１の半導体膜を形成する工程は、ガラス、プラスチック、石英、石英ガラス、シリコン、およびシリコン・オン・インシュレータからなる群より選ばれる基板の上に上記第１の半導体膜を形成する工程を含んでいることを特徴とする請求項１〜１０の何れか１項に記載の結晶化方法。
  12. 上記第１の半導体膜を形成する工程は、平均的な第１の粒径を有する結晶粒によって第１の半導体膜を形成する工程を含み、
    上記第２の半導体膜中で結晶粒を横成長させる工程は、上記第１の粒径よりも大きな、平均的な第２の粒径を有する結晶粒を成長させる工程とを含んでいることを特徴とする請求項１〜１１の何れか１項に記載の結晶化方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
WO2011056787A1 (en) * 2009-11-03 2011-05-12 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
KR20180102702A (ko) 2010-01-20 2018-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US20130164436A1 (en) * 2011-12-27 2013-06-27 Ricoh Company Thin film manufacturing apparatus, thin film manufacturing method, liquid droplet ejecting head, and inkjet recording apparatus
KR20160063515A (ko) * 2014-11-26 2016-06-07 삼성디스플레이 주식회사 트랜지스터, 이를 구비한 유기발광 표시장치, 및 유기발광 표시장치 제조방법
US9953125B2 (en) * 2016-06-15 2018-04-24 International Business Machines Corporation Design/technology co-optimization platform for high-mobility channels CMOS technology
US10964811B2 (en) * 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
CN115377191B (zh) * 2022-08-10 2025-11-21 武汉华星光电技术有限公司 薄膜晶体管及电子器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795526B2 (ja) * 1987-06-23 1995-10-11 工業技術院長 単結晶薄膜の製造方法
JP2687393B2 (ja) * 1988-02-23 1997-12-08 セイコーエプソン株式会社 半導体装置の製造方法
JPH01276617A (ja) * 1988-04-27 1989-11-07 Seiko Epson Corp 半導体装置の製造方法
JP3213338B2 (ja) * 1991-05-15 2001-10-02 株式会社リコー 薄膜半導体装置の製法
JP3019632B2 (ja) * 1992-10-16 2000-03-13 カシオ計算機株式会社 フォトセンサシステム及びその駆動方法
JPH08293607A (ja) * 1995-04-21 1996-11-05 Citizen Watch Co Ltd 半導体集積回路装置およびその製造方法
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
CA2256699C (en) * 1996-05-28 2003-02-25 The Trustees Of Columbia University In The City Of New York Crystallization processing of semiconductor film regions on a substrate, and devices made therewith
US6573531B1 (en) * 1999-09-03 2003-06-03 The Trustees Of Columbia University In The City Of New York Systems and methods using sequential lateral solidification for producing single or polycrystalline silicon thin films at low temperatures
US6830965B1 (en) * 2000-10-25 2004-12-14 Sharp Laboratories Of America, Inc. Semiconductor device and a method of creating the same utilizing metal induced crystallization while suppressing partial solid phase crystallization
WO2003010804A1 (fr) * 2001-07-25 2003-02-06 Seiko Epson Corporation Procede destine a produire un film fin a semi-conducteur, procede destine a produire un dispositif a semi-conducteur, dispositif a semi-conducteur, circuit integre, dispositif electro-optique et appareil electronique
JP2004363241A (ja) * 2003-06-03 2004-12-24 Advanced Lcd Technologies Development Center Co Ltd 結晶化半導体層の形成方法及び形成装置ならびに半導体装置の製造方法
TW200503061A (en) * 2003-06-30 2005-01-16 Adv Lcd Tech Dev Ct Co Ltd Crystallization method, crystallization apparatus, processed substrate, thin film transistor and display apparatus
US7018468B2 (en) * 2003-11-13 2006-03-28 Sharp Laboratories Of America, Inc. Process for long crystal lateral growth in silicon films by UV and IR pulse sequencing

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