JP5015151B2 - 交互パリティ・デスキュー・チャネルを使用してデータ・チャネルを同期させる方法および装置 - Google Patents

交互パリティ・デスキュー・チャネルを使用してデータ・チャネルを同期させる方法および装置 Download PDF

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Description

本発明は通信ネットワークの分野に関し、より詳細には、デスキュー・チャネルを使用したデータ・ラインの同期に関する。
ＳＥＲＤＥＳフレーマ・インターフェイスは、光モジュール（すなわち、トランスポンダ）と相補型金属酸化膜半導体（ＣＭＯＳ）特定用途向け集積回路（ＡＳＩＣ）フレーマの間の電気インターフェイスである。このＳＥＲＤＥＳフレーマ・インターフェイスは現在、光インターネットワーク・フォーラム（ＯＩＦ）ＳＦＩ−５基準で特定されるように、１つの２．５Ｇｂｐｓデスキュー・チャネルと共に、１６本の２．５ギガビット毎秒（すなわち、１６ｘ２．５Ｇｂｐｓ）差動データ・ラインを使用して処理される。ＯＩＦ ＳＦＩ−５基準によると、デスキュー・チャネル上で伝達されるデータ・サンプルは、６４ビット・ヘッダによってヘッディングされる。デスキュー・チャネル・ヘッダは、フレーミングのために２つのＡ１バイト（Ｆ６）および２つのＡ２バイト（６２）と、４つのオーバヘッド・バイト（ＥＨ１−４）を含んでいる。
６４ビット・デスキュー・チャネル・ヘッダの伝送の後に、１６本のデータ・ラインそれぞれからの６４ビット・サンプルがデスキュー・チャネル上に伝送される（例えば、データ・ライン・ゼロからの６４ビット・サンプルがデスキュー・チャネル上に伝送されるまで、データ・ライン１５からの６４ビット・サンプル、およびデータ・ライン１４からの６４ビット・サンプルなどが伝送される）。不都合なことには、ＯＩＦ ＳＦＩ−５ ＳＥＲＤＥＳフレーマ・インターフェイスは実行するのが難しい。例えば、所要の数の論理ゲートの点での実行の努力はかなり高い。それ自体は、高速ＡＳＩＣ技術（ＳｉＧｅ、ＩｎＰなど）におけるこの方法の効果的な実行は、この実行に関連する電力消費量により費用がかかる。
デスキュー・ビットストリームを使用して複数のデータ・チャネルを位置合わせする方法および装置の本発明により、従来技術の様々な欠点に対処することである。
特に、本発明の一実施形態による方法は、デスキュー・ビットストリームを受信するステップと、デスキュー・ビットストリームを処理することによって位置合わせされたデスキュー・フレームを識別するステップと、位置合わせされたデスキュー・フレームからのデスキュー・チャネル比較ビットを複数のデータ・チャネルそれぞれからのデータ・チャネル比較と比べることによって複数のデータ・チャネルそれぞれに関連するデータ・チャネル位置合わせ位置を識別するステップと、複数のデータ・チャネルを位置合わせするためにそれぞれの複数のデータ・チャネルに関連する複数のデータ・チャネル位置合わせ位置を選択するステップを含んでいる。
複数のデータ・チャネルは、データ・チャネルに関連するスキューを実質的に少なくするような方法で位置合わせされる。デスキュー・ビットストリームは、データ・チャネルに関連する複数のデータ・ビット、およびデータ・ビットの少なくとも一部を使用して生成される複数のパリティ・ビットを含んでいる。ＯＩＦ ＳＦＩ−５基準で規定された（Ａ１／Ａ２バイトを使用する）バイト指向フレーミング・スキームとは対照的に、（交互奇偶（ｏｄｄ−ｅｖｅｎ）パリティ・ビットを使用する）ビット指向フレーミング・スキームを利用することによって、本発明はより簡単で、より効果的で、より信頼性があり、より費用効率の良い方法でのデータ・ラインのデスキューを可能にする。さらに、本発明は交互奇偶（ｏｄｄ−ｅｖｅｎ）パリティ・ビットを使用して、デスキュー・チャネル上の保証されたトグル速度を提供する。
本発明の教示は、添付の図面と合わせて以下の詳細な説明を検討することによってすぐに理解できる。
理解を容易にするために、可能な場合は、図面で共通である同一の要素を示すのに同一の参照番号を使用した。
本発明は、４本の１０Ｇｂｐｓデータ・ラインを有するＳＥＲＤＥＳフレーマ・インターフェイスを含む通信システムの内容で論じるが、本発明はデータ・ラインを同期させるためにデスキューを利用するように操作可能な他の通信インターフェイスに簡単に適用させることができる。普通、本発明はデスキュー・チャネルを使用してデータ・ラインを同期させる電力最適化した解決法を含んでいる。本発明では、デスキュー・フレーミング・マーカとしてビット指向サンプリング法および交互奇偶パリティを使用することにより、かなり少ない電力消費でのデータ・ラインの同期が可能になる。デスキュー・フレーミング・マーカとしてビット指向サンプリング法および交互奇偶パリティを使用することにより、ＳｉＧｅ、ＩｎＰなどの技術で本発明の改良型データ・ライン同期方法を実行するのに必要な論理ゲートの数がかなり少なくなる。
このようにして、本発明はデータ・ラインを同期させるのに前に必要であったのよりかなり少ない数の論理ゲートを使用して実行することができるので、本発明はしたがって、データ・ラインを同期させるのに必要な電力消費量をかなり少なくする。さらに、本明細書で最初に記載したように一実施形態では、本発明はデスキュー・チャネル上に最大数の連続した同一の桁を９に限定し、それによってＳＥＲＤＥＳ装置内の全体のクロック分配に対する最良のソースとしてデスキュー・チャネルを提供する。
図１は、並直列変換回路およびフレーマ・モジュールを含む、デスキュー・チャネル生成システムの高レベル・ブロック図を示している。特に、図１のデスキュー・チャネル生成システム１００は、並直列変換回路（ＳＥＲＤＥＳ）１０１、およびフレーマ・モジュール（ＦＭ）１０２を備えている。一実施形態では、ＳＥＲＤＥＳ １０１はＳｉＧｅ ＳＥＲＤＥＳを備えている。別の実施形態では、ＳＥＲＤＥＳ １０１はＩｎＰ ＳＥＲＤＥＳを備えている。一実施形態では、ＦＭ １０２は、ＣＭＯＳフレーマ・モジュールを備えている。図１に示すように、ＳＥＲＤＥＳ １０１の出力ポートはＦＭ １０２のそれぞれの入力ポートに結合されている。
図１に示すように、ＳＥＲＤＥＳ １０１は、クロック・データ・リカバリ（ＣＤＲ）１０６と、デマルチプレクサ（ＤＥＭＵＸ）１１０と、複数のレジスタ１１４０〜１１４３（集合的に、レジスタ１１４）と、パリティ・デスキュー・チャネル生成モジュール（ＰＤＣＧＭ）１２６と、レジスタ１２７とを備えている。図１に示すように、ＦＭ １０２は、複数の受信データ・フレーマ・モジュール（ＲＤＦＭ）１１８０〜１１８３（集合的に、ＲＤＦＭ １１８）と、デスキュー・アラインメント・バッファ（ＤＡＢ）１１２と、受信デスキュー・チャネル・フレーマ・モジュール（ＲＤＣＦＭ）１３０と、デスキュー制御装置（ＤＣ）１３６とを備えている。Ｄタイプのフリップ・フロップを備えていると示されているが、レジスタ１１４およびレジスタ１２７は、様々な他の記憶コンポーネントを使用して実行することができる。
図１に示すように、ＳＥＲＤＥＳ １０１はシリアル入力リンク（ＳＩＬ）１０４を使用して、光モジュール（図示せず）からシリアル・データ・ストリームを受信する。ＳＩＬ １０４は、ＣＤＲ １０６の入力ポートに結合されている。ＣＤＲ １０６は、ＳＩＬ １０４の上でシリアル・データ・ストリームを受け、受信したシリアル・データ・ストリームを処理する。ＣＤＲ １０６は、当業界で知られているように、データ・リカバリ機能およびクロック・リカバリ機能を実行する。ＣＤＲ １０６の第１の出力ポートは、データ信号接続部（ＤＳＣ）１０８によってＤＥＭＵＸ １１０の入力ポートに結合されている。ＣＤＲ １０６は、ＤＳＣ １０８上でＤＥＭＵＸ １１０に修復されたデータ信号を送信する。ＣＤＲ １０６の第２の出力ポートは、クロック信号接続部（ＣＳＣ）１０９によって、ＤＥＭＵＸ １１０のクロック入力ポート、各レジスタ１１４のそれぞれのクロック入力ポート、ＰＤＣＧＭ １２６のクロック入力ポート、およびレジスタ１２７のクロック入力ポートに結合されている。ＣＤＲ １０６は、ＣＳＣ １０９上に修復したクロック信号を送信する。ＣＤＲ １０６は、ＤＥＭＵＸ １１０を通るデータ・ストリームを制御するために、ＤＥＭＵＸ １１０に修復したクロック信号を送信する。同様に、ＣＤＲ １０６は、レジスタ１１４へのデータの入力、およびレジスタ１１４からのデータの読み取りを制御するために各レジスタ１１４へ修復したクロック信号を送信する。ＣＤＲ １０６は、デスキュー・チャネルを生成するのに使用するためにＰＤＣＧＭ １２６に修復したクロック信号を送信する。ＣＤＲ １０６は、修復したクロック信号をレジスタ１２７に送信し、これがＰＤＣＧＭ １２６によって出力されたデスキュー・チャネル・ビットストリームを受信する。
図１に示すように、ＤＥＭＵＸ １１０は、ＤＳＣ １０８上でシリアル・ビットストリームとしてＣＤＲ １０６から修復したデータ・ストリームを受信する。一実施形態では、受信したデータ・ビットストリームは４０Ｇｂｐｓビットストリームを含んでいる。ＤＥＭＵＸ １１０は、ＣＳＣ １０９の上でＣＤＲ １０６から修復したクロック信号を受信する。一実施形態では、図１に示すように、ＤＥＭＵＸ １１０は１：４のデマルチプレクサを備えている。１：４のデマルチプレクサを備えていると示されているが、当業者は様々な他のデマルチプレクサ論理を、データ・チャネルの数によって、ＤＥＭＵＸ １１０を実行するのに使用することができることが分かるだろう。ＤＥＭＵＸ １１０は、複数のデータ・チャネル（ＤＣ）１１２０〜１２０３（集合的に、ＤＣ １１２）を生成するように、受けたシリアル・ビットストリームを逆多重化する。ＤＥＭＵＸ １１０の４つの出力ポートはそれぞれ、レジスタ１１４０〜１１４３のデータ入力ポートに結合されている。ＤＥＭＵＸ １１０はそれぞれ、ＤＣ １１２０〜１１２３をレジスタ１１４０〜１１４３に送信する。
レジスタ１１４０〜１１４３は、それぞれ、ＤＣ １１２０〜１１２３に関連する逆多重化したデータ・ビットストリームを受信する。レジスタ１１４０〜１１４３は、１クロック・サイクルに対して逆多重化したデータ・ビットストリームの各ビットを記憶する。レジスタ１１４０〜１１４３へのＤＣ １１２０〜１１２３に関連するビットの入力、およびレジスタ１１４０〜１１４３からのＤＣ １１６０〜１１６３に関連するビットの出力は、ＣＤＲ １０６から受信した修復されたクロック信号を使用して制御される。レジスタ１１４０〜１１４３の出力ポートはそれぞれ、ＲＤＦＭ １１８０〜１１８３の入力ポートに結合されている。レジスタ１１４０〜１１４３は、ＦＭ １０２のそれぞれのＲＤＦＭ １１８０〜１１８３に向かう伝送のために、それぞれ複数のデータ・チャネル（ＤＣ）１１６０〜１１６３（集合的に、ＤＣ １１６）にＤＣ １１２０〜１１２３上のＤＥＭＵＸ １１０から受信したデータを送信する。それぞれのＤＣ １１６へのレジスタ１１４によるビット出力は、デスキュー・チャネル生成に使用するために、ＰＤＣＧＭ １２６のそれぞれの入力ポートに提供される。
ＤＣ １１６０〜１１６３上に伝送されたデータ・ビットストリームはそれぞれ、ＲＤＦＭ １１８０〜１１８３によって受信される。図１に示すように、ＲＤＦＭ １１８０〜１１８３は、それぞれ複数のＣＤＲ １２００〜１２０３（集合的に、ＣＤＲ １２０）、およびそれぞれ複数のデマルチプレクサ（ＤＥＭＵＸ）１２２０〜１２２３（集合的に、ＤＥＭＵＸ １２２）を備えている。このようにして、ＤＣ １１６０〜１１６３上に伝送されたデータ・ビットストリームはそれぞれ、ＣＤＲ １２００〜１２０３によって受信される。ＣＤＲ １２００〜１２０３は、それぞれＤＣ １１６０〜１１６３に関連する各データ・ビットストリーム上でデータ・リカバリ機能およびクロック・リカバリ機能を行う。ＣＤＲ １２００〜１２０３の出力ポートは、それぞれＤＥＭＵＸ １２２０〜１２２３の入力ポートに結合される。ＣＤＲ １２００〜１２０３は、それぞれＤＥＭＵＸ １２２０〜１２２３に修復したデータ信号を送信する。
ＣＤＲ １２００〜１２０３は、それぞれＤＥＭＵＸ １２２０〜１２２３によるそれぞれのデータ・ビットストリームの逆多重化を制御するように、ＤＥＭＵＸ １２２０〜１２２３に修復したクロック信号を出力する。ＤＥＭＵＸ １２２は、ＦＭ １０２が上に配置された標準的なセルＣＭＯＳ装置の能力に基づき、ＦＭ １０２が必要とするデータ速度に受信したＤＣ １１６を逆多重化する。このようにして、明確にする目的で１：８のデマルチプレクサを備えているように示しているが、当業者は、ＳＥＲＤＥＳ １０１によって出力されたＤＣ １１６の速度、ＦＭ １０２によって処理することが可能なような速度になっているデータ、および同様の要因によって、ＤＥＭＵＸ １２２が１：３２デマルチプレクサ、１：１６デマルチプレクサ、および様々な他の逆多重化論理を含むことができることが分かるだろう。
図１に示すように、各ＤＥＭＵＸ １２２０〜１２２３は、それぞれ複数の出力データ・ビットストリーム（ＯＤＢ）１２３０〜１２３３（集合的に、ＯＤＢ １２３）を出力する。ＤＥＭＵＸ １２２０〜１２２３の出力ポートは、ＤＡＢ １２４のそれぞれの入力ポートに結合されている。特に、ＲＤＦＭ １１８０〜１１８３によって出力されるＯＤＢ １２３０〜１２３３はＤＡＢ １２４に送信される。図１に示すように、ＤＡＢ １２４はＤＣ １３６によって制御され、その後ＳＥＲＤＥＳ １０１内のＰＤＣＧＭ １２６によって生成されたデスキュー・チャネル・ビットストリームを使用して交互に制御される。
図１に示すように、ＰＤＣＧＭ １２６はそれぞれ、ＤＣ １１６０〜１１６３上のレジスタ１１４０〜１１４３によって各データ・ビットストリーム出力からデータ・ビットを受信し、ＣＤＲ １０６から修復したクロック信号を受信する。ＰＤＣＧＭ １２６は、ＤＣ １１６からのデータ・ビットを使用してデスキュー・データ・ビットストリーム、およびＣＳＣ １０９を使用してＣＤＲ １０６によって出力されたクロック信号を生成する。一実施形態では、デスキュー・データ・ビットストリームは、交互奇数パリティ・ビットおよび偶数パリティ・ビットを含み、各パリティ・ビットはそれぞれ各ＤＣ １１６０〜１１６３からの１つのサンプル・ビットを使用して生成される。このような一実施形態では、生成された奇数パリティ・ビットおよび偶数パリティ・ビットは、パリティ・ビットがパリティ・ビットを生成するのに使用されるＤＣ １１６からのサンプル・データ・ビットでインターリーブされるようにデスキュー・データ・ビットストリーム内に挿入される。このようにして、一実施形態では、ＰＤＣＧＭ １２６は、デスキュー・ビットストリームを生成するように、本発明の方法の少なくとも一部を行う。ＰＤＣＧＭ １２６の出力ポートは、レジスタ１２７のデータ入力ポートに結合されている。
ＰＤＣＧＭ １２６は、生成したデスキュー・ビットストリームをレジスタ１２７に送信する。デスキュー・ビットストリームのビットは、１クロック・サイクルでレジスタ１２７内に記憶される。デスキュー・ビットストリームのビットは、ＣＤＲ １０６によって修復されたクロック信号を使用してデスキュー・チャネル１２８の上に伝送するために、レジスタ１２７から読み出される。レジスタ１２７の出力ポートは、ＤＣＦＭ １３０の入力ポートに結合されている。このようにして、デスキュー・チャネル１２８を使用してＳＥＲＤＥＳ １０１から伝送されるデスキュー・ビットストリームは、ＦＭ １０２のＤＣＦＭ １３０によって受信される。図１に示すように、ＤＦＭ １３０は、ＣＤＲ １３２およびデマルチプレクサ（ＤＥＭＵＸ）１３４を備えている。ＣＤＲ １３２の入力ポートは、デスキュー・チャネル１２８上に伝送されたデスキュー・ビットストリームを受信する。
ＣＤＲ １３２は、受信したデスキュー・ビットストリームからのデータ信号および関連クロックを修復させるために、データ・リカバリ機能およびクロック・リカバリ機能を行う。ＣＤＲ １３２のデータ出力ポートおよびクロック出力ポートは、それぞれＤＥＭＵＸ １３４のデータ入力ポートおよびクロック入力ポートに結合されている。ＣＤＲ １３２は、修復されたデータ信号をＤＥＭＵＸ １３４に送信する。ＣＤＲ １３２は、ＤＥＭＵＸ １３４によってデスキュー・ビットストリームの逆多重化を制御するように、ＤＥＭＵＸ １３４に修復したクロック信号を出力する。図１に示すように、ＤＥＭＵＸ １３４は１：８のデマルチプレクサを備えている。１：８のデマルチプレクサとして示しているが、当業者はＤＥＭＵＸ １３４は、デスキュー・チャネルおよび関連するデスキュー・チャネル交互奇偶パリティを実行するのに使用されるビットの数によって、当技術分野で知られているような様々な他のデマルチプレクサ論理（例えば、１：１６、１：３２、および同様の論理）を使用して実行することができることが分かるだろう。したがって、ＤＥＭＵＸ １３４は複数のデスキュー・データ・ビット（ＤＤＢ）１３５（集合的に、ＤＤＢ １３５）を出力する。ＤＥＭＵＸ １３４の出力ポートは、ＤＣ １３６のそれぞれの入力ポートに結合されている。ＤＥＭＵＸ １３４によって出力されたＤＤＢ １３５は、ＤＡＢ １２４を制御するためにＤＣ １３６に入力される。
本明細書に記載するように、デスキュー・ビットストリームは、ＤＡＢ １２４を制御し、デスキュー・ビットストリームが生成されるデータ・チャネルを同期させ、同様の機能を行うように動作可能である。一実施形態では、ＰＤＣＧＭ １２６は、ＤＣ １１６からデータ・サンプルを受信し、交互パリティ・ビットを生成させる（すなわち、奇数パリティ・ビットおよび偶数パリティ・ビットの生成の間で交互となる）ように、ＤＣ １１６からの受信したデータ・サンプルを処理する。ＰＤＣＧＭ １２６は、デスキュー・ビットストリームとしてデスキュー・チャネル１２８の上で伝送させるために、生成した交互パリティ・ビットでＤＣ １１６からのデータ・サンプルを多重化する。一実施形態では、奇数パリティ・ビットは各ＤＣ １１６からの１つのビットを使用してＰＤＣＧＭ １２６によって生成される。同様に、一実施形態では、偶数パリティ・ビットは各ＤＣ １１６からの１ビットを使用してＰＤＣＧＭ １２６によって生成される。一実施形態では、ＰＤＣＧＭ １２６によって生成される奇数パリティ・ビットは、奇数パリティ・ビットを生成するのに使用するために、それぞれのＤＣ １１６０〜１１６３から得られる４つのビット・サンプルの直ぐ後のビット位置のデスキュー・ビットストリームに挿入される。同様に、一実施形態では、ＰＤＣＧＭ １２６によって生成される偶数パリティ・ビットは、偶数パリティ・ビットを生成するのに使用するために、それぞれのＤＣ １１６０〜１１６３から得られる４つのビット・サンプルの直ぐ後のビット位置のデスキュー・ビットストリームに挿入される。
図１に関して説明された機能の少なくとも一部は、より少ない機能要素内に組み込むことができることが考えられる。同様に、図１に関して説明された様々な機能は他の機能要素によって行うことができる、または様々な機能は異なる方法で様々な機能要素にわたって分配することができることが考えられる。例えば一実施形態では、図１に関して図示および説明されたＣＤＲの少なくとも一部（例えば、ＳＥＲＤＥＳ １０１とＦＭ １０２の間の並列インターフェイスで使用されるＣＤＲ １２０）は、それぞれの遅延ロック・ループ（ＤＬＬ）によって置き換えることができる。さらに、図１に関して図示および説明された本発明の様々な機能は、図１に関して図示および説明した機能要素を他の機能要素の様々な組合せと変えることによって行うことができる。
図２は、図１のパリティ・デスキュー・チャネル生成モジュールの高レベル・ブロック図を示している。特に、ＰＤＣＧＭ １２６は、マルチプレクサ（ＭＵＸ）２０２と、レジスタ２０４と、ＸＯＲ論理ゲート２０６と、マルチプレクサ（ＭＵＸ）２０８と、カウンタ２１２とを備えている。図２に示すように、レジスタ１１４０〜１１４３の出力ポートはそれぞれＤＣ １１６０〜１１６３を使用して、ＭＵＸ ２０２のそれぞれの入力ポートに結合されており、レジスタ２０４の出力ポートはＭＵＸ ２０２の第５の入力ポートに結合されている。ＭＵＸ ２０２の出力ポートは、レジスタ１２７のデータ入力ポートに結合されており、さらにフィードバック・ループとして、ＸＯＲ論理ゲート２０６の第１の入力ポートに結合されている。レジスタ２０４の出力ポートは、ＭＵＸ ２０２の第５の入力ポートに結合されていることに加えて、ＭＵＸ ２０８の入力ポートに結合されている。さらに、「０」初期化信号および「１」初期化信号は、ＰＤＣＧＭ １２６の定常状態動作の前に、ＰＤＣＧＭ １２６の動作を初期化するために、ＭＵＸ ２０８のそれぞれの入力ポートに結合されている。ＭＵＸ ２０８の出力ポートは、ＸＯＲ論理ゲート２０６の第２の入力ポートに結合されている。ＸＯＲ論理ゲート２０６の出力ポートは、レジスタ２０４のデータ入力ポートに結合されている。本明細書に記載されているように、レジスタ２０４の出力ポートは、ＭＵＸ ２０２の第５の入力ポートおよびＭＵＸ ２０８の入力ポートの両方に結合されている。レジスタ２０４は、関連するクロック入力ポートに加えられたクロック信号を使用して制御される。図では、ＣＤＲ １０６によって修復されたクロック信号は、ＣＤＣ １０９を使用して、レジスタ２０４、カウンタ２１２およびレジスタ１２７のクロック入力ポートに提供される。カウンタ２１２の出力は、入力制御信号と同様に、ＭＵＸ ２０２およびＭＵＸ ２０８に提供される。図２に示す実施形態では、カウンタ２１２は４ビット・カウンタを備えている。カウンタ２１２は、デスキュー・チャネル１２８上に伝送するため、およびデスキュー・チャネル１２８上への伝送のために交互パリティ・ビットを生成するのに使用するために、関連するＤＣ １１６０〜１１６３からＭＵＸ ２０２によってデータ・サンプルの選択を制御する。カウンタ２１２は、奇数パリティ・ビットの生成と偶数パリティ・ビットの生成の間のパリティの交互を制御する。
図２に示すように、ＭＵＸ ２０２は、各ＤＣ １１６０〜１１６３から１ビット・データ・サンプルをレジスタ２０４からパリティ・ビット出力を入力として受信する。ＭＵＸ ２０２は、レジスタ２０４から出力された（奇数パリティ・ビットと偶数パリティ・ビットの間で交互である）パリティ・ビットでそれぞれのＤＣ １１６０〜１１６３から受信された４つの１ビット・データ・サンプルを多重化する。本明細書に記載したように、カウンタ２１２はＭＵＸ ２０２の多重化機能を制御する。ＭＵＸ ２０２の出力（すなわち、デスキュー・ビットストリーム）は、デスキュー・チャネル１２８上に伝送するためのレジスタ１２７のデータ入力ポート、およびＸＯＲ論理ゲート２０６の第２の入力ポートの両方に送信される。ＭＵＸ ２０８の出力は、ＸＯＲ論理ゲート２０６の第１の入力ポートに入力される。ＸＯＲ論理ゲート２０６は、ＭＵＸ ２０２の出力およびＭＵＸ ２０８の出力上でＸＯＲ機能を行う。ＭＵＸ ２０８の出力は、計算されるパリティ・ビットのタイプを判断するのに使用される（すなわち、奇数パリティ・ビットまたは偶数パリティ・ビットは、それぞれＤＣ １１６０〜１１６３からの４つの１ビット・データ・サンプルを使用して計算される）。ＭＵＸ ２０２の出力は、パリティ・ビットの値を測定するために、ＸＯＲ論理ゲート２０６によって使用される。一実施形態では、ＭＵＸ ２０８は、ＰＤＣＧＭ １２６の定常動作の前に計算されるパリティ・ビットのタイプを判断するために、初期化ビットを使用する。
ＸＯＲ論理ゲート２０６によって生成された出力は、デスキュー・ビットストリーム内に含まれるように、デスキュー・パリティ・ビットを含んでいる。ＸＯＲ論理ゲート２０６によって生成されたパリティ・ビットは、レジスタ２０４に送信される。レジスタ２０４は、それぞれＤＣ １１６０〜１１６３から受信された４つの１ビット・データ・サンプルでのパリティ・ビットの多重化の前に、パリティ・ビットを記憶する。Ｄタイプのフリップ・フロップとして示されているが、レジスタ２０４は同様の一時記憶機能を提供するように動作可能なあらゆるコンポーネントを使用して実行することができる。したがって、図２に示すように、ＰＤＣＧＭ １２６は交互パリティ・ビット（奇数パリティ・ビットと偶数パリティ・ビットの間で交互である）を生成し、デスキュー・チャネル１２８上への直列伝送を行うために、デスキュー・ビットストリームを作り出すために、それぞれ交互パリティ・ビットが生成される１ビット・データ・サンプルで生成した交互パリティ・ビットを多重化する。一実施形態では、デスキュー・ビットストリームは、デスキュー・ビットストリームの生成中にサンプリングされたデータ・チャネルを同期させるために、様々な制御モジュールおよびバッファ・モジュールを制御するように動作可能である。
図３は、図２のパリティ・デスキュー・チャネル生成モジュールによる並列デスキュー・チャネル生成の論理図を示している。特に、図３の並列デスキュー・チャネル生成３００の論理図は、ＤＣ １１６０〜１１６３およびデスキュー・チャネル１２８を備えている。図３に示すように、（データ・ライン上での伝送に関する）伝送方向は、（クロック・サイクル０が第１のクロック・サイクルである場合に）右側から左側である。特に、レジスタ１１４の出力ポートから出力され、それぞれのＤＣ １１６上に伝送された１１個のビットが示されている。例えば、ＤＣ １１６３の上に伝送されているように示されている１１個のデータ・ビットは、ビット（３，０）〜ビット（３，１０）として示された１１個のビットを含んでいる。同様に例えば、ＤＣ １１６２の上に伝送されているように示されている１１個のデータ・ビットは、ビット（２，０）〜ビット（２，１０）として示された１１個のデータ・ビットを含んでいる。同様に例えば、ＤＣ １１６１の上に伝送されているように示されている１１個のデータ・ビットは、ビット（１，０）〜ビット（１，１０）として示された１１個のデータ・ビットを含んでいる。同様に例えば、ＤＣ １１６０の上に伝送されているように示されている１１個のデータ・ビットは、ビット（０，０）〜ビット（０，１０）として示された１１個のビットを含んでいる。図３に示すように、ＤＣ １１６は、それぞれＤＣ １１６３〜１１６０に関連したビット（３，０）、（２，０）、（１，０）および（０，０）が時間位置合わせされ、それぞれＤＣ １１６３〜１１６０に関連したビット（３，１）、（２，１）、（１，１）および（０，１）が時間位置合わせされ、同様にそれぞれＤＣ １１６３〜１１６０に関連した他のデータ・ビットが時間位置合わせされるように同期される。
本発明は４つのデータ・チャネルの同期に関して本明細書に最初に図示および記載されているので、図３に示すように、各ＤＣ １１６３〜１１６０上に伝送された全ての第５のビットは、デスキュー・チャネル１２８上の伝送のために選択される。このようにして、各ＤＣ １１６３〜１１６０上に伝送された全ての第５のビットは、デスキュー・チャネル１２８上に伝送されたデスキュー・ビットストリームを形成するように、サンプリングしたデータ・ビットでインターリーブされた交互パリティ・ビットの生成のために使用される。一実施形態では、図３に示すように、生成したパリティ・ビットは、その交互パリティ・ビットを生成するのに使用された（それぞれ、ＤＣ １１６３〜１１６０からの）４つのサンプル・ビットに関連する４つのビット位置の直ぐ後のビット位置のデスキュー・ビットストリームに挿入される。
奇数パリティ・ビットの生成に関して、図３に示すように、ＤＣ １１６３からサンプリングされたビット（３，０）、ＤＣ １１６２からサンプリングされたビット（２，１）、ＤＣ １１６１からサンプリングされたビット（１，２）、およびＤＣ １１６０からサンプリングされたビット（０，３）は、デスキュー・チャネル１２８上への直列伝送のために、デスキュー・ビットストリームの一部を形成するために多重化される。さらに、図３に示すように、サンプリングされたビット（３，０）、（２，１）、（１，２）および（０，３）は、デスキュー・チャネル１２８上に伝送されるデスキュー・ビットストリームに挿入される奇数パリティ・ビットを生成させるために、ＸＮＯＲ論理ゲート３０２０のそれぞれの入力ポートに入力として提供される。図３に示すように、生成された奇数パリティ・ビットは、奇数パリティ・ビットを生成するために、それぞれＤＣ １１６３〜１１６１からサンプリングされた４つのデータ・ビットの直ぐ後のビット位置のデスキュー・ビットストリームに挿入される。
偶数パリティ・ビットの生成に関して、図３に示すように、ＤＣ １１６３からサンプリングされたビット（３，５）、ＤＣ １１６２からサンプリングされたビット（２，６）、ＤＣ １１６１からサンプリングされたビット（１，７）、およびＤＣ １１６０からサンプリングされたビット（０，８）は、デスキュー・チャネル１２８上への直列伝送のために、デスキュー・ビットストリームの一部を形成するために多重化される。さらに、図３に示すように、サンプリングされたビット（３，５）、（２，６）、（１，７）および（０，８）は、デスキュー・チャネル１２８上に伝送されるデスキュー・ビットストリームに挿入される偶数パリティ・ビットを生成させるために、ＸＯＲ論理ゲート３０２Ｅのそれぞれの入力ポートに入力として提供される。図３に示すように、生成された偶数パリティ・ビットは、偶数パリティ・ビットを生成するために、それぞれＤＣ １１６３〜１１６１からサンプリングされた４つのデータ・ビットの直ぐ後のビット位置のデスキュー・ビットストリームに挿入される。
本明細書に記載するように、デスキュー・ビットストリームを生成する際に使用された関連するデータ・チャネルを同期させるためのデスキュー・ビットストリームの処理は、１０ビット・デスキュー・フレーム上で行われる。デスキュー・ビットストリームのデスキュー・ビットはビットごとに前進するので、そのクロック・サイクル中に処理された１０ビットは単一の１０ビット・デスキュー・フレーム（すなわち、位置合わせされた１０ビット・デスキュー・フレーム）からのデスキュー・ビット、または異なる１０ビット・デスキュー・フレーム（すなわち、位置合わせされていない１０ビット・デスキュー・フレーム）からのデスキュー・ビットを含んでいるかどうかを判断するように、各クロック・サイクルで処理が行われる。一実施形態では、位置合わせされた１０ビット・デスキュー・フレームは、奇数パリティ・ビットを生成するためにサンプリングされた４つのデータ・ビット、奇数パリティ・ビット、偶数パリティ・ビットを生成するためにサンプリングされた４つのデータ・ビット、および偶数パリティ・ビットを含んでいる。位置合わせした１０ビット・デスキュー・フレームの検出の際、その位置合わせした１０ビット・デスキュー・フレームを生成するのに使用されるデータ・チャネルを同期させるために、同期処理を行うことができる。１０ビット・デスキュー・フレームに関して（すなわち、４つのデータ・チャネルの使用により）本明細書で説明したが、デスキュー・フレームはあらゆる数のビットを含むことができる。さらに、図３に関して図示および記載するように特定のビット位置を含む位置合わせした１０ビット・データ・フレームに関して本明細書に記載したが、当業者はビット位置の様々な構成を含む位置合わせしたデスキュー・フレームを使用して本発明の方法を行うことができることが分かるだろう。
図４は、図２のパリティ・デスキュー・チャネル生成モジュールによる直列交互パリティ・ビット生成のフロー図を示している。この方法４００は、ステップ４０２（すなわち、リセット状態）に入り、ステップ４０４に進む。ステップ４０４では、偶数パリティ初期化ビット（図では、「０」ビット）が、偶数パリティ・ビットを生成するのに使用するためにロードされる。カウント変数は０に初期化される（すなわち、カウント＝０）。ステップ４０６では、ＸＯＲ動作が、偶数パリティ初期化ビット（すなわち、「０」ビット）、およびＤＣ １１６３から受信したサンプリング・データ・ビット（データ｛３｝として示される）で行われる。カウント変数は１に増分される（カウント＝１）。ステップ４０８では、ＸＯＲ動作は、前のステップから得られた値、およびＤＣ １１６２から受信したサンプリング・データ・ビット（データ｛２｝として示される）で行われる。カウント変数は２に増分される（カウント＝２）。ステップ４１０では、ＸＯＲ動作は、前のステップから得られた値、およびＤＣ １１６１から受信したサンプリング・データ・ビット（データ｛１｝として示される）で行われる。カウント変数は３に増分される（カウント＝３）。ステップ４１２では、ＸＯＲ動作は、前のステップから得られた値、およびＤＣ １１６０から受信したサンプリング・データ・ビット（データ｛０｝として示される）で行われる。この第４のＸＯＲ動作の結果（すなわち、ステップ４１２の結果）は、ＤＣ １１６３〜１１６０からの４つのデータ・サンプルに関連する偶数パリティ・ビットである。カウント変数は４に増分される（カウント＝４）。
ステップ４１４では、奇数パリティ初期化ビット（図では、「１」ビット）が、奇数パリティ・ビットを生成するのに使用するためにロードされる。カウント変数は５に増分される（カウント＝５）。ステップ４１６では、ＸＯＲ動作が、奇数パリティ初期化ビット（すなわち、「１」ビット）、およびＤＣ １１６３から受信した別のサンプリング・データ・ビット（データ｛３｝として示される）で行われる。カウント変数は６に増分される（カウント＝６）。ステップ４１８では、ＸＯＲ動作は、前のステップから得られた値、およびＤＣ １１６２から受信した別のサンプリング・データ・ビット（データ｛２｝として示される）で行われる。カウント変数は７に増分される（カウント＝７）。ステップ４２０では、ＸＯＲ動作は、前のステップから得られた値、およびＤＣ １１６１から受信した別のサンプリング・データ・ビット（データ｛１｝として示される）で行われる。カウント変数は８に増分される（カウント＝８）。ステップ４２２では、ＸＯＲ動作は、前のステップから得られた値、およびＤＣ １１６０から受信した別のサンプリング・データ・ビット（データ｛０｝として示される）で行われる。この第４のＸＮＯＲ動作の結果（すなわち、ステップ４２２の結果）は、ＤＣ １１６３〜１１６０からの他の４つのデータ・サンプルに関連する奇数パリティ・ビットである。カウント変数は９に増分される（カウント＝９）。方法４００はその後、ステップ４０４に戻り、この点で偶数パリティ初期化ビットが、本明細書に記載するように、偶数パリティ・ビットの直列測定に使用するためにロードされる。すなわち、図４に関して図示および記載したステップ４０４〜４２２は、デスキュー・ビットストリームに含まれるように交互パリティ・ビットを生成させるために繰り返される。
ＸＯＲおよびＸＮＯＲ理論ゲートの両方を使用するとして、図３の並列パリティ・ビット生成実行で示されているが、連続パリティ・ビット生成実行では、シーケンスの開始値として「０」（偶数パリティ・ビットに対して）、または「１」（奇数パリティ・ビットに対して）を使用して、結果の反転が行われる。偶数パリティ・ビットおよび奇数パリティ・ビットをそれぞれ生成するためにＸＯＲ動作を使用するとして本明細書に記載されているが、当業者は偶数パリティ・ビットおよび奇数パリティ・ビットを生成させるために、本発明により様々な他の論理動作を使用することができることが分かるだろう。一実施形態では、カウント変数は４ビット・カウンタ（図では例えば、図２に関して本明細書で図示および説明したカウンタ２１２）を使用して維持される。さらに、モジュロ１０カウンタを備えているとして本明細書に記載されているが、当業者は、本発明の方法によりデータ・チャネルを同期させるのに使用するために、交互偶数パリティ・ビットおよび奇数パリティ・ビットを生成するのに様々な他のカウンタおよび関連するカウント変数処理を使用することができることが分かるだろう。
図５は、フレーマ・モジュールおよび並直列変換回路を含む、データ・チャネル位置合わせシステムの高レベル・ブロック図を示している。特に、図５のデータ・チャネル位置合わせシステム５００は、図１に関して本明細書で図示および説明した、ＳＥＲＤＥＳ １０１およびＦＭ １０２を備えている。図５に示すように、ＦＭ １０２は複数の伝送データ・フレーマ・モジュール（ＴＤＦＭ）５０４０〜５０４３（集合的に、ＴＤＦＭ ５０４）と、位相ロック・ループ（ＰＬＬ）５１０と、パリディ・デスキュー・ジェネレータ・モジュール（ＰＤＧＭ）５２４と、伝送デスキュー・フレーマ・モジュール（ＴＤＦＭ）５２７とを備えている。図５に示すように、ＳＥＲＤＥＳ １０１は、複数のデータ・クロック・データ・リカバリ（ＤＣＤＲ）ユニット５１４０〜５１４３（集合的に、ＤＣＤＲ ５１４）と、複数のデータ・ワンダ・バッファ（ＤＷＢ）５１８０〜５１８３（集合的に、ＤＷＢ ５１８）と、複数のデータ遅延補償バッファ（ＤＤＣＢ）５２００〜５２０３（集合的に、ＤＤＣＢ ５２０）と、デスキュー・クロック・データ・リカバリ（ＤＣＤＲ）ユニット５３４と、デスキュー・ワンダ・バッファ（ＤＷＢ）５３６と、デスキュー・フレーマ（ＤＦ）５３８と、デスキュー位置合わせ制御装置（ＤＡＣ）５４０と、クリーンアップ位相ロック・ループ（ＣＰＬＬ）５１６と、マルチプレクサ（ＭＵＸ）５４２と、送信機５４４とを備えている。
図５に示すように、ＴＤＦＭ ５０４０〜５０４３は、切換コア（図示せず）からそれぞれ複数の切換データ信号（ＳＤＳ）５０２（集合的に、ＳＤＳ ５０２）を受信する。さらに、ＳＤＳ ５０２の少なくとも一部は、ＰＤＧＭ ５２４上のそれぞれ複数の入力ポートに結合された複数のサンプル・データ入力ライン（ＳＤＩＬ）５２２を使用して、ＰＤＧＭ ５２４に提供される。ＰＤＧＭ ５２４は、デスキュー・ビットストリームを生成するのに使用するためにＳＤＳ ５０２をサンプリングする。
図５に示すように、ＴＤＦＭ ５０４０〜５０４３は、複数のマルチプレクサ（ＭＵＸ）５０６０〜５０６３（集合的に、ＭＵＸ ５０６）と、複数のレジスタ５０８０〜５０８３（集合的に、レジスタ５０８）とを備えている。図５に示すように、各ＭＵＸ ５０６は、切換データ信号５０２のそれぞれの部分を受信する８つのデータ入力ポート、およびＳＥＲＤＥＳ １０１に向かって多重化データ・ビットストリームを伝送する１つのデータ出力ポートを含む、８から１のマルチプレクサを備えている。８：１のマルチプレクサを備えているように示されているが、当業者は、データ・チャネルの数によって、ＭＵＸ ５０６を実行するのに様々な他のマルチプレクサ論理を使用することができることが分かるだろう。ＭＵＸ ５０６０〜５０６３のデータ出力ポートはそれぞれ、レジスタ５０８０〜５０８３のデータ入力ポートに結合されている。図５に示すように、ＭＵＸ ５０６は、各ＭＵＸ ５０６上のそれぞれの制御入力ポートにＰＬＬ ５１０から伝送された３つの制御信号を使用して、ＰＬＬ ５１０によって制御されている。ＭＵＸ ５０６０〜５０６３から出力された多重化データ・ビットストリームはそれぞれ、レジスタ５０８０〜５０８３に入力される。
図５に示すように、レジスタ５０８０〜５０８３はそれぞれ、ＭＵＸ ５０６０〜５０６３から多重化データ・ビットストリームを受信する。Ｄタイプのフリップ・フロップとして示されているが、レジスタ５０８は同様の記憶コンポーネントを使用して実行することができる。レジスタ５０８は、各レジスタ５０８のクロック入力ポートに加えられるＰＬＬ ５１０によって生成されたクロック信号によって制御される。ＰＬＬ ５１０によって生成されたクロック信号は、各レジスタ５０８を通るデータ・ストリームを制御する。ＰＬＬ ５１０から受信したクロック信号に応じて、各レジスタ５０８は、それぞれ複数のデータ・チャネル（ＤＣ）５１２０〜５１２３（集合的に、ＤＣ ５１２）を使用して、ＳＥＲＤＥＳ １０１のそれぞれのＤＣＤＲ ５１４に向かう伝送のためにデータ・ビットを読み出す。すなわち、レジスタ５０８０〜５０８３の出力ポートはそれぞれ、ＤＣＤＲ ５１４０〜５１４３の入力ポートに結合されている。
ＤＣＤＲ ５１４０〜５１４３は、それぞれＤＣ ５１２０〜５１２３に関連するデータ・ビットストリーム上でデータ・リカバリ機能およびクロック・リカバリ機能を行う。ＤＣＤＲ ５１４は、それぞれ各ＤＣＤＲ ５１４上の制御入力ポートにＣＰＬＬ ５１６から伝送された制御信号を使用して、ＣＰＬＬ ５１６によって制御されている。ＤＣ ５１２０〜５１２３からＤＣＤＲ ５１４０〜５１４３によって修復されたデータ信号およびクロック信号は、それぞれＤＷＢ ５１８０〜５１８３に伝送される。ＤＣＤＲ ５１４０〜５１４３のデータ出力ポートおよびクロック出力ポートは、それぞれＤＷＢ ５１８０〜５１８３のデータ入力ポートおよびクロック入力ポートに結合されている。
ＤＷＢ ５１８０〜５１８３は、それぞれＤＣＤＲ ５１４０〜５１４３からデータ・ビットストリームおよび関連するクロック信号を受信する。ＤＷＢ ５１８０〜５１８３は、それぞれのデータ・ビットストリームを同期させるように、遅延補償処理の前に修復したデータ・ビットストリームをバッファする。ＤＷＢ ５１８は、それぞれ各ＤＷＢ ５１８上の制御入力ポートにＣＰＬＬ ５１６から伝送された制御信号を使用して、ＣＰＬＬ ５１６によって制御される。図５に示すように、ＤＷＢ ５１８０〜５１８３の出力ポートはそれぞれ、ＤＤＣＢ ５２００〜５２０３の入力ポートに結合されている。ＤＷＢ ５１８０〜５１８３は、ＣＰＬＬ ５１６からのそれぞれの制御信号に応じて、それぞれＤＤＣＢ ５２００〜５２０３にバッファしたデータ・ビットストリームを送信する。
図５に示すように、各ＤＤＣＢ ５２００〜５２０３は、それぞれＤＣ ５１２０〜５１２３に関連するデータ・ビットストリームを同期する（すなわち、デスキューする）ように動作可能な１２−ＵＩセレクタを備えている。１２−ＵＩセレクタとして示されているが、当業者は各ＤＤＣＢ ５２００〜５２０３は、あらゆる数のユニット間隔を利用するセレクタとして実行することができることが分かるだろう。すなわち、各ＤＤＣＢ ５２００〜５２０３は、本発明によりあらゆる所望の量のスキュー補償に適応させることができる。ＤＤＣＢ ５２０は、ＤＡＣ ５４０によって生成されたそれぞれ複数の位置合わせ制御信号（ＡＣＳ）５４１０〜５４１３を使用して、ＤＡＣ ５４０によって制御される。ＤＡＣ ５４０は、ＰＤＧＭ ５２４によって生成され、デスキュー・チャネル５３２の上でＳＥＲＤＥＳ １０１にＦＭ １０２から伝送されるデスキュー・ビットストリームによって制御される。一実施形態では、ＤＡＣ ５４０およびＣＣＤＢ ５２０の１つは、ＤＤＣＢ ５２０の１つに関連するデータ・ビットストリームを同期させるように動作する。例えば、ＤＡＣ ５４０およびＤＤＣＢ ５２００〜５２０３は、それぞれにＤＣ ５１２０〜５１２３に関連するデータ・ビットストリームを同期するように動作する。
図５に示すように、ＤＤＣＢ ５２００〜５２０３の出力ポートは、マルチプレクサ（ＭＵＸ）５４２のそれぞれの入力ポートに結合されている。ＭＵＸ ５４２は、それぞれＤＤＣＢ ５２００〜５２０３から受信した位置合わせされたデータ・ビットストリームを多重化する。図５に示すように、ＭＵＸ ５４２は４：１のマルチプレクサを備えている。一実施形態では、本明細書に最初に記載したように、ＭＵＸ ５４２によって受信された４つのデータ・ビットストリームはそれぞれ１０Ｇｂｐｓビットストリームを含んでおり、ＭＵＸ ５４２によって出力された多重化データ・ビットストリームは４０Ｇｐｂｓデータ・ビットストリームを含んでいる。４：１のマルチプレクサを備えているように示されているが、当業者は、データ・チャネルの数によって、ＭＵＸ ５４２を実行するのに様々な他のマルチプレクサ論理を使用することができることが分かるだろう。図５に示すように、ＭＵＸ ５４２による多重化データ・ビットストリームの出力は、ＣＰＬＬ ５１６からの制御信号を使用して制御される。ＭＵＸ ５４２の出力ポートは、送信機５４４の入力ポートに結合されている。送信機５４４は、多重化データ・ビットストリームを受信し、関連する下流ノードに向かう伝送のために、電気／光変換用光モジュール（図示せず）に向かって多重化データ・ビットストリームを伝送する。
図５に示すように、ＰＤＧＭ ５２４上のそれぞれ複数の入力ポートに結合された複数のサンプル・データ入力ライン（ＳＤＩＬ）５２２を使用して、ＳＤＳ ５０２の少なくとも一部がＰＤＧＭ ５２４に提供される。ＰＤＧＭ ５２４は、デスキュー・ビットストリームを生成するのに使用するために、ＳＤＳ ５０２をサンプリングする。本明細書に記載するように、デスキュー・ビットストリームは、関連するデータ・チャネルからのサンプル・ビット、および関連するデータ・チャネルからのサンプル・ビットを使用して生成されるパリティ・ビットを含む直列ビットストリームを含んでいる。一実施形態では、生成されたパリティ・ビットは、奇数パリティ・ビットと偶数パリティ・ビットの間で交互となる交互パリティを含んでいる。一実施形態では、ＰＤＧＭ ５２４は、図２、図３および図４に関して本明細書に記載するように、交互奇偶パリティ・ビットを生成する。図５に示すように、ＰＤＧＭ ５２４はそれぞれ、ＤＤＦＭ ５２７の１０個の入力ポートに結合された１０個の出力ポートを備えている。ＰＤＧＭ ５２４は、関連する複数の接続５２６を使用して、奇数パリティ・ビットを生成するのに使用される４つのサンプル・ビット、奇数パリティ・ビット、偶数パリティ・ビットを生成するのに使用される４つのサンプル・ビット、および偶数パリティ・ビットをＴＤＦＭ ５２７に送信する。
ＴＤＦＭ ５２７は、マルチプレクサ（ＭＵＸ）５２８、およびレジスタ５３０を備えている。図５に示すように、ＭＵＸ ５２８は８：１のマルチプレクサを備えている。ＭＵＸ ５２８は、ＰＤＧＭ ５２４によって出力されたデスキュー・ビットおよび関連する交互奇偶デスキュー・パリティ・ビットを受信する８個のデータ入力ポートを備えている。ＭＵＸ ５２８は、ＰＬＬ ５１０から制御信号を受信するように動作可能である３つの制御入力ポートを備えている。ＰＬＬ ５１０は、ＰＤＧＭ ５２４から受信したデスキュー・ビットの多重化を制御する。ＭＵＸ ５２８の出力ポートは、レジスタ５３０の入力ポートに結合されている。８：１のマルチプレクサを備えているように示されているが、当業者は（例えば、１：１６、１：３２などであってもよい）ＦＭ １０２の内部クロック速度によって、ＭＵＸ ５２４を実行するのに使用されることができることが分かるだろう。一実施形態では、データ・チャネルおよびデスキュー・チャネルは同じ速度適応を利用している。
レジスタ５３０は、ＭＵＸ ５２８からデスキュー・ビットストリームを受信し、デスキュー・チャネル５３２の上へのデスキュー・ビットストリームの伝送の前に、デスキュー・ビットストリームの各ビットを記憶する。レジスタ５３０は、ＰＬＬ ５１０から受信したクロック信号を使用して制御される。Ｄタイプのフリップ・フロップを備えていると示されているが、レジスタ５３０は同様のコンポーネントを使用して実行することができる。（ＦＭ １０２上の）レジスタ５３０の出力ポートは、デスキュー・チャネル５３２を使用して、（ＳＥＲＤＥＳ １０１上の）ＤＣＤＲ ５３４の入力ポートに結合されている。このようにして、ＦＭ １０２は、ＤＣ ５１２に関連するデータ・ビットストリームを同期させるのに使用するために、ＳＥＲＤＥＳ １０１にデスキュー・ビットストリームを伝送する。
図５に示すように、ＤＣＤＲ ５３４はデスキュー・チャネル５３２上にＤＤＦＭ ５２７によって送信されたデスキュー・ビットストリームを受信する。ＤＣＤＲ ５３４は、デスキュー・ビットストリーム上でデータ・リカバリ機能およびクロック・リカバリ機能を行う。ＤＣＤＲ ５３４は、ＣＰＬＬ ５１６によって制御される。ＤＣＤＲ ５３４のデータ出力ポートは、ＤＷＢ ５３６に修復したデスキュー・データ・ビットストリームを提供するように、ＤＷＢ ５３６のデータ入力ポートに結合されている。ＤＣＤＲ ５３４のクロック出力ポートは、ＤＷＢ ５３６に修復したクロック信号を提供するように、ＤＷＢ ５３６のクロック入力ポートに結合されている。さらに、ＣＤＲ ５３４のクロック出力ポートは、ＣＰＬＬ ５１６に修復したクロック信号を提供するように、ＣＰＬＬ ５１６の入力ポートに結合されている。図５に示すように、ＤＣＤＲ ５３４によってＣＰＬＬ ５１６に提供される修復したクロック信号は、ＣＰＬＬ ５１６を制御するのに使用される。同様に、ＣＰＬＬ ５１６はＤＷＢ ５３６を通るデスキュー・ビットストリームの流れを制御する。このようにして、デスキュー・ビットストリームに関連する修復したクロック信号は、ＤＣＤＲ ５１４０〜５１４３、ＤＷＢ ５１８０〜５１８３、およびＭＵＸ ５４２と、ＤＷＢ ５３６を制御するのに使用される。ＤＷＢ ５３６は、デスキュー・ビットストリーム上のワンダの影響をなくす。ＤＷＢ ５３６の出力ポートは、ＤＦ ５３８の入力ポートに結合されている。
図５に示すように、ＤＦ ５３８はＤＷＢ ５３６からデスキュー・ビットストリームを受信する。ＤＦ ５３８は、ＤＡＣ ５４０を制御するようにデスキュー・パリティ・ビット・マッチングを行う。ＤＦ ５３８の出力ポートは、ＤＡＣ ５４０の入力ポートに結合されている。図５に示すように、ＤＡＣ ５４０は各ＤＤＣＢ ５２０を制御する。このように、ＤＡＣ ５４０は、多重化、および関連する光モジュール（図示せず）に向かう伝送のためにそれぞれのデータ・ビットストリームを同期させるように、ＤＤＣＢ ５２０を通るそれぞれのデータ・ビットストリームの流れを制御する。単一の出力ポートを備えているように示されているが、一実施形態では、ＤＦ ５３８は、様々なデータ・ビットおよび制御ビットをＤＡＣ ５４０に提供する複数の出力ポートを備えている。
単一の入力ポートを備えているように示されているが、一実施形態では、ＤＡＣ ５４０は、ＤＣ ５１２に関連するデータ・ビットストリームを同期させるのに使用するように、ＤＦ ５３８から様々なデータ・ビットおよび制御ビットを受信するそれぞれ複数の入力ポートを備えている。本明細書に記載するように、ＤＦ ５３８はデスキュー・パリティ・ビット・マッチングを行うことによって、デスキュー・フレーミング機能を行う。ＤＦ ５３８は、図７および図８に関して本明細書に図示および記載されている。本明細書に記載するように、ＤＡＣ ５４０と各ＤＤＣＢ ５２０の組合せは、ＤＣ ５１２に関連するデータ・ビットストリームを位置合わせするのに使用される。ＤＡＣ ５４０およびＤＤＣＢ ５２０の１つの組合せが、図９および図１０に関連して本明細書に図示および記載されている。
図５に関連して記載した機能の少なくとも一部は、より少ない機能要素内に組み合わせることができることが考えられる。同様に、図５に関して記載した様々な機能は他の機能要素によって行うことができる、または様々な機能を異なる方法で様々な機能要素にわたって分配することができることが考えられる。例えば、一実施形態では、図５に関連して図示および記載したＣＤＲの少なくとも一部（例えば、ＦＭ １０２とＳＥＲＤＥＳ １０１の間の並列インターフェイスで使用されるＣＤＲ ５１４）は、それぞれの遅延ロック・ループ（ＤＤＬ）に換えることができる。さらに、図５に関連して図示および記載した本発明の様々な機能は、図５に関連して図示および記載した機能要素を他の機能要素の様々な組合せと換えることによって行うことができる。
図６は、図５のＳＥＲＤＥＳ １０１によって受信されるスキューしたデータ・チャネルの論理図を示している。（図３に関して図示および説明した）位置合わせしたデータ・チャネルは、様々な装置パッケージ、回路パック・トレース、パッケージ・コネクタ、および同様のコンポーネントを横切るので、各コンポーネントは可変遅延を各データ・チャネルに与え、それによってＳＥＲＤＥＳ １０１によって受信された前に位置合わせしたデータ・チャネルがもはや位置合わせされないように、データ・チャネル間にスキューを案内する。このようにして、位置合わせしたデータ・チャネルがスキューされたデータ・チャネルにつながる様々なコンポーネントを横切った後に、本発明の少なくとも一部がデスキュー・チャネルを使用してデータ・チャネルをデスキューする（すなわち、再位置合わせする）のに使用される。
特に、ＳＥＲＤＥＳ １０１によって受信されたスキューしたデータ・チャネルの論理図６００は、ＤＣ ５１２０〜５１２３、およびデスキュー・チャネル５３２を備えている。図６に示すように、（データ・ライン上の伝送に関する）伝送方向は右から左である（この場合、クロック・サイクル０は第１のクロック・サイクルである）。特に、レジスタ５０８の出力ポートから出力され、それぞれのＤＣ ５１２上に伝送された１１個のビットが示されている。例えば、ＤＣ ５１２３の上に伝送されているように示されている１１個のデータ・ビットは、ビット（３，０）〜ビット（３，１０）として示された１１個のビットを含んでいる。同様に例えば、ＤＣ ５１２２の上に伝送されているように示されている１１個のデータ・ビットは、ビット（２，０）〜ビット（２，１０）として示された１１個のビットを含んでいる。同様に例えば、ＤＣ ５１２１の上に伝送されているように示されている１１個のデータ・ビットは、ビット（１，０）〜ビット（１，１０）として示された１１個のビットを含んでいる。同様に例えば、ＤＣ ５１２０の上に伝送されているように示されている１１個のデータ・ビットは、ビット（０，０）〜ビット（０，１０）として示された１１個のビットを含んでいる。
しかし図６に示すように、（図３に示すようなＤＣ １１６３〜１１６０に関連したデータ・ビットストリームと異なり）ＤＣ ５１２０〜５１２３に関連したそれぞれのデータ・ビットストリームがスキューされる。例えば、ＤＣ ５１２０に関連したデータ・ビットストリームのビット（０，０）は、ＤＣ ５１２１に関連したデータ・ビットストリームのビット（１，０）、ＤＣ ５１２２に関連したデータ・ビットストリームのビット（２，０）、およびＤＣ ５１２３に関連したデータ・ビットストリームのビット（３，０）にもはや位置合わせされない。同様に、ＤＣ ５１２に関連したそれぞれのビットストリームの他の前に位置合わせされたビットはそれぞれ、もはや位置合わせされない。本明細書に記載するように、一実施形態では、ＤＣ ５１２に関連するデータ・ビットストリームの同期（すなわち、位置合わせ）は、ＤＦ ５３８、およびＤＡＣ ５４０とそれぞれＤＣ ５１２０〜５１２３に関連したＤＤＣＢ ５２００〜５２０３の組合せを使用して行われる。
ＤＣ ５１２に関連したデータ・ビットストリームはもはや位置合わせされないので、一実施形態では、デスキュー・ビットストリームの分析およびフレーミングは、図３に関して本明細書に記載したように、デスキュー・ビットストリームの生成と実質的に同様の方法で行われる。このような一実施形態では、図３に関して本明細書に図示および記載したＸＮＯＲ論理ゲート３０２０と実質的に同様の方法で動作するＸＮＯＲ論理ゲート６０２０を使用して、奇数パリティ・ビットが生成される。同様に、このような一実施形態では、図３に関して本明細書に図示および記載したＸＯＲ論理ゲート３０２Ｅと実質的に同様の方法で動作するＸＯＲ論理ゲート６０２Ｅを使用して、偶数パリティ・ビットが生成される。奇数パリティ・ビットを生成させるためにサンプリングされた４つのデータ・ビット、奇数パリティ・ビット、偶数パリティ・ビットを生成させるためにサンプリングされた４つのデータ・ビット、偶数パリティ・ビットは、位置合わせした１０ビット・デスキュー・フレームを含んでいる。したがって、一実施形態では、ＰＤＧＭ ５２４の動作は、図１に関して本明細書に図示および記載したＰＤＣＧＭ １２６の動作とほぼ同様である。
図７は、図５のデスキュー・フレーマの高レベル・ブロック図を示している。特に、ＤＦ ５３８は、複数のレジスタ７０２０〜７０２９（集合的に、レジスタ７０２）を含むシリアル・レジスタ・チェーン（ＳＲＣ）７０１と、パリティ・マッチング・モジュール（ＰＭＭ）７０４と、デスキュー・フレーミング制御装置（ＤＦＣ）７１２とを備えている。図７に示すように、ＳＲＣ ７０１（図では、レジスタ７０２０）内の第１のレジスタは、ＤＷＢ ５３６（図示せず）からデスキュー・ビットストリーム内の各デスキュー・ビットを受信する。レジスタ７０２０の出力ポートはレジスタ７０２１の入力ポートに結合され、レジスタ７０２１の出力ポートはレジスタ７０２２の入力ポートに結合され、レジスタ７０２２の出力ポートはレジスタ７０２３の入力ポートに結合され、レジスタ７０２３の出力ポートはレジスタ７０２４の入力ポートに結合され、レジスタ７０２４の出力ポートはレジスタ７０２５の入力ポートに結合され、レジスタ７０２５の出力ポートはレジスタ７０２６の入力ポートに結合され、レジスタ７０２６の出力ポートはレジスタ７０２７の入力ポートに結合され、レジスタ７０２７の出力ポートはレジスタ７０２８の入力ポートに結合され、レジスタ７０２８の出力ポートはレジスタ７０２９の入力ポートに結合され、レジスタ７０２９の出力ポートはＤＡＣ ５４０（図示せず）の入力ポートに結合される。さらに、レジスタ７０２９の出力ポートはＤＡＣ ５４０の入力ポートに結合されて、ＤＡＣ ５４０にデスキュー比較ビットを提供する。１２−ＵＩ補償に関して本明細書に図示および記載したが、本発明は取り除くのに必要なスキューの量によって、様々な他のユニット間隔補償量を使用して実施することができる。
ＳＲＣ ７０１は、パリティ・マッチング処理を行う際に使用するために、各クロック・サイクルでデスキュー・ビットストリーム内に各デスキュー・ビットを前進させるように動作可能である。明確にする目的で、同期論理用のクロック信号が省略されている。このようにして、デスキュー・ビットがＳＲＣ ７０１のレジスタ７０２を通して前進すると、それによって新しいサーチ・ウィンドウが確立される。というのは、レジスタ７０２のそれぞれの出力でのビットはデスキュー・ビットストリームがＳＲＣ ７０１を通して前進するときに変わるからである。特に図７に示すように、各レジスタ７０２のそれぞれの出力ポートは、デスキュー・パリティ・ビット・マッチング処理を行う際に使用するために、ＰＭＭ ７０４の対応する入力ポートに結合される。図７に示すように、ＰＭＭ ７０４は、ＸＯＲ論理ゲート７０６と、第１のＸＮＯＲ論理ゲート７０７と、第２のＸＮＯＲ論理ゲート７０８と、第３のＸＮＯＲ論理ゲート７０９と、ＡＮＤ論理ゲート７１０とを備えている。
奇数パリティ処理に関して、レジスタ７０２１、７０２２、７０２３および７０２４の出力ポートは、ＸＯＲ論理ゲート７０６のそれぞれの入力ポートに結合されている。ＸＯＲ論理ゲート７０６は、当技術分野で知られている方法でＸＯＲ動作を行う。ＸＯＲ論理ゲート７０６の出力ポートは、第１のＸＮＯＲ論理ゲート７０７の第１の入力ポートに結合されている。レジスタ７０２０の出力ポートは、第１のＸＮＯＲ論理ゲート７０７の第２の入力ポートに結合されている。第１のＸＮＯＲ論理ゲート７０７は、ＸＯＲ論理ゲート７０６から出力されるビット、およびレジスタ７０２０から出力されるビット上でＸＮＯＲ動作を行う。
第１のＸＮＯＲ論理ゲート７０７の出力ポートは、ＡＮＤ論理ゲート７１０の第１の入力ポートに結合されている。このようにして、第１のＸＮＯＲ論理ゲート７０７によって行われるＸＮＯＲ動作の結果が、計算した奇数パリティ値と受信した奇数パリティ・ビットが一致するかどうかを示すために、ＡＮＤ論理ゲート７１０の関連する入力ポートに与えられる。ＤＣ ５１２０からのサンプリングされたビットがレジスタ７０２４から出力され、ＤＣ ５１２１からのサンプリングされたビットがレジスタ７０２３から出力され、ＤＣ ５１２２からのサンプリングされたビットがレジスタ７０２２から出力され、ＤＣ ５１２３からのサンプリングされたビットがレジスタ７０２１から出力され、受信した奇数パリティ・ビットがレジスタ７０２０から出力された場合に、ＸＯＲ論理ゲート７０６から出力された奇数パリティ値はレジスタ７０２０から出力される受信した奇数パリティ・ビットと一致する。
偶数パリティ処理に関して、レジスタ７０２６、７０２７、７０２８および７０２９の出力ポートは、第２のＮＸＯＲ論理ゲート７０８のそれぞれの入力ポートに結合されている。第２のＸＮＯＲ論理ゲート７０８は、当技術分野で知られている方法でＸＮＯＲ動作を行う。ＸＮＯＲ論理ゲート７０８の出力ポートは、第３のＸＮＯＲ論理ゲート７０９の第１の入力ポートに結合されている。レジスタ７０２５の出力ポートは、第３のＸＮＯＲ論理ゲート７０９の第２の入力ポートに結合されている。第３のＸＮＯＲ論理ゲート７０９は、第２のＸＮＯＲ論理ゲート７０８から出力されるビット、およびレジスタ７０２５から出力されるビット上でＸＮＯＲ動作を行う。
第３のＸＮＯＲ論理ゲート７０９の出力ポートは、ＡＮＤ論理ゲート７１０の第２の入力ポートに結合されている。このようにして、第３のＸＮＯＲ論理ゲート７０９によって行われるＸＮＯＲ動作の結果が、計算した偶数パリティ値と受信した偶数パリティ・ビットが一致するかどうかを示すために、ＡＮＤ論理ゲート７１０の関連する入力ポートに与えられる。ＤＣ ５１２０からのサンプリングされたビットがレジスタ７０２９から出力され、ＤＣ ５１２１からのサンプリングされたビットがレジスタ７０２８から出力され、ＤＣ ５１２２からのサンプリングされたビットがレジスタ７０２７から出力され、ＤＣ ５１２３からのサンプリングされたビットがレジスタ７０２６から出力され、受信した偶数パリティ・ビットがレジスタ７０２０から出力された場合に、第２のＸＮＯＲ論理ゲート７０８から出力された偶数パリティ値はレジスタ７０２５から出力される受信した偶数パリティ・ビットと一致する。
本明細書に記載するように、（ＸＯＲ論理ゲート７０６によって計算された奇数パリティ値がレジスタ７０２０から出力された受信した奇数パリティ・ビットと一致するかどうかを判断するのに使用される）第１のＸＮＯＲ論理ゲート７０７の出力は、ＡＮＤ論理ゲート７１０の第１の入力ポートに結合される。第１のＸＮＯＲ論理ゲート７０７への両方の入力が同じである（すなわち、両方とも「０」である、または両方とも「１」である）場合、第１のＸＮＯＲ論理ゲート７０７の出力はマッチを示す（すなわち、「１」がＡＮＤ論理ゲート７１０の第１の入力ポートに出力される）。同様に、本明細書に記載するように、（第２のＸＮＯＲ論理ゲート７０８によって計算された偶数パリティ値がレジスタ７０２５から出力された受信した偶数パリティ・ビットと一致するかどうかを判断するのに使用される）第３のＸＮＯＲ論理ゲート７０９の出力は、ＡＮＤ論理ゲート７１０の第２の入力ポートに結合される。第３のＸＮＯＲ論理ゲート７０９への両方の入力が同じである（すなわち、両方とも「０」である、または両方とも「１」である）場合第３のＸＮＯＲ論理ゲート７０９の出力はマッチを示す（すなわち、「１」がＡＮＤ論理ゲート７１０の第２の入力ポートに出力される）。
このように、ＡＮＤ論理ゲート７１０の出力は、デスキュー・チャネル５３２上で受信された奇数パリティ・ビットおよび偶数パリティ・ビットが両方ともマッチするかどうかに関する表示を行う。すなわち、ＡＮＤ論理ゲート７１０の出力は、現在の１０ビット・デスキュー・フレーム（すなわち、奇数パリティ・ビットを生成するためにサンプリングされた４つのデータ・ビット、奇数パリティ・ビット、偶数パリティ・ビットを生成するためにサンプリングされた４つのデータ・ビット、および偶数パリティ・ビットを含む）が、関連するデータ・ビットストリームを同期させるためのさらなる処理を可能にする方法で位置合わせされるかどうかに関する表示を行う。このように、ＡＮＤ論理ゲート７１０の出力は、それぞれのＤＤＣＢ ５２０を制御するＤＡＣ ５４０を制御するために、ＤＦＣ ７１２に入力される。フレーミング・サーチ処理を行う並列方法を含むとして図７に関して図示および記載したが、一実施形態では、本発明のフレーミング・サーチ処理は、逐次の方法で、または他の並列処理方法と、その様々な組合せを使用して実施することができる。
一実施形態では、ＤＦＣ ７１２は、３ビット状態マシンと、４ビット・フレーム・カウンタと、６ビット時間間隔カウンタ（すなわち、６４クロック・サイクル・カウンタ）とを備えている。マッチ状態（すなわち、ＡＮＤ論理ゲート７１０の出力が「１」である）の識別により、フレーム・カウンタを開始させる。一実施形態では、フレーム・カウンタはモジュロ１０フレーム・カウンタ（すなわち、０から９までカウントする）を備えている。一実施形態では、同じフレーム位置の２つの連続マッチが、デスキュー・フレーミング状態マシンの同期状態を維持する。一実施形態では、６４クロック・サイクル時間間隔の間の２つ以上の奇偶パリティ・チェック・ミスマッチが、１クロック・サイクルだけの（すなわち、１ビット時間間隔だけの）サーチ・ウィンドウのシフトにつながる。すなわち、一実施形態では、６４クロック・サイクル時間間隔の間の２つ以上の奇偶パリティ・ミスマッチが、奇偶パリティ・マッチの新しいサーチの開始につながる。このような一実施形態では、デスキュー・チャネル上の６４クロック・サイクル時間間隔の間の単一ビット誤差は無視されている。
図７に示すように、ＤＦＣ ７１２は、それぞれＤＣ ５１２０〜５１２３を識別するように動作可能な複数の比較チャネル識別子信号（ＣＣＩＳ）７１４０〜７１４３（集合的に、ＣＣＩＳ ７１４）を生成する。同時信号を含んでいると示されているが、ＣＣＩＳ ７１４０〜７１４３の１つだけが特定のクロック・サイクル中に出力される。さらに、ＤＦＣ ７１２はタイム・スタンプ信号（ＴＳＳ）７１４Ｔを生成する。時間間隔カウンタが６４クロック・サイクル時間間隔カウンタを備えている一実施形態では、ＴＳＳ ７１４Ｔは６４番目の時間間隔まで「０」であるままで、この点でＴＳＳ ７１４Ｔは「１」に設定され、現在の６４ビット時間間隔の終了を識別し、次の６４クロック・サイクル時間間隔の開始をトリガする。複数の比較パルス・チャネル７１４０〜７１４３およびタイム・スタンプ７１４Ｔ出力は、ＤＡＣ ５４０（図示せず）に伝送される。ＤＦＣ ７１２の動作は、図８に関して本明細書に図示および記載する。
図８は、図７のデスキュー・フレーミング制御装置のフロー図である。特に、デスキュー・フレーミング制御装置のフロー図８００は、状態カウンタ８０１と、フレーム・カウンタ８２０と、時間間隔カウンタ８３０とを備えている。図８に示すように、ＤＦＣ ７１２は、図７に関して本明細書に図示および記載したＰＭＭ ７０４からパリティ・マッチ・ビット（すなわち、ＡＮＤ論理ゲート７１０の出力）を連続して受信している。図８に示すように、状態カウンタ８０１は新規サーチ状態８０２で開始する。ＤＦＣ ７１２によって受信されたパリティ・マッチ・ビットがゼロである（マッチ＝「０」）場合、状態カウンタ８０１は新規サーチ状態８０２のままである。ＤＦＣ ７１２によって受信されたパリティ・マッチ・ビットが１である（マッチ＝「１」）場合、状態カウンタ８０１は一度発見状態８０４に進む。
図８に示すように、パリティ・マッチ・ビットが１であり（マッチ＝「１」）、状態カウンタ８０１が新規サーチ状態８０２にある場合、フレーム・カウンタ８２０はゼロから９までカウントするモジュロ１０を開始するように初期化される。図８に示すように、フレーム・カウンタ８２０に関連する各フレーム・カウンタ状態は、カウント変数（図では、カウント）、ＤＣ ５１２０に関連する比較ビット（図ではＣＯＭＰ０）、ＤＣ ５１２１に関連する比較ビット（図ではＣＯＭＰ１）、ＤＣ ５１２２に関連する比較ビット（図ではＣＯＭＰ２）、およびＤＣ ５１２３に関連する比較ビット（図ではＣＯＭＰ３）を含んでいる。
フレーム・カウンタ８２０がゼロであるカウント（カウント＝０）から４であるカウント（カウント＝４）までサイクルすると、ＤＣ ５１２０〜５１２３に関連する４つのデータ・ビットはそれぞれ比較するために選択され(図では、ＣＯＭＰｎ＝１、式中ｎ＝０，１，２，３)、ＤＣ ５１２０〜５１２３に関連する４つのデータ・ビットを使用して生成された偶数パリティ・ビットは４つの比較ビットそれぞれに対して比較するために（図では、ＣＯＭＰｎ＝０に設定することにより、式中ｎ＝０，１，２，３）選択される。さらに、図８に示すように、ほぼ同様のプロセスが、奇数パリティ・ビットを生成するのに使用される４つのデータ・ビットを比較するため、また奇数パリティ・ビットを比較するために、フレーム・カウンタ８２０によって実施される。
図８に示すように、状態カウンタ８０１が一度発見状態８０４にある間に、パリティ・マッチ・ビットがゼロであり（マッチ＝「０」）、カウントが９である（カウント＝９）である場合、状態カウンタ８０１は新規サーチ状態８０２に戻る。別の方法では、状態カウンタ８０１が一度発見状態８０４にある間に、パリティ・マッチ・ビットが１であり（マッチ＝「１」）、カウントが９である（カウント＝９）である場合、状態カウンタ８０１は二度発見状態８０６に進む。状態カウンタ８０１はその後、二度発見状態８０６からイン・フレーム状態８０８に進む。状態カウンタ８０１がイン・フレーム状態８０８にある間に、パリティ・マッチ・ビットが１であり（マッチ＝「１」）、カウントが９である（カウント＝９）である限り、状態カウンタ８０１はイン・フレーム状態８０８にある。別の方法では、状態カウンタ８０１がイン・フレーム状態８０８にある間に、パリティ・マッチ・ビットがゼロであり（マッチ＝「０」）、カウントが９である（カウント＝９）である場合、状態カウンタ８０１は一度損失状態８１０に進む。
状態カウンタ８０１が一度損失状態８１０にある間に、パリティ・マッチ・ビットが１であり（マッチ＝「１」）、カウントが９である（カウント＝９）である場合、状態カウンタ８０１は一度損失状態８１０にある。別の方法では、状態カウンタ８０１が一度損失状態８１０にある間に、パリティ・マッチ・ビットがゼロであり（マッチ＝「０」）、カウントが９である（カウント＝９）である場合、状態カウンタ８０１は二度損失状態８１２に進む。状態カウンタ８０１はその後、二度損失状態８１２から新規サーチ状態８０２に戻る。さらに図８に示すように、時間間隔カウンタ８３０がＴＳＳ ７１４Ｔを１に設定した（図では、タイム・スタンプ＝１）ときに状態カウンタ８０１が一度損失状態８１０にある場合に、状態カウンタ８０１は一度損失状態８１０からイン・フレーム状態８０８に戻る。
図８では特定の数の状態を使用して連続マッチ状態および連続非マッチ状態を識別すると示されているが、当業者はＤＦＣ ７１２の状態カウンタ８０１はより少ないまたは多い状態を含むことができ、状態を異なる方法で構成することができることが分かるだろう。図８ではモジュロ１０フレーム・カウンタを備えていると示されているが、当業者はフレーム・カウンタ８２０は、交互パリティ・ビットを生成させるのに使用されるデータ・サンプルの数、および生成されるパリティ・ビットの数によって、本発明の方法により実行されるデスキュー・フレームに関連するあらゆる数のビット位置をカウントすることができることが分かるだろう。同様に、図８では６４クロック・サイクル時間間隔カウンタとして示されているが、当業者は時間間隔カウンタ８３０はあらゆる時間間隔をカウントするために実行することができることが分かるだろう。
図９は、図５のデータ・チャネルの１つを位置合わせするデータ・チャネル位置合わせシステムの高レベル・ブロック図を示している。特に、図９のデータ・チャネル位置合わせシステム９００は、図５に関して本明細書に図示および記載したＤＡＣ ５４０およびＤＤＣＢ ５２０の１つ（図では、ＤＤＣＢ ５２０ｘであり、Ｘはデータ・チャネルによって０、１、２または３の１つである）を備えている。一実施形態では、ＤＤＣＢ ５２０Ｘは１２ユニット間隔（１２ＵＩ）セレクタを備えている。図９に示すように、ＤＤＣＢ ５２０ｘは、複数のレジスタ９０２１〜９０２１１（集合的に、レジスタ９０２）を含むシリアル・レジスタ・チェーン（ＳＲＣ）９０１と、マルチプレクサ（ＭＵＸ）９０４と、レジスタ９０６とを備えている。明確にする目的で、同期論理用のクロック信号が省略されている。
図９に示すように、ＳＲＣ ９０１の第１レジスタ（図では、レジスタ９０２１）は、ＤＷＢ ５１８ｘ（図示せず）から受信したＤＣ ５１２ｘに関連するデータ・ビットストリーム内の各データ・ビットを受信する。レジスタ９０２１の出力ポートはレジスタ９０２２の入力ポートに結合され、レジスタ９０２２の出力ポートはレジスタ９０２３の入力ポートに結合され、レジスタ９０２３の出力ポートはレジスタ９０２４の入力ポートに結合され、レジスタ９０２４の出力ポートはレジスタ９０２５の入力ポートに結合され、レジスタ９０２５の出力ポートはレジスタ９０２６の入力ポートに結合され、レジスタ９０２６の出力ポートはレジスタ９０２７の入力ポートに結合され、レジスタ９０２７の出力ポートはレジスタ７９０２８の入力ポートに結合され、レジスタ９０２８の出力ポートはレジスタ９０２９の入力ポートに結合され、レジスタ９０２９の出力ポートはレジスタ９０２１０の入力ポートに結合される。
ＳＲＣ ９０１は、データ・ビットストリーム位置合わせ処理を行う際に使用するために、各クロック・サイクルで選択したデータ・ビットストリーム内に各データ・ビットを前進させるように動作可能である。このようにして、データ・ビットがＳＲＣ ９０１のレジスタ９０２を通して前進すると、ＤＡＣ ５４０による選択に利用可能である１セットのビットは連続して変わっている。すなわち、新規選択セット（すなわち、関連するデスキュー比較ビットとの比較のために選択するのに利用可能なデータ・ビットのセット）を各クロック・サイクルで確立することができる。特に図９に示すように、レジスタ９０２１の入力ポート、およびレジスタ９０２１〜９０２１１の出力ポートは、ＤＡＣ ５４０からの選択制御信号に応じてＭＵＸ ９０４による選択に利用可能なＤＤＣＢ ５２０ｘ内に各データ・ビットを作るように、ＭＵＸ ９０４の対応する入力ポートに結合されている。選択したビットは、レジスタ７０２９（図示せず）からＤＡＣ ５４０によって受信したデスキュー比較ビットと比較するために選択される。
図９に示すように、ＤＡＣ ５４０はデータ・ビットストリームを位置合わせする際に使用するために、ＤＦ ５３８（図示せず）のレジスタ７０２９からデスキュー比較ビットを受信する。ＤＡＣ ５４０は、受信したデスキュー比較ビットに対して、ＤＡＣ ５４０によって制御されたデータ・ビットストリームを選択する際に使用するために、ＤＦＣ ７１２からＣＣＩＳ ７１４０〜７１４３を受信する。特に、ＣＣＩＳ ７１４０〜７１４３がＤＡＣ ５４０によって処理されたデータ・チャネルを判断する。例えば、ＣＯＭＰ０ ７１４０が「１」である場合に、ＤＡＣ ５４０はＤＤＣＢ ５２００（すなわち、Ｘ＝０）を制御する。同様に例えば、ＣＯＭＰ１ ７１４１が「１」である場合にＤＡＣ ５４０はＤＤＣＢ ５２０１（すなわち、Ｘ＝１）を制御し、ＣＯＭＰ２ ７１４２が「１」である場合にＤＡＣ ５４０はＤＤＣＢ ５２０２（すなわち、Ｘ＝２）を制御し、ＣＯＭＰ３ ７１４３が「１」である場合にＤＡＣ ５４０はＤＤＣＢ ５２０３（すなわち、Ｘ＝３）を制御する。ＤＡＣ ５４０は、データ・ビットストリームを位置合わせするようにＤＡＣによって使用される選択カウンタを制御する際に使用するために、ＤＦＣ ７１２からＴＳＳ ７１４Ｔを受信する。
一実施形態では、ＤＡＣ ５４０は３ビット状態マシンおよび４ビット選択カウンタを備えている。一実施形態では、単一の中央カウンタが使用され、各データ・チャネルに中央カウンタを分配するのにＴＳＳ ７１４Ｔを使用することができる。マッチ状態（すなわち、ＡＮＤ論理ゲート７１０の出力が「１」である）の識別により、フレーム・カウンタを開始させる。一実施形態では、選択カウンタはモジュロ１２フレーム・カウンタ（すなわち、０から１１までカウントする）を備えている。一実施形態では、６４クロック・サイクル時間間隔の間の２つ以上のビット比較ミスマッチが、１ユニット間隔だけのサーチ・ウィンドウのシフトにつながる。すなわち、一実施形態では、６４クロック・サイクル時間間隔の間の２つ以上のビット比較ミスマッチが、新しいサーチ・ウィンドウの開始につながる（すなわち、新規ビット比較が開始される）。このような一実施形態では、６４クロック・サイクル時間間隔の間の単一ビット誤差は無視されている。
一実施形態では、同じ選択位置での２つの連続ビット比較（すなわち、ＭＵＸ ９０４からの選択したビットをＤＦ ５３８からのデスキュー比較ビットと比較すること）のマッチは、チャネル位置合わせ状態マシンの同期状態を維持する。このようにして、一実施形態では、同じビット選択位置での２つの連続ビット比較のマッチは、関連するデータ・チャネルのデータ・ビットストリームが同期（位置合わせ）されていることを示すデータ・ビットストリーム同期状態を識別する。このような一実施形態では、データ・ビットストリームが同期された（すなわち、データ・ビットストリーム同期状態が識別された）ことを判断したのに応じて、チャネル同期化フラッグが生成される（例えば、ＤＡＣ ５４０によって出力されたＲＸＳＯ信号が「１」に設定される）。
図９に示すように、ＤＡＣ ５４０は比較ビット位置（すなわち、現在の比較が行われている関連するデータ・ビットストリーム内のビット位置）を選択するように制御信号を生成する。ＭＵＸ ９０４の出力ポートは、レジスタ９０６の入力ポートに結合されている。このようにして、比較ビット位置を選択し、データ・ビットを比較ビット位置に関連するレジスタから受信する際に、ＭＵＸ ９０４は選択したビットをレジスタ９０６の入力ポートに送信する。レジスタ９０６の出力ポートは、ＭＵＸ ５４２（図示せず）の対応する入力ポートに結合されている。さらに、レジスタ９０６の出力ポートは、ＤＦＣ ７１２によってＤＡＣ ５４０に提供されるデスキュー比較ビットとの比較のためにＤＡＣ ５４０に前のクロック・サイクル中に選択した選択ビットを提供するように、ＤＡＣ ５４０の入力ポートに結合されている。比較ビット位置を選択するための制御信号は、図１０に関して本明細書に図示および記載するように、状態カウンタおよび選択カウンタを使用してＤＡＣ ５４０によって生成される。
図１０は、図５のデータ・チャネルの１つに対する、図９のデータ・チャネル位置合わせシステムのフロー図を示している。特に、データ・チャネル位置合わせシステムのフロー図１０００は、状態カウンタ１００１および選択カウンタ１０２０を備えている。図８に示すように、ＤＡＣ ５４０は図７に関して本明細書に図示および記載したように、ＤＦ ５３８からデスキュー・ビットを、またＤＤＣＢＸから比較ビットを連続して受信している。さらにＤＡＣ ５４０は、受信したデスキュー・ビット用にＤＡＣ ５４０によって制御されたデータ・ビットストリームを選択する際に使用するために、ＤＦＣ ７１２からＣＣＩＳ ７１４０〜７１４３（ＣＯＭＰ−Ｎとして示され、ＮはＤＡＣ ５４０によって制御されるＤＤＣＢ ５２０によって、０、１、２または３の１つである）を連続して受信している。
図１０に示すように、状態カウンタ１００１は新規比較状態１００２で開始する。一実施形態では、状態カウンタ１００１が新規比較状態１０１０に入ると、ＤＡＣ ５４０はチャネル同期フラッグを「０」に設定し（図では、ＲＸＳＯ＝「０」）、状態カウンタ１００１が関連するデータ・ビットストリームが位置合わせされる状態（すなわち、チャネル同期化状態）に入るまで、チャネル同期フラッグを「０」に維持する。デスキュー・ビットおよび比較ビットがマッチしない（デスキュー・ビット≠比較ビット）場合、状態カウンタ１００１は、（１２ＵＩセレクタを制御するように、ＭＵＸ ９０４にＤＡＣ ５４０から伝送される制御信号を変えることによって）選択位置をシフトさせるシフト位置状態１００４に進む。状態マシン１００１はその後、新規比較状態１００２に戻る。デスキュー・ビットおよび比較ビットがマッチする（デスキュー・ビット＝比較ビット）場合、状態カウンタ１００１は一度マッチ状態１００６に進む。
図１０に示すように、状態カウンタ１００１が一度マッチ状態１００６にある間に、デスキュー・ビットおよび比較ビットがマッチしない（デスキュー・ビット≠比較ビット）場合、状態カウンタ１００１は、（１２ＵＩセレクタを制御するように、ＭＵＸ ９０４にＤＡＣ ５４０から伝送される制御信号を変えることによって）選択位置をシフトさせるシフト位置状態１００４に進む。別の方法では、状態カウンタ１００１が一度マッチ状態１００６にある間に、デスキュー・ビットおよび比較ビットがマッチする（デスキュー・ビット＝比較ビット）場合、状態カウンタ１００１は二度マッチ状態１００８に進む。状態カウンタ１００１はその後、位置合わせ状態１０１０に進む。一実施形態では、状態カウンタ１００１が位置合わせ状態１０１０にある間に、ＤＡＣ ５４０はチャネル同期フラッグを「１」に維持する（図では、ＲＸＳＯ＝「１」）。
図１０に示すように、状態カウンタ１００１が位置合わせ状態１０１０にある間に、デスキュー・ビットおよび比較ビットがマッチする（デスキュー・ビット＝比較ビット）場合、状態カウンタ１００１は位置合わせ状態１０１０にあり、チャネル同期フラッグは「１」に設定されたままになる（図では、ＲＸＳＯ＝「１」）。別の方法では、状態カウンタ１００１が位置合わせ状態１０１０にある間に、デスキュー・ビットおよび比較ビットがマッチしない（デスキュー・ビット≠比較ビット）場合、状態カウンタ１００１は一度ミスマッチ状態１０１２に進む。図１０に示すように、状態カウンタ１００１が一度ミスマッチ状態１０１２にある間に、デスキュー・ビットおよび比較ビットがマッチする（デスキュー・ビット＝比較ビット）場合、状態カウンタ１００１は一度ミスマッチ状態１０１２にあり、チャネル同期フラッグは「１」に設定されたままになる（図では、ＲＸＳＯ＝「１」）。別の方法では、状態カウンタ１００１が一度ミスマッチ状態１０１２にある間に、デスキュー・ビットおよび比較ビットがマッチしない（デスキュー・ビット≠比較ビット）場合、状態カウンタ１００１は、（１２ＵＩセレクタを制御するように、ＭＵＸ ９０４にＤＡＣ ５４０から伝送される制御信号を変えることによって）選択位置をシフトさせるシフト位置状態１００４に進む。状態マシン１００１はその後、新規比較状態１００２に戻り、チャネル同期フラッグは「０」にリセットされる（ＲＸＳＯ＝「０」）。さらに、図１０に示すように、ＤＦＣ ７１２がＴＳＳ ７１４Ｔを１に設定した（図では、タイム・スタンプ＝１）ときに状態カウンタ１００１が一度ミスマッチ状態１０１２にある場合に、状態カウンタ１００１は一度ミスマッチ状態１０１２から位置合わせ状態１０１０まで戻る。
特定の状態マシン状態変化を行うとして示されているが、一実施形態では、正しい比較位置に到達した場合にのみ（例えば、各個別のデータ・チャネル用の有効フラッグによって全ての第５サイクル）、いくつかの状態変化をトリガすることができる。このような一実施形態では、様々な状態変化に応じて取り除かれる情報をこのような状態変化を作るために使用することができる。図１０では特定の数の状態を使用して連続ビット・マッチ状態および連続非ビット・マッチ状態を識別すると示されているが、当業者はＤＡＣ ５４０の状態カウンタ１００１はより少ないまたは多い状態を含むことができ、状態を異なる方法で構成することができることが分かるだろう。さらに、単一の状態カウンタ１００１が図示されているが、ＤＡＣ ５４０は、本発明により同期された各データ・チャネル用の１つの状態カウンタを備えていることに留意すべきである。図１０ではモジュロ１２選択カウンタを備えていると示されているが、当業者は選択カウンタ１０２０が、その選択カウンタに関連する状態カウンタを使用して同期されたデータ・チャネルに関連するあらゆる数のビット選択位置をカウントすることができることが分かるだろう。
記載した機能の少なくとも一部は、より少ない機能要素に組み合わせることができることが考えられる。同様に、様々な機能は他の機能要素によって行うことができる、または様々な機能は異なる方法で様々な機能要素にわたって分配することができることが考えられる。例えば、ＳＥＲＤＥＳ １０１に関して本明細書に記載した機能の少なくとも一部は、ＦＭ １０２の様々な機能要素によって行うことができ、ＦＭ １０２に関して本明細書に記載した機能の少なくとも一部は、ＳＥＲＤＥＳ １０１の様々な機能要素によって行うことができる。さらに、４つの１０Ｇｂｐｓデータ・チャネルの同期に関して本明細書に最初に記載されているが、当業者は様々な異なる速度のあらゆる数のデータ・チャネルを同期させるために、本発明の方法を使用することができることが分かるだろう。
図１１は、本明細書に記載する機能を行う際に使用するのに適した汎用コンピュータの高レベル・ブロック図を示している。図１１に示すように、システム１１００はプロセッサ要素１１０２（例えば、ＣＰＵ）と、メモリ１１０４、例えばランダム・アクセス・メモリ（ＲＡＭ）および／または読み出し専用メモリ（ＲＯＭ）と、本明細書に記載したような様々なデスキュー・ビットストリーム生成およびデスキュー・ビットストリーム処理およびデータ・チャネル同期機能を行うように動作可能であるデスキュー・モジュール１１０５と、様々な入出力デバイス１１０６（例えば、これに限らないが、テープ・ドライブ、フロッピ・ドライブ、ハード・ディスク・ドライブまたはコンパクト・ディスク・ドライブを含む記憶装置、受信機、送信機、スピーカ、ディスプレイ、出力ポート、およびユーザ入力装置（キーボード、キーパッド、マウスなど））とを備えている。
本発明は、ソフトウェア内、および／またはソフトウェアおよびハードウェアの組合せ内で、例えば特定用途向け集積回路（ＡＳＩＣ）、汎用コンピュータまたはあらゆる他のハードウェア相当物を使用して実施することができることに留意すべきである。一実施形態では、本デスキュー・モジュールまたはプロセス１１０５はメモリ１１０４内にロードし、上に論じたような機能を行うためにプロセッサ１１０２によって実行することができる。このようにして、本発明のデスキュー・プロセス１１０５（関連するデータ構造を含む）は、コンピュータ読取り可能媒体または担体、例えばＲＡＭメモリ、磁気または光学ドライブまたはディスケットなどに記憶させることができる。
本発明の教示を組み込んだ様々な実施形態を本明細書で詳細に図示および記載してきたが、当業者はこれらの教示をさらに組み込んだ多くの他の変更実施形態を簡単に考え出すことができる。
並直列変換回路およびフレーマ・モジュールを含む、デスキュー・チャネル生成システムの高レベル・ブロック図である。 図１のパリティ・デスキュー・チャネル生成モジュールの高レベル・ブロック図である。 図２のパリティ・デスキュー・チャネル生成モジュールによる並列パリティ・デスキュー・チャネル生成の論理図である。 図２のパリティ・デスキュー・チャネル生成モジュールによる直列交互パリティ・ビット生成のフロー図である。 フレーマ・モジュールおよび並直列変換回路を含む、データ・チャネル位置合わせシステムの高レベル・ブロック図である。 図５のＳＥＲＤＥＳ １０１によって受けられるスキュー・データ・チャネルの論理図である。 図５のデスキュー・フレーマ・モジュールの高レベル・ブロック図である。 図７のデスキュー・フレーミング制御装置のフロー図である。 図５のデータ・チャネルの１つを位置合わせするデータ・チャネル位置合わせシステムの高レベル・ブロック図である。 図５のデータ・チャネルの１つに対する、図９のデータ・チャネル位置合わせシステムのフロー図である。 本明細書に記載した機能を行う際に使用するのに適した汎用コンピュータの高レベル・ブロック図である。

Claims (7)

  1. 複数のデータ・ビットストリームを位置合わせするのに使用するようになっている情報を生成する方法であって、
    前記データ・ビットストリームから得られたデータ・サンプルを使用して複数のパリティ・ビットを生成するステップであって、各パリティ・ビットは、前記データ・ビットストリームの各々からサンプル・データ・ビットを含む１セットのサンプル・データ・ビットを使用して生成され、前記パリティ・ビットは奇数パリティ・ビットと偶数パリティ・ビットの間で交互であるステップと、
    前記サンプル・データ・ビットおよび前記サンプル・データ・ビットを使用して生成された前記パリティ・ビットを含むデスキュー・ビットストリームを生成するステップと、
    前記デスキュー・ビットストリームを使用して前記データ・ビットストリームを位置合わせするようになっているモジュールに向かって前記データ・ビットストリームおよび前記デスキュー・ビットストリームを伝達するステップとを含む、方法。
  2. 前記複数のパリティ・ビットを生成する前記ステップはさらに、前記データ・ビットストリームの各々から１つのサンプル・データ・ビットを含む第１のセットのサンプル・データ・ビットを得るために前記データ・ビットストリームをサンプリングするステップと、
    前記奇数パリティ・ビットを判断するように前記第１のセットのサンプル・データ・ビットを処理するステップと、
    前記データ・ビットストリームの各々から１つのサンプル・データ・ビットを含む第２のセットのサンプル・データ・ビットを得るために前記データ・ビットストリームをサンプリングするステップと、
    前記偶数パリティ・ビットを判断するように前記第２のセットのサンプル・データ・ビットを処理するステップとを含む、請求項１に記載の方法。
  3. 前記デスキュー・ビットストリームを生成する前記方法はさらに、前記第１のセットのサンプル・データ・ビットのサンプル・データ・ビットを前記デスキュー・ビットストリーム内に挿入するステップと、
    前記第１のセットのサンプル・データ・ビットから生成された前記奇数パリティ・ビットを前記デスキュー・ビットストリーム内に挿入するステップと、
    前記第２のセットのサンプル・データ・ビットのサンプル・データ・ビットを前記デスキュー・ビットストリーム内に挿入するステップと、
    前記第２のセットのサンプル・データ・ビットから生成された前記偶数パリティ・ビットを前記デスキュー・ビットストリーム内に挿入するステップとを含む、請求項２に記載の方法。
  4. 前記デスキュー・ビットストリームを生成する前記方法はさらに、前記第１のセットのサンプル・データ・ビットの直ぐ後のビット位置で前記デスキュー・ビットストリーム内に前記奇数パリティ・ビットを挿入するステップと、
    前記第２のセットのサンプル・データ・ビットの直ぐ後のビット位置で前記デスキュー・ビットストリーム内に前記偶数パリティ・ビットを挿入するステップとを含む、請求項３に記載の方法。
  5. 前記複数のデータ・チャネルを位置合わせするステップはさらに、前記モジュールで前記データ・ビットストリームおよび前記デスキュー・ビットストリームを受信するステップと、
    前記受信したデスキュー・ビットストリームを処理することによって位置合わせされたデスキュー・フレームを識別するステップと、
    前記位置合わせされたデスキュー・フレームからのデスキュー・チャネル比較ビットを前記データ・ビットストリームの各々からのデータ・チャネル比較ビットと比較することによって、前記データ・ビットストリームの各々に関連したデータ・チャネル位置合わせ位置を識別するステップと、
    前記データ・ビットストリームに関連するスキューを少なくするような方法で、前記データ・ビットストリームを位置合わせするように、前記それぞれのデータ・ビットストリームに関連する前記データ・チャネル位置合わせ位置を選択するステップとを含む、請求項１に記載の方法。
  6. 前記位置合わせされたデスキュー・フレームを識別する前記ステップはさらに、奇数パリティ値を判断するように前記デスキューから第１のセットのサンプル・データ・ビットを処理するステップと、
    偶数パリティ値を判断するように前記デスキューから第２のセットのサンプル・データ・ビットを処理するステップと、
    前記奇数パリティ値を前記デスキュー・ビットストリームから関連した奇数パリティ・ビットと比較し、前記偶数パリティ値を前記デスキュー・ビットストリームから関連した偶数パリティ・ビットと比較するステップと、
    前記奇数パリティ値および前記奇数パリティ・ビットがマッチし、前記偶数パリティ値および前記偶数パリティ・ビットがマッチしたという判断に応じて、パリティ・マッチ・インディケータを生成するステップであって、前記パリティ・マッチ・インディケータは前記位置合わせされたデスキュー・フレームを識別するようになっているステップとを含む、請求項５に記載の方法。
  7. 複数のデータ・ビットストリームを位置合わせする装置であって、
    前記データ・ビットストリームから得られたデータ・サンプルを使用して複数のパリティ・ビットを生成する手段であって、各パリティ・ビットは、前記データ・ビットストリームの各々からサンプル・データ・ビットを含む１セットのサンプル・データ・ビットを使用して生成され、前記パリティ・ビットは奇数パリティ・ビットと偶数パリティ・ビットの間で交互である手段と、
    前記サンプル・データ・ビットおよび前記サンプル・データ・ビットを使用して生成された前記パリティ・ビットを含む前記デスキュー・ビットストリームを生成する手段と、 前記データ・ビットストリームを実質的に位置合わせするようになっているモジュールに向かって前記データ・ビットストリームおよび前記デスキュー・ビットストリームを伝達する手段とを備えた装置であって、
    前記モジュールは、前記複数のデータ・チャネルに関連するスキューを少なくする方法で、前記複数のデータ・ビットストリームを位置合わせするようになっている装置。
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