JP5083207B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、強誘電体キャパシタを有する半導体装置の製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。
また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）と呼ばれる。
強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。
この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。
近時では、強誘電体メモリにおいても、他の半導体デバイスと同様に、より一層の高集積化や高性能化が要請されており、今後、益々のメモリセルの微細化が必要となってくる。このメモリセルの微細化には、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとるプレーナ型の構造に替えて、強誘電体キャパシタの上部電極の電気的接続を上方からとり、下部電極の電気的接続を下方からとるスタック型の構造を採用することが有効であることが知られている。
一般的なスタック型の強誘電体メモリでは、メモリセルを構成するトランジスタのドレインの直上に形成された導電性プラグ上に、強誘電体キャパシタが形成されている。
特開２００４−３１１８６８号公報
しかしながら、従来の強誘電体メモリでは、強誘電体キャパシタにおける強誘電体膜（キャパシタ膜）の配向の不均一性に起因して、強誘電体キャパシタの電気的特性を向上させることが困難であるという問題があった。
この場合、キャパシタ膜を均一に形成するという発想がある。しかしながら、強誘電体キャパシタのキャパシタ膜である強誘電体膜は、熱処理による影響や接触している膜の影響を受け易く、その成膜時に、配向を均一に形成することは非常に難しい。
本発明は上述した問題に鑑みてなされたものであり、成膜時に、キャパシタ膜の配向を特に考慮することなく、キャパシタの電気的特性の向上を実現する半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部に、上面が前記絶縁膜の上面より低い導電性プラグを形成する工程と、少なくとも前記導電性プラグ上に、上面が前記絶縁膜の上面の高さ以上の高さであって且つ平坦化された導電膜を形成する工程と、前記導電膜の上方に、下部電極と、前記下部電極上のキャパシタ膜と、前記キャパシタ膜上の上部電極とを有するキャパシタを形成する工程とを有し、前記キャパシタを形成する工程は、前記導電膜と前記下部電極との間に、保護膜を形成する工程を含み、前記保護膜を形成する工程は、前記導電膜の上方に、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなるアモルファス膜を形成する工程と、前記アモルファス膜の上方に前記下部電極となる下部電極膜が形成された後、熱処理を行って、前記アモルファス膜の少なくとも一部を結晶化して自己配向させる工程とを有する。
図１は、本発明の強誘電体メモリ（半導体装置）を示す模式図である。 図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図２Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図２Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図３Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図３Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図３Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図４Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図４Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図４Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図５Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図５Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図５Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図６Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図６Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図６Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図７Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図７Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図７Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図８Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図８Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図８Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図９Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図９Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図１０Ａは、本発明の実施形態の変形例１に係る強誘電体メモリの製造方法を示す概略断面図である。 図１０Ｂは、本発明の実施形態の変形例１に係る強誘電体メモリの製造方法を示す概略断面図である。 図１１Ａは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１１Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１１Ｃは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１２Ａは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１２Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１２Ｃは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１３Ａは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１３Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１３Ｃは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１４Ａは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１４Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１４Ｃは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１５Ａは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１５Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１５Ｃは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１６Ａは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１６Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリの製造方法を示す概略断面図である。 図１７Ａは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（１１１）における配向の積分強度を示す特性図である。 図１７Ｂは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（２２２）における配向の比率を示す特性図である。 図１８Ａは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（１１１）におけるロッキングカップの特性図である。 図１８Ｂは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（１１１）におけるロッキングカップの半値幅の特性図である。
−本発明の基本骨子−
本発明者は、強誘電体キャパシタの強誘電体膜の配向が不均一となる原因を究明すべく検討を重ねた結果、その下方に形成される下部電極の配向が不均一となっていることに起因するということを見出した。そして、本発明者は、更に、この下部電極の配向が不均一となる原因として、その下方に形成される導電性プラグに影響されるということを見出した。
これらの点から、本発明者は、強誘電体膜の配向を均一にするためには、導電性プラグによる影響を遮断して下部電極の配向が均一になるように制御する必要があるということを思料した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。
図１は、本発明の強誘電体メモリ（半導体装置）を示す模式図である。
本発明では、図１に示すように、強誘電体キャパシタの下部電極３０と、導電性プラグ１０との間に、導電性プラグ１０の結晶性等の影響を遮断し、下部電極３０の配向を保護する保護膜２０を形成する。この保護膜２０は、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなる自己配向した膜として形成される。ここで、「自己配向した膜」とは、接触している膜の影響を受けずに、自身の特性に基づき配向した膜である。
この保護膜２０は、その直下に位置する膜（図１に示す例では、導電性プラグ１０）に影響されることなく形成されており、この保護膜２０を設けることにより、導電性プラグ１０の結晶性等の影響を受けない、均一の配向を有する下部電極３０を形成することができる。これにより、下部電極３０上に形成する強誘電体膜４０を配向が均一な膜とすることができ、強誘電体キャパシタの電気的特性の向上が図れる。
以下に、保護膜２０の具体的な形成方法の一例について説明する。
まず、導電性プラグ１０の上方に、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなるアモルファス膜を形成する。次いで、このアモルファス膜の上方に下部電極３０となる下部電極膜が形成された後、熱処理を施して当該アモルファス膜の結晶化を行うことによって、自己配向し結晶方位が揃った保護膜２０が形成される。このように、導電性プラグ１０の上方にアモルファス膜を形成することにより、導電性プラグ１０の結晶性に依存しない保護膜２０が形成される。
なお、特許文献１には、導電性プラグの上部に、アモルファス金属膜を形成することについて記載されている。これに対して、本発明では、金属でない、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなるアモルファス膜を用いて保護膜２０を形成しており、本発明と特許文献１とは明らかに別発明である。また、導電性プラグ上に形成する膜として、導電性酸化物膜、導電性窒化物膜あるいは導電性酸窒化物膜を用いることは、アモルファス金属膜を用いる場合と比較して、一般的に汎用性があり使い易い。
また、特許文献１では、アモルファス金属膜が貴金属膜でないため、酸化されると絶縁体になり、下部電極と導電性プラグとの電気的接続が取れなくなることが懸念される。このため、特許文献１のアモルファス金属膜の場合には、必ず、導電性プラグに対する酸化防止膜の下層に（即ち、導電性プラグの直上に）形成する必要がある。これに対して、本願発明の導電性酸化物等からなる保護膜２０の場合には、絶縁体になることはないため、導電性プラグの直上に限らず、下部電極と導電性プラグとの間であれば制約無く形成することができる。そして、本願発明の場合、下部電極３０の配向を均一にするという観点において最も効果的な下部電極３０の直下に、保護膜２０を形成することも可能になる。例えば、導電性プラグ上に前述の酸化防止膜を形成した場合には、保護膜２０が当該酸化防止膜の上方に形成されることになる。この場合、下部電極３０の形成後にアニール処理を行うと、保護膜２０となるアモルファス状態の導電性酸化物等が例えば貴金属等に戻って、保護膜２０の結晶面が例えば（１１１）面に均一に配向し、下部電極３０の結晶面を例えば（１１１）面に均一に配向させることができる。
−本発明を適用した具体的な実施形態−
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
図２Ａ〜図９Ｂは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
まず、図２Ａに示すように、半導体基板６１に素子分離構造６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆う例えばＳｉＯＮ膜（シリコン酸窒化膜）６７を形成する。
具体的には、まず、Ｓｉ基板等の半導体基板６１に素子分離構造、ここではＳＴＩ
（Shallow Trench Isolation）法による素子分離構造６２を形成し、素子形成領域を画定する。なお、本実施形態では、ＳＴＩ法により素子分離構造を形成するようにしているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離構造を形成するようにしてもよい。
続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０１３ｃｍ−２の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。このゲート電極６４は、ワード線の一部を構成する。
続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０１４ｃｍ−２の条件でイオン注入して、ｎ−型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ２膜を形成した後、異方性エッチングを行って、当該ＳｉＯ２膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。
続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０１４ｃｍ−２の条件でイオン注入して、ｎ＋型の高濃度拡散層９３を形成する。
続いて、全面に、例えばスパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、全面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。
次いで、図２Ｂに示すように、層間絶縁膜６８、グルー膜６９ａ、Ｗプラグ６９ｂ及び６９ｃを形成する。
具体的には、まず、ＴＥＯＳ（tetraethyl orthosilicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のシリコン酸化膜を堆積した後、これをＣＭＰ法により平坦化し、シリコン酸化膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。
続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｄを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、例えばスパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｄ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔６９ｄ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜６９ａと、Ｗプラグ６９ｂ、６９ｃを形成する。Ｗプラグ６９ｂ、６９ｃは、層間絶縁膜６８の平坦面上に対して厚さ３００ｎｍ程度で形成される。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。
次いで、図２Ｃに示すように、全面に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のシリコン酸窒化膜（ＳｉＯＮ膜）７０を形成する。このシリコン酸窒化膜７０は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、シリコン窒化膜やアルミニウム酸化物（Ａｌ2Ｏ3）膜を形成するようにしてもよい。続いて、シリコン酸窒化膜７０上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜７１を形成する。
次いで、図３Ａに示すように、グルー膜７２ａ及びＷプラグ７２ｂを形成する。
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７２ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７１及びシリコン酸窒化膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
続いて、更に、ＣＶＤ法により、当該各ビア孔７２ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７１の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７２ｃ内に、グルー膜７２ａ及びＷプラグ７２ｂを形成する。
この場合のＣＭＰ法では、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７１よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７１上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図３Ａに示すように、Ｗプラグ７２ｂの上面の位置が層間絶縁膜７１の上面の位置よりも低くなり、凹部（以下、この凹部を「リセス」と称する）７２ｄが形成される。このリセス７２ｄの深さは２０ｎｍ〜５０ｎｍ程度であり、典型的には、５０ｎｍ程度である。
その後、層間絶縁膜７１の表面を、ＮＨ３（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。
次いで、図３Ｂに示すように、リセス７２ｄを埋めるとともに、層間絶縁膜７１上を覆うＴｉＮ（窒化チタン膜）７３を形成する。
具体的には、まず、全面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０-3Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を７秒間程度供給するスパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７１上に形成されているため、そのＴｉ原子が層間絶縁膜７１の酸素原子に捕獲されることなく、層間絶縁膜７１の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。
続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡ（Rapid Thermal Annealing）による熱処理を行うことによって、下地導電膜となる厚さ１００ｎｍ程度のＴｉＮ膜７３を形成する。ここで、ＴｉＮ膜７３は、その結晶面が（１１１）面に配向したものとなる。また、この下地導電膜の厚さは、１００ｎｍ〜３００ｎｍ程度が好ましく、本実施形態では１００ｎｍ程度としている。この下地導電膜としては、ＴｉＮ膜に限らず、例えば、タングステン（Ｗ）膜、シリコン（Ｓｉ）膜及び銅（Ｃｕ）膜を用いることも可能である。
なお、この状態では、ＴｉＮ膜７３は、リセス７２ｄの形状を反映してその上面に凹部が形成され、当該ＴｉＮ膜７３の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。そこで、本実施形態では、図３Ｂに示すように、ＣＭＰ法によりＴｉＮ膜７３の上面を研磨して平坦化し、上述した凹部を除去するようにする。このＣＭＰ法で使用するスラリは特に限定されないが、本実施形態では前述したCabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。
この平坦化されたＴｉＮ膜７３の層間絶縁膜７１上の厚さは、研磨誤差に起因して半導体基板６１の面内や、複数の半導体基板間でバラツキが生じる。このバラツキを考慮して、本実施形態では、当該ＣＭＰ法による研磨時間を制御して、平坦化後の厚さの目標値を５０ｎｍ〜１００ｎｍ程度としている。本実施形態では、平坦化されたＴｉＮ膜７３の層間絶縁膜７１上の厚さを５０ｎｍ程度としている。
また、ＴｉＮ膜７３に対しＣＭＰ法による平坦化を行った後では、ＴｉＮ膜７３の上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極がこの歪みの影響を受けると、下部電極の結晶性が劣化し（下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。このような不具合を回避するために、本実施形態では、更に、ＴｉＮ膜７３の上面を、上述したＮＨ３（アンモニア）ガスの雰囲気中でプラズマ処理し、ＴｉＮ膜７３の結晶の歪みを解消する。
次いで、図３Ｃに示すように、結晶の歪みが解消されたＴｉＮ膜７３上に結晶性導電密着膜として、スパッタリング法により、厚さ２０ｎｍ程度のＴｉ膜７４を形成する。続いて、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、結晶面が（１１１）面に配向したＴｉＮ膜７３となる。この結晶性導電密着膜としては、ＴｉＮ膜に限定されるものでなく、例えば、厚さ１０ｎｍ程度のＩｒ膜やＰｔ膜などの薄い貴金属膜を用いることも可能である。
次いで、図４Ａに示すように、Ｔｉ膜７４上に、酸化防止膜７５及びアモルファス膜７６ａを形成する。ここで、酸化防止膜７５は、Ｗプラグ７２ｂの酸化を防止するための膜である。
具体的に本実施形態では、まず、Ｔｉ膜７４上に酸化防止膜７５として、反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。例えば、ここでの反応性スパッタリング法は、Ｔｉ及びＡｌを合金化したターゲットとして使用し、Ａｒガスを流量４０ｓｃｃｍ程度及び窒素（Ｎ２）ガスを流量１０ｓｃｃｍ程度で供給した混合雰囲気中において、圧力２５３．３Ｐａ（１．９Ｔｏｒｒ）程度、基板温度４００℃、電力１．０ｋＷの条件下で行われる。
本実施形態では、酸化防止膜７５として、ＴｉＡｌＮからなる膜を適用した例を示したが、本発明においてはこれに限定されず、例えば、Ｉｒ、あるいはＲｕを含む膜を適用することも可能である。
続いて、酸化防止膜７５上に、自己配向性を有する、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなるアモルファス膜７６ａを形成する。ここで、「自己配向性を有する」とは、熱処理等の物理的処方によって、自己配向することができることをいう。このアモルファス膜７６ａは、酸化防止膜７５以下の下層膜の結晶性をリセットする機能を果たす。
このアモルファス膜７６ａとして、導電性酸化物膜を適用する場合には、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ及びＰｄＯｘのうちの少なくともいずれか１種を含む膜で形成する。また、アモルファス膜７６ａとして、導電性窒化物膜を適用する場合には、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ及びＴａＡｌＮのうちの少なくともいずれか１種を含む膜で形成する。また、アモルファス膜７６ａとして、導電性酸窒化物膜を適用する場合には、例えば、ＴｉＡｌＯＮを含む膜で形成する。
例えば、このアモルファス膜７６ａとして、厚さ２０ｎｍ程度のＰｔＯｘ膜をスパッタリング法により形成する場合には、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、Ａｒガスを流量３６ｓｃｃｍ程度、酸素（Ｏ２）ガスを流量１４４ｓｃｃｍ程度で供給した混合雰囲気中において、基板温度３５０℃程度、電力１ｋＷ程度、成長時間１８秒間とする条件で形成される。
また、例えば、このアモルファス膜７６ａとして、厚さ２５ｎｍ程度のＩｒＯｘ膜をスパッタリング法により形成する場合には、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、Ａｒガスを流量１００ｓｃｃｍ程度、酸素（Ｏ２）ガスを流量１００ｓｃｃｍ程度で供給した混合雰囲気中において、基板温度１５０℃以下（例えば２０℃程度）、電力１ｋＷ程度、成長時間１２秒間とする条件で形成される。
その後、アモルファス膜７６ａの表面を、ＮＨ３（アンモニア）ガスの雰囲気中でプラズマ処理する。このアンモニアガスを用いたプラズマ処理については、層間絶縁膜７１の表面の処理の場合と同様である。このアンモニアガスを用いたプラズマ処理により、平坦化によってＴｉＮ膜７３に発生した結晶の歪みを完全に解消し、その影響が当該アモルファス膜７６ａ上に形成されるＩｒ膜７７ａに伝わらないようにする。
次いで、図４Ｂに示すように、アモルファス膜７６ａ上に、例えば、Ａｒ雰囲気中において、圧力０．１１Ｐａ（８．３×１０−４Ｔｏｒｒ）程度、基板温度５００℃程度、電力０．５ｋＷの条件下でのスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜７７ａを形成する。このＩｒ膜７７ａは、強誘電体キャパシタの下部電極となる膜である。
次いで、図４Ｃに示すように、例えば、不活性ガスであるＡｒガスの雰囲気で、温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、アモルファス膜７６ａを結晶化して自己配向した保護膜７６を形成すると同時に、下部電極となるＩｒ膜７７ａの結晶性を改善する。この熱処理により、保護膜７６は、少なくとも一部が結晶化されてその他の部分がアモルファス状態の膜、あるいは、アモルファス状態から完全に結晶化された膜となる。
この際、保護膜７６は、当該保護膜７６よりも下方に位置する下層膜（酸化防止膜７５以下の膜）の影響を受けることなく自己配向した膜として形成され、当該保護膜の上方に形成されるＩｒ膜７７ａからなる下部電極の配向がＷプラグ７２ｂの結晶性等に依存したものになることを遮断し、当該下部電極の配向を保護する。本実施形態では、例えば、保護膜７６は、結晶面が（１１１）面に配向した膜となる。
なお、保護膜７６は、アモルファス膜７６ａが結晶化されて形成されたものであるため、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ及びＰｄＯｘのうちの少なくともいずれか１種を含む導電性酸化物膜、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ及びＴａＡｌＮのうちの少なくともいずれか１種を含む導電性窒化物膜、あるいは、ＴｉＡｌＯＮを含む導電性酸窒化物膜のいずれかの膜で形成される。また、導電性酸化物膜の各ｘは、それぞれ１＜ｘ≦２を満たす。
また、本実施形態では、保護膜７６を形成する際のＲＴＡによる熱処理において、Ａｒガスを用いて行ったが、不活性ガスであるＮ２やＮ２Ｏを含むガスを用いるようにしてもよい。
次いで、図５Ａに示すように、Ｉｒ膜７７ａ上に、ＭＯ−ＣＶＤ法により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本実施形態の強誘電体膜７８は、２層構造を有するチタン酸ジルコン酸鉛（ＰＺＴ：（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３））膜、即ち、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂで形成される。
具体的には、まず、Ｐｂ（ＤＰＭ）２，Ｚｒ（ｄｍｈｄ）４及びＴｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ４Ｈ８Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。さらに、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。
そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５．０Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７７ａ上に、厚さ１００ｎｍ程度の第１のＰＺＴ膜７８ａを形成する。
続いて、全面に、例えばスパッタリング法により、厚さ１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７５ｂを形成する。また、第２のＰＺＴ膜７８ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）２（Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）４（Ｚｒ（（Ｃ９Ｈ１５Ｏ２）４）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２（Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２）をＴＨＦ液に溶かした材料が用いられる。
なお、本実施形態では、強誘電体膜７８の形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、本発明においてはこれに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法又はエピタキシャル成長法により形成することも可能である。
次いで、図５Ｂに示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯｘ膜７９ａ、ＩｒＯＹ膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯｘ膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯＹ膜７９ｂは、上部電極の上層膜として機能するものである。
ＩｒＯｘ膜７９ａの形成にあたっては、先ず、スパッタリング法により、成膜の時点で結晶化したＩｒＯｘ膜を厚さ５０ｎｍ程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を３００℃程度とし、成膜ガスとしてＡｒ及びＯ２を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。
その後、温度７２５℃程度で且つ、酸素を流量２０ｓｃｃｍ程度、Ａｒを流量２０００ｓｃｃｍ程度で供給した雰囲気中で、ＲＴＡによる熱処理を６０秒間程度行う。この熱処理は、強誘電体膜７８（第２のＰＺＴ膜７８ｂ）を完全に結晶化させて酸素欠損を補償すると同時に、ＩｒＯｘ膜７９ａのプラズマダメージも回復させる。
続いて、ＩｒＯｘ膜７９ａ上に、例えば、Ａｒ雰囲気中において、圧力０．８Ｐａ（６．０×１０−３Ｔｏｒｒ）程度、電力１．０ｋＷ程度、堆積時間７９秒間程度の条件によるスパッタリング法により、ＩｒＯＹ膜７９ｂを、厚さ１００ｎｍ乃至３００ｎｍ、具体的に本実施形態では２００ｎｍ程度で形成する。本実施形態では、工程での劣化を抑えるために、ＩｒＯＹ膜７９ｂは、ＩｒＯ２の化学量論組成に近い組成のものを適用し、水素に対して触媒作用が生じることを回避する。これにより、強誘電体膜７８が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。
続いて、ＩｒＯＹ膜７９ｂ上に、例えば、Ａｒ雰囲気中において、圧力１．０Ｐａ（７．５×１０−３Ｔｏｒｒ）程度、電力１．０ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜８０を形成する。このＩｒ膜８０は、強誘電体膜７８に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素バリア膜として機能するものである。なお、水素バリア膜としては、他にＰｔ膜やＳｒＲｕＯ３膜を用いることも可能である。
次いで、半導体基板６１の背面洗浄を行った後、図５Ｃに示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びシリコン酸化膜８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。
ここで、ＴｉＮ膜８１の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸化膜８２の形成にあたっては、例えば、ＴＥＯＳガスを用いたＣＶＤ法を用いる。
次いで、図６Ａに示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。
次いで、図６Ｂに示すように、ＨＢｒ、Ｏ２、Ａｒ及びＣ４Ｆ８の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯＹ膜７９ｂ、ＩｒＯｘ膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、Ｉｒ膜７７ａ及び保護膜７６を除去する。これにより、ＩｒＯｘ膜７９ａ及びＩｒＯＹ膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７７ａからなる下部電極７７とを有する強誘電体キャパシタが形成される。
なお、本実施形態では、上部電極７９として、イリジウム酸化物膜（ＩｒＯｘ膜及びＩｒＯＹ膜）を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ（イリジウム）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属からなる金属膜、あるいは、これらの酸化物膜を適用することも可能である。例えば、上部電極７８を、ＳｒＲｕＯ３の導電性酸化物を含む膜で形成するようにしてもよい。
また、強誘電体キャパシタの強誘電体膜７８としては、例えば、熱処理により結晶構造がＢｉ層状構造（例えば、（Ｂｉ１−ｘＲｘ）Ｔｉ３Ｏ１２（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ２Ｔａ２Ｏ９、及びＳｒＢｉ４Ｔｉ４Ｏ１５のうちから選ばれた１種）又はペロブスカイト構造となる膜を形成することができる。このような強誘電体膜７８として、本実施形態で用いたＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ、Ｓｉの少なくともいずれかを微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ、並びにＢｉ系層状化合物などの一般式ＡＢＯ３で表される膜を適用することも可能である。また、本実施形態では、キャパシタ膜として、強誘電体材料からなる膜を適用しているが、本発明においてはこれに限定されるわけでなく、高誘電体材料からなる膜を適用することも可能である。この場合、高誘電体材料として、例えば、（Ｂａ，Ｓｒ）ＴｉＯ３或いはＳｒＴｉＯ３を適用することが可能である。
また、本実施形態では、下部電極７７として、Ｉｒ膜を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、Ｐｔなどの白金族の金属や、ＰｔＯ、ＩｒＯｘ、ＳｒＲｕＯ３などの導電性酸化物を用いることが好適である。
次いで、図６Ｃに示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。
次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図７Ａに示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５、Ｔｉ膜７４及びＴｉＮ膜７３を除去する。その後、ＴｉＮ膜８１を除去する。
次いで、図７Ｂに示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ２Ｏ３膜８３を形成する。
次いで、図７Ｃに示すように、酸素（Ｏ２）を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本実施形態では、基板温度を５５０℃乃至７００℃として行われる。本実施形態のように、強誘電体膜７８をＰＺＴで形成する場合には、酸素（Ｏ２）を含有する雰囲気中において、基板温度６５０℃程度で、６０分間の回復アニールを行うことを望ましい。
次いで、図８Ａに示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ２Ｏ３膜８４を形成する。
次いで、図８Ｂに示すように、Ａｌ２Ｏ３膜８４上に、層間絶縁膜８５及びＡｌ２Ｏ３膜８６を順次形成する。
具体的には、先ず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のシリコン酸化膜を堆積する。その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して層間絶縁膜８５を形成する。
ここで、層間絶縁膜８５としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜８５として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜８５の形成後、Ｎ２Ｏガス又はＮ２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜８５中の水分が除去されるとともに、層間絶縁膜８５の膜質が変化し、層間絶縁膜８５中に水分が入りにくくなる。
続いて、層間絶縁膜８５上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ２Ｏ３膜８６を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ２Ｏ３膜８６は、平坦化された層間絶縁膜８５上に形成されるため、平坦に形成される。
次いで、図８Ｃに示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。なお、層間絶縁膜８７として、ＳｉＯＮ膜又はシリコン窒化膜等を形成するようにしてもよい。
次いで、図９Ａに示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜８９ａ及びＷプラグ８９ｂを形成する。
具体的には、先ず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ２Ｏ３膜８６、層間絶縁膜８５、Ａｌ２Ｏ３膜８４及びＡｌ２Ｏ３膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。
その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるＩｒ膜８０を形成しているため、強誘電体膜７８に水素が侵入して当該強誘電体膜７８を還元してしまうという問題は生じない。
続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。
続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８９ｃを、層間絶縁膜８７、Ａｌ２Ｏ３膜８６、層間絶縁膜８５、Ａｌ２Ｏ３膜８４、Ａｌ２Ｏ３膜８３、層間絶縁膜７１及びシリコン酸窒化膜７０に形成する。続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔８９ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出までＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔８９ｃ内に、ＴｉＮ膜からなるグルー膜８９ａと、Ｗプラグ８９ｂを形成する。なお、このグルー膜８９ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。
次いで、図９Ｂに示すように、金属配線層９０を形成する。
具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。
続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，８９ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。
その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成し、更に、例えばシリコン酸化膜及びシリコン窒化膜からなるカバー膜を形成して、下部電極７７、強誘電体膜７８及び下部電極７９を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリを完成させる。
本発明の実施形態に係る強誘電体メモリによれば、アモルファス状態で堆積され熱処理により自己配向した、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなる保護膜７６を、下部電極７７の直下に設けるようにしたので、下部電極７７の配向が保護膜７６よりも下方に位置する下層膜に依存したものになることを回避でき、下部電極７７の配向を均一にすることができる。これにより、下部電極７７上に形成される強誘電体膜７８の配向を均一にすることができるため、強誘電体キャパシタの電気的特性（例えば、強誘電体膜７８の残留分極電荷量の特性）を向上させるとともに、デバイスの歩留まりを向上させることが可能になる。
また、アモルファス状態で堆積して保護膜７６を形成するようにしたので、ＴｉＮ膜７３に対するＣＭＰ法による研磨によってＴｉＮ膜７３の結晶が歪んだ場合でも、その影響を下部電極７７に伝わり難くすることができ、下部電極７７の配向を良好に保つことができる。また、アモルファス膜７６ａの表面をＮＨ３（アンモニア）ガスの雰囲気中でプラズマ処理するようにしたので、平坦化によってＴｉＮ膜７３に発生した結晶の歪みを完全に解消し、その影響が当該アモルファス膜７６ａ上に形成される下部電極７７に伝わらないようにすることができる。
（変形例）
以下、本発明の実施形態に係る緒変形例について説明する。
以下に示す各変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。
［変形例１］
図１０Ａ及び図１０Ｂは、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
変形例１では、先ず、図２Ａ〜図２Ｃ及び図３Ａの各工程を経て、ビア孔７２ｃに、グルー膜７２ａ及びＷプラグ７２ｂを形成する。この際、Ｗプラグ７２ｂには、リセス７２ｄが形成されている。
次いで、図１０Ａに示すように、リセス７２ｄを埋めるように、ＴｉＮ膜７３ａを形成する。
具体的には、まず、層間絶縁膜７１の表面を、ＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。続いて、全面に、例えば、スパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。その後、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、下地導電膜となる厚さ１００ｎｍ程度のＴｉＮ膜を形成する。この下地導電膜としては、ＴｉＮ膜に限らず、例えば、ＴｉＡｌＮ膜、タングステン（Ｗ）膜、シリコン（Ｓｉ）膜及び銅（Ｃｕ）膜を用いることも可能である。
この状態では、ＴｉＮ膜は、リセス７２ｄを反映してその上面に凹部が形成され、当該ＴｉＮ膜の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。
そこで、本例では、ＣＭＰ法により、層間絶縁膜７１の表面が露出まで当該ＴｉＮ膜を研磨して平坦化を行うことにより、当該ＴｉＮ膜に形成された凹部を除去すると共に、リセス７２ｄを埋めるＴｉＮ膜７３ａを形成する。
次いで、全面に、図３Ｃに示すＴｉ膜７４を形成した後、図４Ａ〜図９Ｂの各工程を経ることにより、図１０Ｂに示す変形例１に係る強誘電体メモリを完成させる。
変形例１に係る強誘電体メモリによれば、上述した本発明の実施形態に係る強誘電体メモリと同様の効果を奏することができる。
［変形例２］
図１１Ａ乃至図１６Ｂは、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
変形例１では、先ず、図２Ａ〜図２Ｃ、図３Ａ、図１０Ａ、図３Ｃ及び図４Ａの各工程を順次経て、Ｔｉ膜７４上に、酸化防止膜７５及びアモルファス膜７６ａを形成する。
次いで、図１１Ａに示すように、アモルファス膜７６ａ上に、導電性密着膜２０１を形成する。この導電性密着膜２０１は、上層に形成する下部電極の結晶性を更に向上させる機能を果たす。
本例では、この導電性密着膜２０１として、例えばスパッタリング法により、厚さ１０ｎｍ程度のＴｉ膜を形成する。この場合、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、Ａｒガスの雰囲気中において、基板温度２０℃程度、電力１ｋＷ程度、成長時間６秒間とする条件のスパッタリング法により、結晶面が（００２）面に強く配向したＴｉ膜が形成される。
なお、本例では、導電性密着膜２０１として、Ｔｉ膜を適用した例を示したが、本発明においてはこれに限定されるわけでなく、例えば、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ及びＯｓのうち、少なくともいずれか１種を含む膜であれば適用可能である。
次いで、図１１Ｂに示すように、導電性密着膜２０１上に、例えば、スパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜７７ａを形成する。このＩｒ膜７７ａは、強誘電体キャパシタの下部電極となる膜である。
次いで、図１１Ｃに示すように、例えば、不活性ガスであるＡｒガスの雰囲気で、温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、アモルファス膜７６ａを結晶化して自己配向した保護膜７６を形成すると同時に、下部電極となるＩｒ膜７７ａの結晶性を改善する。この熱処理により、保護膜７６は、少なくとも一部が結晶化されてその他の部分がアモルファス状態の膜、あるいは、アモルファス状態から完全に結晶化された膜となる。
この際、保護膜７６は、その下層膜（酸化防止膜７５）以下の膜の影響を受けることなく自己配向した膜として形成され、当該保護膜の上方に形成されるＩｒ膜７７ａからなる下部電極の配向がＷプラグ７２ｂの結晶性等に依存したものになることを遮断し、当該下部電極の配向を保護する。本実施形態では、例えば、保護膜７６は、結晶面が（１１１）面に配向した膜となる。
次いで、図１２Ａに示すように、Ｉｒ膜７７ａ上に、ＭＯ−ＣＶＤ法により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本実施形態の強誘電体膜７８は、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）で形成される。
次いで、図１２Ｂに示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯｘ膜７９ａ、ＩｒＯＹ膜７９ｂ及びＩｒ膜８０を順次形成する。
次いで、半導体基板６１の背面洗浄を行った後、図１２Ｃに示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びシリコン酸化膜８２を順次形成する。
次いで、図１３Ａに示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。
次いで、図１３Ｂに示すように、ＨＢｒ、Ｏ２、Ａｒ及びＣ４Ｆ８の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯＹ膜７９ｂ、ＩｒＯｘ膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、Ｉｒ膜７７ａ、導電性密着膜２０１及び保護膜７６を除去する。これにより、ＩｒＯｘ膜７９ａ及びＩｒＯＹ膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７７ａからなる下部電極７７とを有する強誘電体キャパシタが形成される。
次いで、図１３Ｃに示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。
次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図１４Ａに示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５及びＴｉ膜７４を除去する。その後、ＴｉＮ膜８１を除去する。
次いで、図１４Ｂに示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ２Ｏ３膜８３を形成する。
次いで、図１４Ｃに示すように、酸素（Ｏ２）を含有する雰囲気中での熱処理を行い、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる。
次いで、図１５Ａに示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ２Ｏ３膜８４を形成する。
次いで、図１５Ｂに示すように、Ａｌ２Ｏ３膜８４上に、層間絶縁膜８５及びＡｌ２Ｏ３膜８６を順次形成する。
次いで、図１５Ｃに示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。
次いで、図１６Ａに示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜８９ａ及びＷプラグ８９ｂを形成する。
具体的には、先ず、Ｉｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ２Ｏ３膜８６、層間絶縁膜８５、Ａｌ２Ｏ３膜８４及びＡｌ２Ｏ３膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。
その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。
続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８９ｃを、層間絶縁膜８７、Ａｌ２Ｏ３膜８６、層間絶縁膜８５、Ａｌ２Ｏ３膜８４、Ａｌ２Ｏ３膜８３、層間絶縁膜７１及びシリコン酸窒化膜７０に形成する。続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔８９ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出までＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔８９ｃ内に、ＴｉＮ膜からなるグルー膜８９ａと、Ｗプラグ８９ｂを形成する。
次いで、図１６Ｂに示すように、金属配線層９０を形成する。
具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。
続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，８９ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。
その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成し、更に、例えばシリコン酸化膜及びシリコン窒化膜からなるカバー膜を形成して、下部電極７７、強誘電体膜７８及び下部電極７９を有する強誘電体キャパシタを具備する変形例２に係る強誘電体メモリを完成させる。
変形例２に係る強誘電体メモリによれば、下部電極７７と保護膜７６との間に、下部電極７７に対する導電性密着膜２０１を設けるようにしたので、上述した本発明の実施形態に係る強誘電体メモリの効果の加え、下部電極７７の結晶性を更に向上させることができる。これにより、この下部電極７７上に形成した強誘電体膜７８の結晶性を更に向上させることができる。
（試験結果）
本発明の実施形態に係る強誘電体メモリの効果を確認するため、強誘電体膜の結晶性の評価を行った。この際、以下に示す比較例に係る強誘電体メモリと比較して、強誘電体膜の結晶性の評価を行った。
本発明の実施形態に係る強誘電体メモリとしては、図９Ｂに示す強誘電体メモリを適用し、酸化防止膜７５上に形成する保護膜７６として、厚さ２５ｎｍ程度のＩｒＯｘ膜を形成したものを使用した。一方、比較例に係る強誘電体メモリとしては、当該保護膜７６を設けずに、酸化防止膜７５上に、直接、下部電極７７を形成したものを使用した。そして、各試験サンプルの強誘電体膜（ＰＺＴ膜）７８の結晶性を測定した。
図１７Ａは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（１１１）における配向の積分強度を示す特性図である。また、図１７Ｂは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（２２２）における配向の比率を示す特性図である。この結晶面（２２２）は結晶面（１１１）と同一の配向を有する面であり、この結晶面（２２２）における配向の比率は、（（２２２）の積分強度／[（１００）＋（１０１）＋（２２２）]）で表される。
図１７Ａに示すように、本発明の実施形態に係る強誘電体メモリは、比較例に係る強誘電体メモリと比較して、結晶面（１１１）に強く配向した強誘電体膜（ＰＺＴ膜）が得られた。これは、本発明の実施形態に係る強誘電体メモリの方が、比較例に係る強誘電体メモリよりも、強誘電体膜（ＰＺＴ膜）の配向が均一であることを示している。また、図１７Ｂに示す結果から、本発明の実施形態に係る強誘電体メモリでは、強誘電体膜は殆ど（１１１）面に配向していることが判る。
図１８Ａは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（１１１）におけるロッキングカップの特性図である。また、図１８Ｂは、本発明の実施形態に係る強誘電体メモリ及び比較例に係る強誘電体メモリの強誘電体膜（ＰＺＴ膜）の結晶面（１１１）におけるロッキングカップの半値幅の特性図である。
図１８Ａ及び図１８Ｂの結果より、本発明の実施形態に係る強誘電体メモリは、比較例に係る強誘電体メモリと比較して、強誘電体膜（ＰＺＴ膜）の結晶面（１１１）における配向強度が強くなり、また、ロッキングカップの半値幅が小さくなって、強誘電体膜（ＰＺＴ膜）の結晶性がかなり向上することが実証できた。
本発明によれば、キャパシタ膜の配向を均一にすることができ、キャパシタの電気的特性の向上を図ることが可能となる。

Claims (3)

  1. 半導体基板の上方に絶縁膜を形成する工程と、
    前記絶縁膜に開口部を形成する工程と、
    前記開口部に、上面が前記絶縁膜の上面より低い導電性プラグを形成する工程と、
    少なくとも前記導電性プラグ上に、上面が前記絶縁膜の上面の高さ以上の高さであって且つ平坦化された導電膜を形成する工程と、
    前記導電膜の上方に、下部電極と、前記下部電極上のキャパシタ膜と、前記キャパシタ膜上の上部電極とを有するキャパシタを形成する工程と
    を有し、
    前記キャパシタを形成する工程は、前記導電膜と前記下部電極との間に、保護膜を形成する工程を含み、
    前記保護膜を形成する工程は、
    前記導電膜の上方に、導電性酸化物、導電性窒化物及び導電性酸窒化物のうちの少なくともいずれか１種からなるアモルファス膜を形成する工程と、
    前記アモルファス膜の上方に前記下部電極となる下部電極膜が形成された後、熱処理を行って、前記アモルファス膜の少なくとも一部を結晶化して自己配向させる工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記保護膜を形成する工程は、前記アモルファス膜を形成した後、当該アモルファス膜の上面を、窒素を含有するガスの雰囲気中でプラズマ処理する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記保護膜は、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＰｄＯｘ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴａＮ及びＴａＡｌＮのうち、少なくともいずれか１種を含む膜であり、
    各ｘは、それぞれ１＜ｘ≦２を満たすものであることを特徴とする請求項１に記載の半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5061902B2 (ja) * 2005-09-01 2012-10-31 富士通セミコンダクター株式会社 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法
JP4320679B2 (ja) * 2007-02-19 2009-08-26 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
JP5272432B2 (ja) * 2008-02-15 2013-08-28 富士通セミコンダクター株式会社 半導体装置の製造方法
US8796044B2 (en) * 2012-09-27 2014-08-05 International Business Machines Corporation Ferroelectric random access memory with optimized hardmask
KR20140048654A (ko) 2012-10-16 2014-04-24 삼성전자주식회사 반도체 소자
JP6013901B2 (ja) * 2012-12-20 2016-10-25 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9548348B2 (en) * 2013-06-27 2017-01-17 Cypress Semiconductor Corporation Methods of fabricating an F-RAM
US9123563B2 (en) * 2014-01-17 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming contact structure of gate structure
US10282108B2 (en) 2016-08-31 2019-05-07 Micron Technology, Inc. Hybrid memory device using different types of capacitors
US11430861B2 (en) 2019-12-27 2022-08-30 Kepler Computing Inc. Ferroelectric capacitor and method of patterning such
US11792998B1 (en) * 2021-06-11 2023-10-17 Kepler Computing Inc. Process integration flow for embedded memory with multi-pocket masks for decoupling processing of memory areas from non-memory areas
US11832451B1 (en) 2021-08-06 2023-11-28 Kepler Computing Inc. High density ferroelectric random access memory (FeRAM) devices and methods of fabrication
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US12069866B2 (en) 2021-09-02 2024-08-20 Kepler Computing Inc. Pocket integration process for embedded memory
US12525543B1 (en) 2021-10-01 2026-01-13 Kepler Computing Inc. Integration process for fabricating embedded memory
US12477745B2 (en) * 2021-12-13 2025-11-18 Ferroelectric Memory Gmbh Memory cell including spontaneously polarizable capacitor structure
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223662A (ja) * 1999-02-01 2000-08-11 Oki Electric Ind Co Ltd 強誘電体キャパシタおよびその製造方法
JP2002151656A (ja) * 2000-11-14 2002-05-24 Toshiba Corp 半導体装置及びその製造方法
JP2003092391A (ja) * 2001-07-13 2003-03-28 Fujitsu Ltd 容量素子及びその製造方法
JP2004153031A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
JP2006066515A (ja) * 2004-08-25 2006-03-09 Seiko Epson Corp 強誘電体メモリ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3873341A (en) * 1972-12-26 1975-03-25 Material Sciences Corp Rapid conversion of an iron oxide film
JP2000091539A (ja) * 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
US6492241B1 (en) * 2000-04-10 2002-12-10 Micron Technology, Inc. Integrated capacitors fabricated with conductive metal oxides
KR100449949B1 (ko) * 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
JP3931113B2 (ja) * 2002-06-10 2007-06-13 松下電器産業株式会社 半導体装置及びその製造方法
US7473949B2 (en) * 2002-12-10 2009-01-06 Fujitsu Limited Ferroelectric capacitor and method of manufacturing the same
JP2004288696A (ja) * 2003-03-19 2004-10-14 Fujitsu Ltd 半導体装置の製造方法
CN100377357C (zh) * 2003-10-22 2008-03-26 松下电器产业株式会社 半导体装置及其制造方法
US7220600B2 (en) * 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods
JP2007115972A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223662A (ja) * 1999-02-01 2000-08-11 Oki Electric Ind Co Ltd 強誘電体キャパシタおよびその製造方法
JP2002151656A (ja) * 2000-11-14 2002-05-24 Toshiba Corp 半導体装置及びその製造方法
JP2003092391A (ja) * 2001-07-13 2003-03-28 Fujitsu Ltd 容量素子及びその製造方法
JP2004153031A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
JP2006066515A (ja) * 2004-08-25 2006-03-09 Seiko Epson Corp 強誘電体メモリ及びその製造方法

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