JP5100663B2

JP5100663B2 - 試験装置および試験方法

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Publication number: JP5100663B2
Application number: JP2008551019A
Authority: JP
Inventors: 智史亀田; 優土井; 新哉佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2006-12-26
Filing date: 2007-12-06
Publication date: 2012-12-19
Anticipated expiration: 2027-12-06
Also published as: KR20090103923A; KR101095639B1; WO2008078529A1; TWI353607B; US7945826B2; JPWO2008078529A1; US20090327822A1; TW200839777A

Description

本発明は、試験装置および試験方法に関する。特に本発明は、被試験メモリについて、データの読み書きに生じた異常を検出する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００６−３５０６２５出願日２００６年１２月２６日

近年、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリデバイスが広く普及している。メモリデバイスの試験装置は、被試験メモリの出力と期待値とを論理比較し、比較の結果が一致すれば良品と、不一致であれば不良品と判断する。しかしながら、僅か一ビットだけ不一致であるのに不良品と判断していては、メモリデバイスの歩留まりは非常に低くなってしまう。このため、メモリデバイスには、予め予備の記憶領域を設けておき、不良の検出された記憶領域に代えてその予備の記憶領域を用いるようにしている。また、ＥＣＣなどのエラー訂正符号によりデータを誤り訂正して、少数のエラーを許容するようにしている。このように、試験段階においては、良品のメモリデバイスにおいても、良品として許容できる範囲内で様々なエラーが検出される場合がある。

参考として、メモリデバイスの試験方法および試験装置については以下の特許文献１を参照されたい。
特開２００１−３１９４９３号公報

従来、試験装置は、このような良品のメモリデバイスに生じているエラーを管理するべく、メモリデバイス内のブロック毎にどのような種類のエラーが生じているかを検出している。このようなエラーの検出によって、その後にどのような処理をするべきか、たとえば、ある不良ブロックを予備のブロックと置換するリペア処理をするべきかを判断できる。しかしながら、エラーの種類は様々であり、その全てを試験装置に記憶していたのでは、エラー記憶のための必要記憶容量が膨大となって、試験装置の設備規模を増大させてしまうおそれがある。また、記憶したエラーの情報の全てがその後の処理において用いられるとは限らず、用意した記憶領域が有効活用されない場合もある。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験する試験装置であって、前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を記憶する不良ブロックメモリと、前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むデータ書込部と、前記試験対象のページに書き込まれた試験用の前記データ列を読み出すデータ読出部と、読み出された前記データ列を、書き込まれた前記データ列と比較する比較部と、前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器を有し、前記複数のフェイル検出器のそれぞれが、前記比較部の比較結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力するフェイル検出部と、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、当該フェイル情報に予め割り当てられたフェイル条件に応じた前記フェイル信号により更新する更新部とを備える試験装置を提供する。

また、前記複数のフェイル情報のそれぞれに対し、前記試験対象のページに不良が発生したか否かを判定する複数のフェイル条件のいずれを割り当てるかを設定する割当情報を記憶する割当レジスタを更に備え、前記更新部は、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、前記割当情報によって割り当てられた前記フェイル条件に応じた前記フェイル信号により更新してもよい。

また、前記フェイル検出部は、前記比較部による比較結果、前記データ列の書き込みに要した時間、および前記データ列の読出に要した時間の少なくとも１つに基づいて、前記試験対象のページにおける互いに異なる不良を検出する複数のフェイル検出器と、前記複数のフェイル情報のそれぞれに対応してそれぞれ設けられ、前記割当レジスタにより対応する前記フェイル情報に割り当てられた前記フェイル検出器を選択し、選択した前記フェイル検出器による検出結果に基づき生成した前記フェイル信号を出力する複数の選択部とを有し、前記更新部は、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を、前記複数の選択部が出力する複数の前記フェイル信号により更新してもよい。

また、前記複数のフェイル情報のうち、ブロックを無効とすべき不良に対応付けられた前記フェイル情報を指定する無効化情報を記憶する無効化レジスタと、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を前記不良ブロックメモリから読み出して、読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、前記試験対象のページの試験を行わなくさせるマスク処理部とを更に備えてもよい。

また、前記マスク処理部は、読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報を選択するフェイル情報選択部と、選択した前記フェイル情報に基づいて前記試験対象のページの試験を行わなくするか否かを示すマスク信号を生成するマスク生成部とを有し、前記試験対象のページの試験を行わなくすることを示す前記マスク信号を入力した場合に、前記データ書込部は、当該ページに対する試験用の前記データ列の書き込みを行わなくしてもよい。

また、マスク処理部は、読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報を選択するフェイル情報選択部と、選択した前記フェイル情報に基づいて前記試験対象のページの試験を行わなくするか否かを示すマスク信号を生成するマスク生成部とを有し、前記試験対象のページの試験を行わなくすることを示す前記マスク信号を入力した場合に、前記比較部は、当該ページから読み出された前記データ列と書き込まれた前記データ列との不一致を検出しなくてもよい。

また、本発明の第２の形態によると、ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験する試験装置であって、前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を記憶する不良ブロックメモリと、前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むデータ書込部と、前記試験対象のページに書き込まれた試験用の前記データ列を読み出すデータ読出部と、読み出された前記データ列を、書き込まれた前記データ列と比較する比較部と、前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器を有し、前記複数のフェイル検出器のそれぞれが、前記比較部の比較結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力するフェイル検出部と、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、複数の前記フェイル信号により更新する更新部と、前記複数のフェイル情報のうち、ブロックを無効とすべき不良に対応付けられたフェイル情報を指定する無効化情報を記憶する無効化レジスタと、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を前記不良ブロックメモリから読み出して、読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、前記試験対象のページの試験を行わなくさせるマスク処理部とを備える試験装置を提供する。

また、本発明の第３の形態によると、ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験装置により試験する試験方法であって、前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を前記試験装置が備える不良ブロックメモリに記憶させることと、前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むことと、前記試験対象のページに書き込まれた試験用の前記データ列を読み出すことと、読み出された前記データ列を、書き込まれた前記データ列と比較することと、前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器のそれぞれにより、比較した結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力することと、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、当該フェイル情報に予め割り当てられたフェイル条件に応じた前記フェイル信号により更新することとを備える試験方法を提供する。

また、本発明の第４の形態によると、被試験メモリを試験する試験装置であって、前記被試験メモリは、それぞれが複数のページにより構成される複数のブロックを含むフラッシュメモリであり、前記被試験メモリに対するページ単位の書込み若しくは読出し、または、前記被試験メモリに対するブロック単位の消去の処理に生じた不良を検出して、検出結果をフェイル信号として出力するフェイル検出部と、前記フェイル検出部が出力したフェイル信号に基づいて、前記被試験メモリを複数種類のグレードに選別する制御装置とを備え、前記フェイル検出部は、複数のフェイル検出器を有し、前記複数のフェイル検出器のそれぞれが、互いに種類の異なる複数のＥＣＣのそれぞれによってエラー訂正が可能か否か、書込みを開始してから完了するまでの所要時間であるプログラム時間が予め定められた基準時間以上か否か、および、ブロック単位のデータ消去の所要時間が予め定められた基準時間以上か否かを検出する試験装置を提供する。

また、前記フェイル検出部が出力したフェイル信号に基づいて、あるブロックが不良ブロックであることを示すことを条件に、当該不良ブロックに対する試験を行わなくさせるマスク処理部を更に備えてもよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１０の全体構成を示す。本発明の実施形態に係る被試験メモリ１００の記憶領域を示す。本発明の実施形態に係るフェイル管理モジュール１８０の構成の一例を示す。本発明の実施形態に係る被試験メモリ１００において発生したビット誤りの具体例を示す。本発明の実施形態に係るフェイル管理モジュール１８０の具体的構成を示す。本発明の実施形態に係る被試験メモリ１００において検出されたフェイルの第１例を示す。本発明の実施形態に係る被試験メモリ１００において検出されたフェイルの第２例を示す。本発明の実施形態に係る試験装置１０において、検出されたフェイルに基づき生成されたマスク信号の一例を示す。本発明の実施形態に係る試験装置１０により被試験メモリ１００を試験する処理の流れを示す。本発明の実施形態に係るフェイル管理モジュール１８０の第１変形例を示す。本発明の実施形態に係るフェイル管理モジュール１８０の第２変形例を示す。

符号の説明

１０・・・試験装置、１００・・・被試験メモリ、１２０・・・タイミング発生器、１３０・・・パターン発生器、１４０・・・波形整形器、１５０・・・ドライバ、１６０・・・コンパレータ、１７０・・・比較部、１８０・・・フェイル管理モジュール、１８５・・・制御装置、１９０・・・リペア処理装置、２１０・・・データ、２２０・・・誤り訂正符号、２３０・・・制御情報、２４０・・・メインエリア、２５０・・・エキストラエリア、３００・・・アドレスフェイルメモリ、３０５・・・アドレス圧縮機、３１０・・・不良ブロックメモリ、５００・・・不良ブロックメモリ、５０５・・・アドレスフェイルメモリ、５１０・・・割当レジスタ、５２０・・・フェイル検出部、５２２・・・１ビットＥＣＣ検出器、５２４・・・２ビットＥＣＣ検出器、５２６・・・４バイトＥＣＣ検出器、５２８・・・ビジー時間検出器、５３０・・・更新部、５３５・・・オアゲート、５３８・・・オアゲート、５４５・・・選択部、５４８・・・選択部、５５０・・・無効化レジスタ、５７０・・・マスク処理部、５７２・・・フェイル情報選択部、５７５・・・マスク生成部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１０の全体構成を示す。試験装置１０は、タイミング発生器１２０と、パターン発生器１３０と、波形整形器１４０と、ドライバ１５０と、コンパレータ１６０と、比較部１７０と、フェイル管理モジュール１８０と、制御装置１８５と、リペア処理装置１９０とを備える。タイミング発生器１２０は、パターン発生器１３０から出力されるタイミングセット信号（ＴＳ信号）により指定されたタイミングデータを用いて、試験の１サイクルを示す周期クロックと、試験サイクルの開始タイミングを示すＲＡＴＥ信号とを生成する。そして、タイミング発生器１２０は、周期クロックをパターン発生器１３０に供給し、ＲＡＴＥ信号及びタイミングクロックを波形整形器１４０へ供給する。

パターン発生器１３０は、周期クロックに基づいて、被試験メモリ１００に供給する試験パターンのデータを生成し、波形整形器１４０へ供給する。この試験パターンデータは、データ列を被試験メモリ１００に書き込むために被試験メモリ１００に供給すべき信号からなる試験パターン、及び、書き込んだデータ列を被試験メモリ１００から読み出すために被試験メモリ１００に供給すべき信号からなる試験パターンを含む。波形整形器１４０は、本発明に係るデータ書込部の一例であり、試験用のデータ列を、被試験メモリ１００の試験対象のページに書き込む。この際、波形整形器１４０は、タイミングクロックおよびＲＡＴＥ信号に基づいて、このデータ列を被試験メモリ１００に供給すべきタイミングの波形に整形する。

ドライバ１５０は、波形整形器１４０により整形された試験パターンデータを、試験パターン信号として被試験メモリ１００へ供給する。コンパレータ１６０は、本発明に係るデータ読出部の一例であり、試験対象のページに書き込まれた試験用のデータ列を読み出す。詳細には、コンパレータ１６０は、試験パターンに応じて被試験メモリ１００が出力する出力信号を予め定められた基準電圧と比較して、出力信号の論理値を取得し、順次取得される論理値をデータ列とする。比較部１７０は、試験パターンに応じて被試験メモリ１００から読み出されたデータ列に含まれるデータのそれぞれを、パターン発生器１３０により予め生成された期待値と比較する。この期待値は、即ち、波形整形器１４０により被試験メモリ１００に対し書き込まれたデータ列である。また、比較部１７０は、データ列の読み出に要した時間が予め定められた規格による範囲内の大きさかどうかを判断してもよい。

フェイル管理モジュール１８０は、比較部１７０による比較結果や判断結果に基づいて、被試験メモリ１００に生じたエラーの種類を、被試験メモリ１００に含まれるブロック毎に記憶してゆく。エラーの種類を記憶するメモリのことを、不良ブロックメモリと呼ぶ。そして、リペア処理装置１９０は、試験完了後に、比較部１７０により不良ブロックメモリに記憶された内容に基づいて、被試験メモリ１００を良品として使用可能とするためのリペア処理を行う。リペア処理には、ブロックリペア処理、ページリペア処理、カラムリペア処理などが含まれる。

ブロックリペア処理とは、不良の生じたブロック全体を使用不能に設定して、予備のブロックを使用可能に設定する処理をいう。ページリペア処理とは、ブロックよりも小さい記憶単位であるページについて、不良の生じたページ全体を使用不能に設定して、予備のページを使用可能に設定する処理をいう。カラムリペア処理とは、記憶セルを指定する単位であるカラム毎に、不良の生じたカラム全体を使用不能に設定して、予備のカラムを使用可能に設定する処理をいう。

制御装置１８５は、以上に例示した試験処理およびリペア処理の開始を、上記各部材に対して指示する。たとえば、制御装置１８５は、幾つかの試験処理をパターン発生器１３０およびフェイル管理モジュール１８０に順次指示して実行させ、その実行完了後にリペア処理装置１９０に指示してリペア処理を行わせる。また、制御装置１８５は、後述の不良ブロックメモリ５００に記憶されたフェイル情報に基づいて、被試験メモリ１００を複数種類のグレードに選別する。たとえば、１ビット誤りを訂正可能なＥＣＣがあれば良品として動作する被試験メモリ１００と、４ビット誤りを訂正可能なＥＣＣがなければ良品として動作しない被試験メモリ１００とは別のグレードに選別される。

本実施形態に係る試験装置１０は、以上のような構成による試験処理において、試験の目的や制約に応じて、フェイル管理モジュール１８０に記録させるエラーの種類を任意に設定可能とすることで、フェイル管理モジュール１８０に設ける記憶装置（上記の不良ブロックメモリ）の必要容量を削減しつつも、幅広い種類の試験処理・リペア処理を可能とすることを目的とする。

図２は、本発明の実施形態に係る被試験メモリ１００の記憶領域を示す。本実施形態に係る被試験メモリ１００は、例えば不揮発性の記憶デバイスであるフラッシュメモリであり、被試験メモリ１００の記憶領域は、複数のブロックに分割される。各ブロックは、たとえば６４ＫＢのデータ記憶容量を有し、たとえば３２個等の複数のページから構成される。本実施形態に係る被試験メモリ１００は、例えば２ＫＢ等のデータ記憶容量を有するページ単位でデータ列の読み書きを行う。より具体的には、被試験メモリ１００は、例えば８ビット等の複数のデータＩＯ端子を有し、これらの複数のデータＩＯ端子を介して１入出力サイクルあたり１ワード（例えば８ビット）のデータを転送する。そして、１回の読み出し又は書き込み処理において、ページ内の各ワードをカラム方向に順に転送することで、ページ単位で読み書きを行う。

被試験メモリ１００内の記憶領域は、メインエリア２４０及びエキストラエリア２５０を含む。メインエリア２４０は、被試験メモリ１００が記憶すべきデータ２１０を記憶する領域である。エキストラエリア２５０は、データ２１０に生じたビット誤りを訂正するための誤り訂正符号２２０、及び、当該ページの使用禁止等を示す制御情報２３０を記憶する領域である。このエキストラエリア２５０に制御情報２３０として特定の数値が記憶されると、その制御情報２３０を含むブロック全体が使用不能に設定されたり、その制御情報２３０を含むページ全体が使用不能に設定されたりする。どのような数値の書込みによりどのような設定がなされるか、および、どのような設定が可能であるかについては、被試験メモリ１００の仕様によって異なる。

図３は、本発明の実施形態に係るフェイル管理モジュール１８０の構成の一例を示す。ブロック単位で単に良否を判定するのであれば、フェイル管理モジュール１８０の構成を図３に示すものとすることもできる。具体的には、フェイル管理モジュール１８０は、アドレスフェイルメモリ３００と、アドレス圧縮機３０５と、不良ブロックメモリ３１０とを有する。アドレスフェイルメモリ３００は、比較部１７０による比較結果に基づいて、被試験メモリ１００の記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を格納する。具体的には、アドレスフェイルメモリ３００は、波形整形器１４０から入力されたアドレスに、比較部１７０から入力された良否判定結果を記憶する。各記憶セルの試験が順次行われた結果、各記憶セルの良否を示すビットマップ状のデータがアドレスフェイルメモリ３００に記憶される。

アドレス圧縮機３０５は、パターン発生器１３０から入力されたアドレスに基づきそのアドレスが属するブロックの識別情報を生成して、不良ブロックメモリ３１０に対し供給する。具体的には、アドレス圧縮機３０５は、入力されたアドレスの一部のビットをマスクして除外することで、ブロックの識別情報を生成してもよい。不良ブロックメモリ３１０は、被試験メモリ１００の各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を記憶する。具体的には、不良ブロックメモリ３１０は、試験の対象となるブロックの識別情報をアドレス圧縮機３０５から入力し、ブロック毎の良否判定結果を比較部１７０から入力する。そして、不良ブロックメモリ３１０は、入力された識別情報により指定されるアドレスに、良否判定結果を記憶する。

記憶された良否判定結果は、以降同一ブロックに対する試験を行わなくさせるためのマスク情報として波形整形器１４０および比較部１７０に出力されてもよい。これを受けて、波形整形器１４０は、試験用のデータ列の出力を停止し、比較部１７０は、出力データ列の比較を停止する。また、マスク情報はリペア処理装置１９０に対しさらに出力されてもよい。これにより、リペア処理装置１９０はその後のリペア処理を効率よく行うことができる。

図４は、本発明の実施形態に係る被試験メモリ１００において発生したビット誤りの具体例を示す。ブロック０のページ２は、カラム２、６、９および１１にエラーの生じた記憶セルを含む。なお、表内の数値はエラーの生じた記憶セルの個数を示す。また、ブロック１のページ３は、カラム３、７および１０にエラーの生じた記憶セルを含む。このように１つでもエラーの生じた記憶セルがブロックに含まれている場合には、フェイル管理モジュール１８０は、そのブロックが不良である旨を不良ブロックメモリ３１０に記憶する。この例の場合、ブロック０−３は共に不良の発生した記憶セルを含むので、不良ブロックメモリ３１０は、これらそれぞれのブロックに対応付けて、不良の発生した旨を示す論理値１を記憶する。また、不良ブロックメモリ３１０は、不良の発生した旨を示す論理値をそのままマスク情報として出力する。即ち、ブロック０−３について出力されるマスク情報は、ともに論理値１である。

以上、良否判定の結果のみを記憶するのであれば、図３に示す構成のフェイル管理モジュール１８０を用いればよい。しかしながら、被試験メモリ１００の規格によっては、リペア処理などの様々な事後処理が可能であるゆえ、ブロック毎に生じたエラーの種類を識別可能に記憶することが望ましい。以降、ブロック毎にエラーの種類を記憶可能としつつも、必要な記憶容量を低減する構成について説明する。

図５は、本発明の実施形態に係るフェイル管理モジュール１８０の具体的構成を示す。フェイル管理モジュール１８０は、不良ブロックメモリ５００と、アドレスフェイルメモリ５０５と、割当レジスタ５１０と、フェイル検出部５２０と、更新部５３０と、無効化レジスタ５５０と、マスク処理部５７０とを有する。不良ブロックメモリ５００は、被試験メモリ１００の各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を記憶する。これら複数のフェイル情報は、互いに種類の異なるエラーの発生を示すものである。アドレスフェイルメモリ５０５は、比較部１７０による比較結果に基づいて、被試験メモリ１００の記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を格納する。具体的には、アドレスフェイルメモリ５０５は、パターン発生器１３０から入力されたアドレスに、比較部１７０から入力された良否判定結果を記憶する。

割当レジスタ５１０は、複数のフェイル情報のそれぞれに対し、試験対象のページに不良が発生したか否かを判定する複数のフェイル条件のいずれを割当てるかを設定する割当情報を記憶する。たとえば、設定によって、あるフェイル情報には、１ビット誤りを訂正可能なＥＣＣにより誤り訂正可能かどうかを判定するフェイル条件が割り当てられ、他のフェイル情報には、データの読み出しに所定の基準よりも長い時間を要するかどうかを判定するフェイル条件が割り当てられる。このような割当情報は、試験の種類や目的に応じて、制御装置１８５から設定されてもよい。

フェイル検出部５２０は、複数のフェイル条件のそれぞれに対応する不良が発生したか否かを検出し、検出結果をフェイル信号として更新部５３０に対し出力する。たとえば、フェイル検出部５２０は、被試験メモリ１００に対するページ単位の書込み若しくは読出し、または、被試験メモリ１００に対するブロック単位の消去の処理に生じた不良を検出するものである。構成の具体例として、フェイル検出部５２０は、１ビットＥＣＣ検出器５２２と、２ビットＥＣＣ検出器５２４と、４バイトＥＣＣ検出器５２６と、ビジー時間検出器５２８と、選択部５４５と、選択部５４８とを有する。１ビットＥＣＣ検出器５２２、２ビットＥＣＣ検出器５２４、４バイトＥＣＣ検出器５２６およびビジー時間検出器５２８のそれぞれは、本発明に係るフェイル検出器の一例である。これら複数のフェイル検出器は、比較部１７０による比較結果、データ列の書き込みに要した時間、および／または、データ列の読み出しに要した時間の少なくとも１つに基づいて、試験対象のページにおける互いに異なる不良を検出する。

具体的には、１ビットＥＣＣ検出器５２２は、１ビット誤りを訂正するＥＣＣによっては訂正不能な不良を検出する。２ビットＥＣＣ検出器５２４は、２ビット誤りを訂正するＥＣＣによっては訂正不能な不良を検出する。これらのＥＣＣは、共に、ページ毎に対応して設けられており、１ページ当たりに生じた誤りビット数が所定以下であることを条件にその誤り訂正を可能とするものである。このように、複数のフェイル検出器が検出するエラーは、種類が同一だが程度が異なるものであってもよい。また、４バイトＥＣＣ検出器５２６は、４バイト誤りを訂正するＥＣＣによっては訂正不能な不良を検出する。このＥＣＣは、１ページ当たりに生じたビット誤りを有するカラム数が所定以下であることを条件にその誤り訂正を可能とするものである。また、ビジー時間検出器５２８は、読み書きなどのコマンドを発行してからその結果が出力されるまでの待ち時間が所定の規格外かどうかを検出する。このように、各フェイル検出器が検出するエラーはその種類が異なってもよい。

選択部５４５および選択部５４８その他の選択部のそれぞれは、複数のフェイル情報のそれぞれに対応してそれぞれ設けられ、割当レジスタ５１０により対応するフェイル情報に割り当てられたフェイル検出器を選択する。たとえば、選択部５４５は、割当レジスタ５１０に基づき、１ビットＥＣＣ検出器５２２および２ビットＥＣＣ検出器５２４を選択し、選択部５４８は、割当レジスタ５１０に基づき、１ビットＥＣＣ検出器５２２およびビジー時間検出器５２８を選択するというように、選択部ごとに選択するフェイル検出器の組合せが異なってよい。そして、選択部５４５および選択部５４８その他の選択部のそれぞれは、選択したフェイル検出器による検出結果に基づき生成したフェイル信号を、更新部５３０に対し出力する。一例として、フェイル信号は、選択した複数のフェイル検出器の出力の論理和である。即ち、選択した何れかのフェイル検出器でエラーが検出されると、フェイル発生を示す論理値がフェイル信号として出力される。

更新部５３０は、試験対象のページを含むブロックに対応付けられた複数のフェイル情報のそれぞれを、割り当てられたフェイル条件に応じたフェイル信号により更新する。具体的には、更新部５３０は、選択部毎に、オアゲート５３５およびオアゲート５３８その他のオアゲートを有する。そして、それぞれのオアゲートは、フェイル検出部５２０から入力したフェイル信号と、不良ブロックメモリ５００の対応するビットから出力された論理和を、不良ブロックメモリ５００に書き込む。即ち、あるブロックについて一旦フェイル条件が成立すると、その成立を示す論理値がそのブロックに対応する不良ブロックメモリ５００中の領域に書き込まれ、そのブロックの試験が完了するまで上書きされ続ける。これにより、ブロックの試験完了後にそのブロックに不良の発生したページがあったかどうかを判別できる。

続いて、あるブロックについて記憶されたフェイル情報に基づき、そのブロックのその後の試験を制御する処理機能について説明する。無効化レジスタ５５０は、複数のフェイル情報のうち、ブロックを無効とすべき不良に対応付けられたフェイル情報を指定する無効化情報を記憶する。

マスク処理部５７０は、試験対象のページを含むブロックに対応付けられた複数のフェイル情報を不良ブロックメモリ５００から読み出す。そして、マスク処理部５７０は、読み出された複数のフェイル情報のうち無効化レジスタ５５０により指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、試験対象のページの試験を行わなくさせる。具体的構成として、マスク処理部５７０は、フェイル情報選択部５７２と、マスク生成部５７５とを有する。フェイル情報選択部５７２は、読み出した複数のフェイル情報のうち無効化レジスタ５５０により指定されたフェイル情報を選択する。例えば、軽微なエラーはそのブロックのその後の試験を行わなくする原因とはならないから、そのようなエラーを示すフェイル情報はフェイル情報選択部５７２によって選択されない。一方で、比較的重度のエラーを示すフェイル情報はフェイル情報選択部５７２により選択される。

マスク生成部５７５は、選択したフェイル情報に基づいて試験対象のページの試験を行わなくするか否かを示すマスク信号を生成する。生成されたマスク信号は波形整形器１４０および比較部１７０に入力される。これを受けて、波形整形器１４０は、そのページに対する試験用のデータ列の書込みを行わない。また、比較部１７０は、そのページから読み出されたデータ列と書き込まれたデータ列との不一致を検出しない。このようにすることで、比較的重度の障害が一旦発生したブロックには、その後の試験を中止することができ、その後の試験を行った場合に他の障害が原因で試験時間が長くなることを防止できる。

図６は、本発明の実施形態に係る被試験メモリ１００において検出されたフェイルの第１例を示す。この例は、まず、ブロック毎、ページ毎、かつ、カラム毎に、ビット誤りの生じたビットの数を示している。例えばブロック０、ページ２およびカラム２において、ビット誤りの数は１である。また、同ページのカラム６において、ビット誤りの数は２であり、同ページのカラム９において、ビット誤りの数は１であり、同ページのカラム１１において、ビット誤りの数は１である。

このページ２に生じたビット誤りの数は合計５である。この誤りは、１ビットＥＣＣでも２ビットＥＣＣでも３ビットＥＣＣでも４ビットＥＣＣでも訂正できない。したがって、１ビットＥＣＣの訂正限界を超えたことを検出する１ビットＥＣＣ検出器５２２からはフェイル情報が出力される。このことを、図中のビットＥＣＣ１の欄に記号Ｆ（Ｆａｉｌの意）を表示して表す。同様に、ビットＥＣＣ２−４の何れの欄もＦとなる。

また、このページ２で、誤りの生じたカラム（この図ではバイトと同義である）の数は合計４である。この誤りは、１−３バイトＥＣＣでは訂正できないが、４バイトＥＣＣでは訂正できる。したがって、４バイトＥＣＣの訂正限界を超えたことを検出するビジー時間検出器５２８からはフェイル情報は出力されない。このことを、図中のバイトＥＣＣ４の欄に記号Ｐ（Ｐａｓｓの意）を表示して表す。バイトＥＣＣ１−３の欄はＦである。

その他のブロックについても同様に、例えば、ブロック２のページ３のカラム１には８ビットの誤りが生じているので、この誤りは１−４ビットＥＣＣでは何れも訂正できない。したがって、同ページのビットＥＣＣ１−４の欄は何れもＦとなる。一方で、同ページにはそれ以外のビット誤りが生じていないので、この誤りは１バイトＥＣＣで訂正できる。このため、ビジー時間検出器５２８やその他バイトＥＣＣに関するフェイル検出器からはフェイル情報は出力されない。したがって、同ページのバイトＥＣＣ１−４の欄は何れもＰとなる。

図７は、本発明の実施形態に係る被試験メモリ１００において検出されたフェイルの第２例を示す。この例は、まず、ブロック毎かつページ毎に、そのページにページ単位でデータを書き込むために要する時間（プログラム時間）を示している。また、ブロック毎に、そのブロックのデータをブロック単位で消去するために要する時間（イレース時間）を示している。例えば、ブロック０の何れのページもプログラム時間は２００μｓであるが、ブロック２のページ７のプログラム時間は１５００μｓである。また、ブロック０のイレース時間は１５ｍｓであるが、ブロック１〜３のそれぞれのイレース時間は２ｍｓである。

ビジー時間検出器５２８がプログラム時間の異常を検出する場合において、ブロック０のページ７は予め定められた基準値（たとえば６００μｓ）を超える１５００μｓのプログラム時間を要するので、ビジー時間検出器５２８は、このページ７についてフェイル情報を出力する。このことを、図中ではページ７に対応する判定結果の欄に記号Ｆを表示して表す。他の例として、ビジー時間検出器５２８がイレース時間の異常を検出する場合において、ブロック０は予め定められた基準値を超える１５ｍｓのイレース時間を要するので、ビジー時間検出器５２８は、このページ０についてフェイル情報を出力する。このことを、図中ではブロック０に対応する判定結果の欄に記号Ｆを表示して表す。

このように、フェイル検出部５２０は、複数のフェイル検出器を有するので、図６に示したビット誤りのみならず、図７に示すデータ書き換えに要する時間など、多様な種類のフェイルを検出することができる。

なお、図７に示したプログラム時間の異常は、各ページについて判定されるものではなく、ブロック内の各ページについてのプログラム時間の平均値や最大値について判断されるものでもよい。

図８は、本発明の実施形態に係る試験装置１０において、検出されたフェイルに基づき生成されたマスク信号の一例を示す。ＢＢＭのＢｉｔ０−２のそれぞれは、本発明に係るフェイル情報を記憶する記憶領域を示す。即ち、Ｂｉｔ０−２のそれぞれは、被試験メモリ１００の各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示すフェイル情報を記憶するビットであり、フェイル情報によって表されるフェイルの種類は互いに異なってよい。

たとえば、ＢＢＭのＢｉｔ０は、１ビットＥＣＣ検出器５２２により出力され、選択部５４５により選択されて、不良ブロックメモリ５００に記憶されたフェイル情報を示している。フェイル情報は、１ビットＥＣＣ検出器５２２および選択部５４５の組合せによって表されるフェイル条件の成否を示すものであり、これは、１ビットＥＣＣ検出器５２２や２ビットＥＣＣ検出器５２４などの複数のフェイル検出器の検出結果の論理演算結果であってよい。但し、本例では説明の都合上、Ｂｉｔ０は、１ビットＥＣＣ検出器５２２により出力されたフェイル情報そのものを示す。なお、論理値１はフェイル情報を記憶していることを示し、論理値０はフェイル情報を記憶していないことを示す。

また、ＢＢＭのＢｉｔ２は、２バイトＥＣＣによっては誤り訂正できないエラーを検出するフェイル検出器から出力されたフェイル情報を示す。また、ＢＢＭのＢｉｔ２は、ビジー時間検出器５２８から出力されたフェイル情報を示し、ここでは、プログラム時間が基準値を超えたページが検出されたことを示す。また、これらのフェイル情報に基づいてマスク処理部５７０により生成されるマスク情報をＤＭＡＳＫとして示す。マスク処理部５７０は、各ブロックについてＢｉｔ１およびＢｉｔ２のフェイル情報を選択する。そして、マスク生成部５７５は、これらのフェイル情報の論理和をマスク信号として出力する。

したがって、Ｂｉｔ１−２の少なくとも何れか一方が論理値１であるブロック０−２につき、マスク信号は論理値１である。一方、Ｂｉｔ１−２の何れも論理値０であるブロック３につき、マスク信号は論理値０である。

このように、マスク信号は全てのフェイル情報を反映したものでなくてもよく、その生成の方法は無効化レジスタ５５０の設定により自由に変更することができる。

図９は、本発明の実施形態に係る試験装置１０により被試験メモリ１００を試験する処理の流れを示す。波形整形器１４０は、被試験メモリ１００の試験対象のページに、試験用のデータ列を書き込む（Ｓ１０００）。コンパレータ１６０は、試験対象のページに書き込まれた試験用のデータ列を読み出す（Ｓ１０１０）。比較部１７０は、読み出されたデータ列を、書き込まれたデータ列と比較する（Ｓ１０２０）。フェイル検出部５２０は、複数のフェイル条件のそれぞれに対応する不良が発生したか否かを検出する（Ｓ１０３０）。更新部５３０は、不良ブロックメモリ５００にアクセスして、試験対象のページを含むブロックに対応付けられたフェイル情報のそれぞれを、割り当てられたフェイル条件に応じたフェイル信号により更新する（Ｓ１０４０）。マスク処理部５７０は、所定の条件が成立すると、試験対象のブロックのその後の試験を行わなくさせるためのマスク信号を出力する（Ｓ１０５０）。このマスク信号は、無効化レジスタ５５０に設定した無効化情報に基づく。具体的には、マスク処理部５７０は、複数のフェイル情報を不良ブロックメモリ５００から読み出して、読み出した複数のフェイル情報のうち無効化レジスタ５５０により指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、マスク信号を出力する。

図１０は、本発明の実施形態に係るフェイル管理モジュール１８０の第１変形例を示す。この変形例は、フェイル情報として記憶するべきフェイル条件は任意に設定可能としたまま、マスク信号を出力する条件を固定することで、フェイル管理モジュール１８０の回路構成を簡略化することを目的とする。この変形例に係るフェイル管理モジュール１８０は、図５に示すフェイル管理モジュール１８０とは異なり、マスク処理部５７０を有しなくてよい。また、フェイル管理モジュール１８０は、マスク処理部５７０を制御するための無効化レジスタ５５０を有しなくてよい。その他の構成は図５に示すフェイル管理モジュール１８０と略同一であるから説明を省略する。この構成において、不良ブロックメモリ５００から読み出されたフェイル情報はマスク信号として波形整形器１４０および比較部１７０に出力され、波形整形器１４０および比較部１７０において各種の処理が中止される。これにより、不良ブロックメモリ５００の有効活用という上記実施形態の利点は保持しつつ、フェイル管理モジュール１８０の回路構成を簡略化できる。

図１１は、本発明の実施形態に係るフェイル管理モジュール１８０の第２変形例を示す。この変形例は、第１変形例とは逆に、マスク信号を出力する条件は任意に設定可能としたまま、フェイル条件を固定とすることで、フェイル管理モジュール１８０の回路構成を簡略化することを目的とする。この変形例に係るフェイル管理モジュール１８０は、図５に示すフェイル管理モジュール１８０とは異なり、選択部５４５および選択部５４８その他の選択部を有しなくてよい。また、フェイル管理モジュール１８０は、これらの選択部を制御するための割当レジスタ５１０を有しなくてよい。その他の構成は図５に示すフェイル管理モジュール１８０と略同一であるから説明を省略する。この構成において、不良ブロックメモリ５００は、それぞれのブロックについて、フェイル検出部５２０が有する全てのフェイル検出器のそれぞれから出力されるフェイル情報を記憶する。そして、マスク処理部５７０は、記憶されたこれらのフェイル情報のうち、無効化レジスタ５５０により指示される任意の組合せに基づき、マスク信号を生成して出力する。これにより、マスク信号の柔軟な設定という上記実施形態の利点は保持しつつ、フェイル管理モジュール１８０の回路構成を簡略化できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。たとえば、上記実施形態およびその変形例において、フェイル情報とは、不良ブロックメモリ５００に記憶するべき情報であって選択部毎に対応して割り当てられた１ビットのデータであるが、試験の用途や目的によっては２ビット以上のデータであってよい。また、フェイル情報は、フェイル検出器による検出結果そのものや幾つかの検出結果の論理和のみならず、検出結果を示す複数の論理値に任意の論理演算を行った結果であってよい。また、上記実施形態およびその変形例において、一旦不良ブロックメモリ５００に記憶されたフェイル情報は、同一のフェイル情報により上書きされるものの他の情報に更新はされない。これに代えて、フェイル情報がエラーの数量を示すようなものである場合、更新部５３０は、新たにフェイル信号を入力したことに応じて、既に記憶しているフェイル情報が示す数量を増加させて、そのフェイル情報に上書きして保存してよい。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims

ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験する試験装置であって、
前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を記憶する不良ブロックメモリと、
前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むデータ書込部と、
前記試験対象のページに書き込まれた試験用の前記データ列を読み出すデータ読出部と、
読み出された前記データ列を、書き込まれた前記データ列と比較する比較部と、
前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器を有し、前記複数のフェイル検出器のそれぞれが、前記比較部の比較結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力するフェイル検出部と、
前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、当該フェイル情報に予め割り当てられたフェイル条件に応じた前記フェイル信号により更新する更新部と
を備える試験装置。
前記複数のフェイル情報のそれぞれに対し、前記試験対象のページに不良が発生したか否かを判定する複数のフェイル条件のいずれを割り当てるかを設定する割当情報を記憶する割当レジスタを更に備え、
前記更新部は、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、前記割当情報によって割り当てられた前記フェイル条件に応じた前記フェイル信号により更新する
請求項１に記載の試験装置。
前記フェイル検出部は、前記比較部による比較結果、前記データ列の書き込みに要した時間、および前記データ列の読出に要した時間の少なくとも１つに基づいて、前記試験対象のページにおける互いに異なる不良を検出する前記複数のフェイル検出器と、
前記複数のフェイル情報のそれぞれに対応してそれぞれ設けられ、前記割当レジスタにより対応する前記フェイル情報に割り当てられたフェイル検出器を選択し、選択した前記フェイル検出器による検出結果に基づき生成した前記フェイル信号を出力する複数の選択部とを有し、
前記更新部は、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を、前記複数の選択部が出力する複数の前記フェイル信号により更新する
請求項２に記載の試験装置。
前記複数のフェイル情報のうち、ブロックを無効とすべき不良に対応付けられた前記フェイル情報を指定する無効化情報を記憶する無効化レジスタと、
前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を前記不良ブロックメモリから読み出して、読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、前記試験対象のページの試験を行わなくさせるマスク処理部と
を更に備える請求項１から３のいずれか一項に記載の試験装置。
前記マスク処理部は、
読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報を選択するフェイル情報選択部と、
選択した前記フェイル情報に基づいて前記試験対象のページの試験を行わなくするか否かを示すマスク信号を生成するマスク生成部と
を有し、
前記試験対象のページの試験を行わなくすることを示す前記マスク信号を入力した場合に、前記データ書込部は、当該ページに対する試験用の前記データ列の書き込みを行わなくする
請求項４に記載の試験装置。
前記マスク処理部は、
読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報を選択するフェイル情報選択部と、
選択した前記フェイル情報に基づいて前記試験対象のページの試験を行わなくするか否かを示すマスク信号を生成するマスク生成部と
を有し、
前記試験対象のページの試験を行わなくすることを示す前記マスク信号を入力した場合に、前記比較部は、当該ページから読み出された前記データ列と書き込まれた前記データ列との不一致を検出しない
請求項４に記載の試験装置。
ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験する試験装置であって、
前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を記憶する不良ブロックメモリと、
前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むデータ書込部と、
前記試験対象のページに書き込まれた試験用の前記データ列を読み出すデータ読出部と、
読み出された前記データ列を、書き込まれた前記データ列と比較する比較部と、
前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器を有し、前記複数のフェイル検出器のそれぞれが、前記比較部の比較結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力するフェイル検出部と、
前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、複数の前記フェイル信号により更新する更新部と、
前記複数のフェイル情報のうち、ブロックを無効とすべき不良に対応付けられたフェイル情報を指定する無効化情報を記憶する無効化レジスタと、
前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を前記不良ブロックメモリから読み出して、読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、前記試験対象のページの試験を行わなくさせるマスク処理部と
を備える試験装置。
ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験装置により試験する試験方法であって、
前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を前記試験装置が備える不良ブロックメモリに記憶させることと、
前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むことと、
前記試験対象のページに書き込まれた試験用の前記データ列を読み出すことと、
読み出された前記データ列を、書き込まれた前記データ列と比較することと、
前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器のそれぞれにより、比較した結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力することと、
前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、当該フェイル情報に予め割り当てられたフェイル条件に応じた前記フェイル信号により更新することと
を備える試験方法。
ページ単位でアクセスされ、複数のページを含むブロック単位で不良の記憶領域を無効化可能な被試験メモリを試験装置により試験する試験方法であって、
前記被試験メモリの各ブロックに対応付けて、当該ブロックに不良が発生したか否かをそれぞれ示す複数のフェイル情報を前記試験装置が備える不良ブロックメモリ記憶することと、
前記被試験メモリの試験対象のページに、試験用のデータ列を書き込むことと、
前記試験対象のページに書き込まれた試験用の前記データ列を読み出すことと、
読み出された前記データ列を、書き込まれた前記データ列と比較することと、
前記試験対象のページに不良が発生したか否かを判定する条件として予め定められた複数のフェイル条件のそれぞれに対応する複数のフェイル検出器のそれぞれにより、比較した結果に基づき対応する不良が発生したか否かを検出し、検出結果をフェイル信号として出力することと、
前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報のそれぞれを、複数の前記フェイル信号により更新することと、
前記複数のフェイル情報のうち、ブロックを無効とすべき不良に対応付けられたフェイル情報を指定する無効化情報を前記試験装置が備える無効化レジスタに記憶することと、
前記試験対象のページに試験用の前記データ列を書き込むのに先立って、前記試験対象のページを含むブロックに対応付けられた前記複数のフェイル情報を前記不良ブロックメモリから読み出すことと、
読み出された前記複数のフェイル情報のうち前記無効化レジスタにより指定されたフェイル情報が、ブロックに不良が発生したことを示す場合に、前記試験対象のページの試験を行わなくさせることと
を備える試験方法。
被試験メモリを試験する試験装置であって、
前記被試験メモリは、それぞれが複数のページにより構成される複数のブロックを含むフラッシュメモリであり、
前記被試験メモリに対するページ単位の書込み若しくは読出し、または、前記被試験メモリに対するブロック単位の消去の処理に生じた不良を検出して、検出結果をフェイル信号として出力するフェイル検出部と、
前記フェイル検出部が出力したフェイル信号に基づいて、前記被試験メモリを複数種類のグレードに選別する制御装置と
を備え、
前記フェイル検出部は、複数のフェイル検出器を有し、前記複数のフェイル検出器のそれぞれが、互いに種類の異なる複数のＥＣＣのそれぞれによってエラー訂正が可能か否か、書込みを開始してから完了するまでの所要時間であるプログラム時間が予め定められた基準時間以上か否か、および、ブロック単位のデータ消去の所要時間が予め定められた基準時間以上か否かを検出する試験装置。
前記フェイル検出部が出力したフェイル信号に基づいて、あるブロックが不良ブロックであることを示すことを条件に、当該不良ブロックに対する試験を行わなくさせるマスク処理部を更に備える請求項１０に記載の試験装置。