JP5111745B2 - コンデンサ及びその製造方法 - Google Patents

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Description

本発明は、コンデンサとその製造方法に関する。
従来、ノイズ等を抑制し、半導体集積回路装置等を安定して動作させる目的で、コンデンサを半導体集積回路素子の電極端子と接地端子との間に接続することが行われている。また、このようなコンデンサを半導体チップと配線基板の間又は半導体チップの層間の接続配線を形成する中継用基板として利用されるインターポーザ内に形成する技術も開発されている（例えば、特許文献１）。
特開２００５−１２３２５０号公報
特許文献１に開示された技術では、誘電体層をパターニングした後に、誘電体層の上面に上部電極を形成し、コンデンサ（キャパシタ）を形成する。従って、誘電体層をパターニングする際、誘電体層上にフォトレジストパターンを形成するため、フォトレジストに含まれる不純物が誘電体層中に拡散してしまい、誘電体層の品質が劣化する問題がある。また、フォトレジストを除去する際に、誘電体層全体がエッチング液に曝され、誘電体層の表面が荒れる等の問題がある。
このような原因により、特許文献１に開示された技術では、誘電体層の品質が劣化し、漏れ電流の発生、誘電損失の増加、静電容量の低下、経年劣化が早くなる等、製造されるコンデンサの品質が低下する問題がある。
本発明は上記実情に鑑みてなされたものであって、高品質なコンデンサとその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点に係るコンデンサは、
基板と、
前記基板の一方の主面に形成された下部電極と、
前記基板の一方の主面に、前記下部電極から絶縁されて形成された引き出し電極層と、
少なくとも前記下部電極を覆うように形成され、前記下部電極を覆う領域とは異なる領域であって前記引き出し電極層の上に形成された開口部を備える誘電体層と、
少なくとも一部が前記誘電体層を介して前記下部電極と対向するように前記誘電体層上に形成された上部電極と、
前記基板の前記引き出し電極層に対応する位置に形成され、前記基板の一方の主面から他方の主面まで接続するコンタクトホールと、を備え、
前記上部電極は、前記誘電体層上に形成され、前記誘電体層の前記開口部と平面視して重なるように形成された開口部を備える第１の層と、該第１の層上及び前記誘電体層の前記開口部の内壁及び該第１の層の該開口部の内壁及び前記誘電体層の前記開口部を介して露出する前記引き出し電極層とを覆うように形成された第２の層と、を備え、
前記第１の層と前記第２の層とは異なる材料から形成され、
前記上部電極の前記第２の層の上に絶縁層が形成されることを特徴とする。
前記上部電極の前記第２の層は、前記誘電体層の前記開口部の内壁全面を覆うように形成されてもよい。
前記基板の他方の主面に前記上部電極に接続される電極パッドが形成され、
前記誘電体層の前記開口部は、該電極パッドが形成された領域に平面視して重なるように形成されてもよい。
前記電極パッドが形成される領域に平面視して重なるように、前記上部電極の第２の層上に前記上部電極の接続電極が形成されてもよい。
上記目的を達成するため、本発明の第２の観点にかかるコンデンサの製造方法は、
基板の一方の主面上に下部電極を形成する下部電極形成工程と、
前記基板の一方の主面上に引き出し電極層を形成する引き出し電極層形成工程と、
少なくとも前記下部電極を覆うように誘電体層を形成する誘電体層形成工程と、
少なくとも一部が前記誘電体層を介して前記下部電極と対向するように前記誘電体層上に上部電極の第１の層を形成する第１の層形成工程と、
前記第１の層のうち前記誘電体層を介して前記下部電極と対向しない領域であって前記引き出し電極層に対向する領域に開口部を形成する開口部形成工程と、
前記第１の層をマスクとして用いて、前記第１の層の開口部を介して前記引き出し電極層の上の前記誘電体層に開口部を形成する誘電体層開口部形成工程と、
前記上部電極の第１の層上、前記第１の層の開口部の内壁及び前記誘電体層の前記開口部の内壁及び前記誘電体層の前記開口部の底面を覆うように、前記上部電極の第２の層を形成する第２の層形成工程と、
前記上部電極の前記第２の層の上に絶縁層を形成する絶縁層形成工程と、
前記基板の前記引き出し電極層に対応する位置に、前記基板の一方の主面から他方の主面まで接続するコンタクトホールを形成するコンタクトホール形成工程と、
を備えることを特徴とする。
前記第２の層形成工程では、前記誘電体層の前記開口部の内壁全面を覆うように前記第２の層を形成してもよい。
前記開口部形成工程では、前記上部電極の前記第１の層上にレジストパターンを形成し、該レジストパターンをエッチングマスクとして用いて前記第１の層をエッチングし、前記第１の層の前記開口部を形成し、
前記上部電極の前記第１の層を、前記誘電体層内に該レジストパターンに含まれる不純物が拡散することを防ぐバリアとして機能させてもよい。
前記誘電体層開口部形成工程で、前記誘電体層上に形成された前記上部電極の前記第１の層をマスクとして、第１の層により前記誘電体層を保護しつつ前記誘電体層の前記開口部をエッチング液を用いて形成してもよい。
前記絶縁層形成工程では、前記第２の層により前記誘電体層を有機溶剤又は現像液から保護してもよい。
本発明によれば、上部電極を２層構造とすることによって、高品質なコンデンサ及びその製造方法を提供することができる。
本発明の実施の形態に係るコンデンサ及びその製造方法について図面を参照して説明する。本実施の形態では、特にコンデンサがインターポーザ内に形成される場合を例に挙げて説明する。
本発明の実施の形態に係るコンデンサ１０は、例えば図１に示すようにインターポーザ３０内に形成される。インターポーザ３０は、図２に模式的に示すように、半導体パッケージ（チップ）５０と回路基板７０との間に配置され、半導体パッケージ５０の電源端子Ｔｖ、接地端子Ｔｇ、複数の信号端子Ｔｓを、それぞれ、接続導体Ｉｖ、Ｉｇ、Ｉｓにより、回路基板７０の電源ラインＬｖ、接地ラインＬｇ、複数の信号ラインＬｓに接続すると共に半導体パッケージ５０の電源端子Ｔｖと接地端子Ｔｇの間に電源ノイズ低減用のコンデンサＣ（コンデンサ１０）を接続する装置である。
図３に平面図で模式的に示すように、半導体パッケージ５０の各接続端子、インターポーザ３０の上下の各接続端子、及び回路基板７０の各配線の接続パッドは、相対的に同一の位置に配置されており、水平方向の位置合わせを行って重ねて載置することにより、半導体パッケージ５０の各接続端子と回路基板７０の対応する接続パッドとがインターポーザ３０を介して接続される。なお、回路基板７０とインターポーザ３０の間の空隙、及びインターポーザ３０と半導体パッケージ５０の間の空隙には、適宜、樹脂などの充填材が充填される。
次に、コンデンサ１０及びこれを備えるインターポーザ３０の構造を説明する。
図１は、インターポーザ３０の断面構成を示すもので、図３に示す平面図のＩ−Ｉ線での断面に相当する。図示するように、インターポーザ３０は、コンデンサ１０と、引出用電極層１３ｂと、配線１６ｖ、１６ｇと、絶縁膜１７と、電極パッド１８ｇ、１８ｖと、金属層１９ｇ、１９ｖと、バンプ２０ｇ、２０ｖと、絶縁層２１と、金属層２２ｇ、２２ｖと、電極パッド２３ｇ、２３ｖと、を備える。コンデンサ１０は、基板１１と、酸化膜１２と、下部（下層）電極１３ａと、誘電体層１４と、上部電極１５ａ〜１５ｄと、から構成される。
基板１１は、例えばシリコン単結晶から構成される。基板１１は、例えば５０μｍ程度の厚みを備え、このインターポーザ１０全体を支持する。
酸化膜１２は、基板１１の上主面全面に形成され、基板１１と下部電極１３ａ、引出用電極層１３ｂとの間を絶縁する。絶縁膜１２は、例えば、基板１１の上主面全体に形成された厚さ１００ｎｍ〜３００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）から構成される。なお、酸化膜１２はシリコン酸化膜に限らず、絶縁体であればいずれを用いることも可能である。
下部電極１３ａは、金属等の導電体から形成され、具体的に例えば白金（Ｐｔ）等から形成される。また、下部電極１３ａは、酸化膜１２上のコンデンサＣの形成領域及び接地接続用導体Ｉｇ形成領域に形成され、該コンデンサＣの下部電極として機能し、接地用の電極パッド２３ｇに電気的に接続される。
引出用電極層１３ｂは、金属等の導電体から形成され、具体的に例えば白金（Ｐｔ）等から形成される。また、引出用電極層１３ｂは、酸化膜１２上の電源接続用導体Ｉｖ形成領域に、下部電極１３ａから絶縁して形成される。引出用電極層１３ｂは、上部電極１５ａの開口部６１ｖ及び誘電体層１４の開口部６２ｖを介して、上部電極１５ｂに接続され、コンデンサＣの上部電極を電源電圧用の電極パッド２３ｖに接続する機能を有する。
誘電体層１４は、常温で高い比誘電率を備える誘電体、例えば、チタン酸バリウム（ＢａＴｉＯ３）から構成され、コンデンサの容量を大きくするための誘電体層として機能する。誘電体層１４は、形成するコンデンサに所望の容量を確保し、且つ、必要な耐圧を確保できる厚み、例えば２５０ｎｍの厚みに形成される。また、誘電体層１４は、接続用導体Ｉｖ、Ｉｇに対応する領域に開口部６１ｇと６１ｖとをそれぞれ備える。
上部電極１５ａ〜１５ｄは、誘電体層１４との密着性が良好な導電体等から形成され、例えばニッケル（Ｎｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等から形成される。また上部電極１５ａ〜１５ｄは、それぞれ例えば１００ｎｍの厚みに形成される。
上部電極１５ａは、誘電体層１４上のコンデンサの形成領域に下部電極１３ａと対向して形成され、貫通電極形成領域に開口部６２ｖを備える。上部電極１５ｂは、上部電極１５ａ上を覆い、上部電極１５ａの開口部６２ｖ及び誘電体層１４の開口部６１ｖの内壁全体を覆うように形成される。また、上部電極１５ｂは、引出用電極層１３ｂに接続されるように形成される。上部電極１５ａ及び１５ｂは、電源電極に電気的に接続されており、接地電極に接続された下部電極１３ａと、下部電極１３ａとの間に形成された誘電体層１４と、コンデンサを構成する。
上部電極１５ｃは、誘電体層１４上の電源用の接続導体Ｉｇ形成領域に形成されており、誘電体層１４の貫通孔６１ｖに連通する開口部６２ｇを備える。上部電極１５ｄは、上部電極１５ｃを覆い、上部電極１５ｃの開口部６２ｇ及び誘電体層１４の開口部６１ｇの内壁全体を覆うように形成される。また、上部電極１５ｄは、下部電極１３ｂに接続されるように形成される。
後述するように、上部電極１５ａ及び１５ｃは誘電体層１４を形成する際のバリア及びマスクとして機能するため、高品質な誘電体層１４を形成することができる。また、上部電極１５ｂ及び１５ｄは、それぞれ開口部６１ｖ、６２ｖ、６１ｇ、６２ｇの内壁全体を覆うように形成されており、詳細に後述するように絶縁層１７を形成する際、誘電体層１４が有機溶剤、フォトレジスト工程によって荒れることを防ぐことができる。
金属膜１６ｖ、１６ｇは、導電体、例えばニッケル（Ｎｉ）から形成される。
金属膜１６ｖは、誘電体層１４の開口部６１ｖ及び上部電極１５ａの開口部６２ｖを覆うように形成された上部電極１５ｂと、絶縁膜１７の開口部６３ｖと、開口部６３ｖ近傍の絶縁膜１７上面と、を覆うように形成される。金属膜１６ｇも同様に上部電極１５ｄと、開口部６３ｇと、開口部６３ｇ近傍の絶縁膜１７上面と、を覆うように形成される。
絶縁膜１７は、感光型絶縁膜から構成され、上部電極１５ｂ、１５ｄ上に形成される。また、絶縁膜１７は、開口部６１ｖ、６１ｇ及び開口部６２ｖ、６２ｇに対応する領域にそれぞれ開口部６３ｖ、６３ｇを備え、開口部の内壁にそれぞれ金属膜１６ｖ、１６ｇが形成される。
電極パッド１８ｖは、導電体から形成され、例えばニッケルから形成される。電極パッド１８ｖは、金属膜１６ｖを介して開口部６１ｖ、６２ｖ、６３ｖとを充填し、且つ絶縁膜１７の上面に形成された金属膜１６ｖを覆うように形成される。また、電極パッド１８ｖは、電源電極側の電極パッドとして機能する。電極パッド１８ｖ上には、例えば金（Ａｕ）からなる金属層１９ｖが形成される。金属層１９ｖは、電極パッド１８ｖを腐食から保護するため形成される。なお、金属層１９ｖ上には、半田層からなるバンプ２０ｖが形成される。
電極パッド１８ｇも電極パッド１８ｖと同様に、導電体から形成され、例えばニッケルから形成される。電極パッド１８ｇは、金属膜１６ｇを介して開口部６１ｇ、６２ｇ、６３ｇとを充填し、且つ絶縁膜１７の上面に形成された金属膜１６ｇを覆うように形成される。電極パッド１８ｇは、接地電極側の電極パッドとして機能する。また、電極パッド１８ｇ上には、例えば金（Ａｕ）からなる金属層１９ｇが形成される。なお、金属層１９ｇ上には、半田層からなるバンプ２０ｇが形成される。
前述の基板１１の接続用導体形成領域には、コンタクトホールとして機能する開口６７ｖ、６７ｇがそれぞれ形成されている。
絶縁層２１は、金属層２２ｖ、２２ｇと、基板１１とを絶縁するためのものであり、基板１１の下主面及び開口部６７ｖ、６７ｇの内壁に形成される。絶縁層２１は、絶縁体、例えばポリイミドから構成される。
金属層２２ｖ、２２ｇは、導電体、例えばニッケル（Ｎｉ）から形成される。金属層２２ｖは、基板１１の開口部６７ｖ上に形成された絶縁層２１を覆うように形成され、金属層２２ｇは、開口部６７ｇ上に形成された絶縁層２１を覆うように形成される。
電極パッド２３ｖ、２３ｇは、抵抗値の低い金属、例えば銅等から構成され、それぞれ、開口部６７ｖ、６７ｇを充填するように形成される。電極パッド２３ｖ及び２３ｇは、それぞれ半導体パッケージ５０に形成された電源端子Ｔｖ、接地端子Ｔｇに接続される。
このように、本実施の形態のコンデンサ１０は、詳細に後述するように２層から構成される上部電極１５ａ〜１５ｄを備えることによって、誘電体層１４内にレジストパターンに含まれる不純物が拡散する、フォトリソグラフィ工程の現像液、有機溶剤等により誘電体層１４表面が荒れる等を防ぐことができ、高品質の誘電体層１４を備える。従って、高品質なコンデンサ１０を提供することができる。
次に、上記構成を有するコンデンサ１０の製造方法について図面を参照して説明する。なお、以下に記載する製造方法は一例であって、同様の結果物が得られるのであればこれに限られない。
まず、基板１１を用意する。基板１１は、例えば５０μｍの厚みを備えるシリコン単結晶の基板を用いる。次に、基板１１の表面に付着した埃等の汚れを洗浄して除去した後、熱酸化法により基板１１の表面を酸化させ、図４（ａ）に示す、例えば１００ｎｍ〜３００ｎｍの厚みを有する酸化膜１２を形成する。
次に、フォトリソグラフィ等により、図４（ｂ）に示すように酸化膜１２上の下部電極１３ａ及び引出用電極層１３ｂを形成しない領域に、レジストパターン８１を形成する。次に、レジストパターン８１及び酸化膜１２の上面に、スパッタによって白金（Ｐｔ）を比較的薄く、例えば３０ｎｍ程度に堆積させ、白金層７１を形成する。
次に、レジストパターン８１をエッチング液で除去する。これによって、図４（ｃ）に示すように、レジストパターン８１上の白金層７１も除去される。即ち、リフトオフ法により、下部電極１３ａ及び引出用電極層１３ｂを酸化膜１２上に形成する。
次に、酸化膜１２、下部電極１３ａ及び引出用電極層１３ｂ上に、チタン酸バリウム液をスピンコート法等によって塗布し、続いて例えば２５０℃で仮焼成する。更に、例えば７５０℃で６０分焼成し、厚さ２５０μｍ程度のチタン酸バリウム層７２を形成する。
次に、誘電体層１４上にスパッタによって、例えばニッケルを厚さ１００ｎｍ程度に堆積し、第１ニッケル層７４を形成する。続いて、図４（ｄ）に示すように、電源用接続導体Ｉｖと接地用接続導体Ｉｇ形成領域に開口を有するレジストパターン８２をフォトリソグラフィ等により第１ニッケル層７４上に形成する。
次に、図５（ｅ）に示すようにレジストパターン８２をマスクとして、第１ニッケル層７４の電極パッド１８ｖ及び１８ｇに対応する領域をエッチング液によりエッチングして除去する。このエッチング液は、第１ニッケル層７４のみをエッチングし、チタン酸バリウム層７２はエッチングしないものが好ましく、例えば塩化第二鉄（ＦｅＣｌ３）液を用いる。これにより、開口部６２ｖ及び６２ｇが形成される。
次に、レジストパターン８２を除去する。続いて、第１ニッケル層７４をマスクとして、開口部を介して露出するチタン酸バリウム層７２を、例えば希フッ酸（ＨＦ）を用いてエッチングして除去する。これにより、図５（ｆ）に示すように誘電体層１４の開口部６１ｖ及び６１ｇが、開口部６２ｖ、６２ｇに対して自己整合的に形成される。なお、第１ニッケル層７４をマスクとして利用することによって、チタン酸バリウム層７２上に更にレジストパターンを形成する必要がなく工程を増加させることがなく、且つチタン酸バリウム層７２にレジストパターンに含まれる不純物が拡散する、現像液等で表面が荒れる等、誘電体層１４に生じる不良を防ぐことができる。なお、この工程においてレジストパターン８２を除去するのは、チタン酸バリウム層７２をエッチングした後でも構わない。
続いて、スパッタによって第１ニッケル層７４上及びコンタクトホール（開口部６１ｖ、６１ｇ、６２ｖ、６２ｇ）の内壁全体を覆うように、例えば厚さ１００ｎｍ程度にニッケルを堆積させ、図５（ｇ）に示すように第２ニッケル層７５を形成する。
次に、フォトリソグラフィ等によって第２ニッケル層７５上にレジストパターンを形成した後、レジストパターンをマスクとして塩化第二鉄液等を用いて図６（ｈ）に示すようにエッチングを行い、開口部６９及び開口部７０を形成する。これにより、上部配線１５ａと１５ｂ、上部配線１５ｃと１５ｄが形成される。
次に、レジストパターンをアッシング等で除去し、続いて、上部配線１５ｂ、１５ｄ上及び、開口部６９、開口部７０を充填するように感光型の絶縁膜１７を形成する。この際、誘電体層１４の側面（開口部６１ｖ、６１ｇ）は上部電極１５ｂ及び１５ｄにそれぞれ覆われているため、絶縁膜１７を形成する際の有機溶剤、フォトリソグラフィ工程の現像液等によって誘電体層１４の側面が荒れることを防ぐことができる。
次に、絶縁膜１７の開口部６３ｖ、開口部６３ｖを介して露出する上部電極１５ｂ、絶縁膜１７の開口部６３ｇ、開口部６３ｇを介して露出する上部電極１５ｄ、絶縁膜１７上にニッケルをスパッタによって堆積させ、パターニングすることによって図６（ｈ）に示すように金属膜１６ｖ、１６ｇを形成する。
続いて、メッキによって電極パッド１８ｖ及び１８ｇを形成する。なお、電極パッド１８ｖは、開口部６３ｖを充填するように形成され、電極パッド１８ｇは、開口部６３ｇを充填するように形成される。続いて、メッキ等により電極パッド１８ｖ及び１８ｇ上に、それぞれ金（Ａｕ）からなる金属層１９ｖ及び１９ｇを形成する。次に、金属層１９ｖ及び１９ｇ上に、それぞれ半田層を形成し、バンプ２０ｖ及び２０ｇを形成する。
続いて、基板１１の下面の電極パッド２３ｖ及び２３ｇが形成される領域に対応してレジストパターンを形成する。このレジストパターンをマスクとして、等方性エッチングにより例えば略円錐状に開口部６７ｖ、６７ｇを形成する。
次に、それぞれの開口部６７ｖ、６７ｇの表面と、基板１１の下面を覆うように、ポリイミドからなる絶縁層２１を形成する。次に、開口部６７ｖ及び６７ｇ上に形成された絶縁層２１上に、スパッタ等によりニッケルからなる金属層２２ｖ及び２２ｇを形成する。続いて、メッキ等により、金属層２２ｖ及び２２ｇ上に銅からなる電極パッド２３ｖ及び２３ｇを形成する。
以上の工程から図６（ｉ）に示すようにコンデンサ１０を備えるインターポーザ３０が製造される。
本実施の形態のコンデンサ１０の製造方法では、チタン酸バリウム層７２上に第１ニッケル層７４を形成し、第１ニッケル層７４上にレジストパターン８２を形成する。続いて第１ニッケル層７４に開口部６１ｖ、６１ｇを形成した上で、レジストパターン８２を除去し、第１ニッケル層７４をマスクとして、チタン酸バリウム層７２をエッチングし、誘電体層１４を形成する。従って、第１ニッケル層７４（上部電極１５ａ、１５ｃ）によって、レジストパターン８２に含まれる不純物が誘電体層１４内に拡散することを防ぐことができる。また、第１ニッケル層７４をマスクとしてエッチングすることができるため、誘電体層１４を形成するために、チタン酸バリウム層７２上にレジストパターンを形成する必要がないため、製造工程数が増加せず、更に誘電体層１４がフォトリソグラフィ工程の現像液等によって荒れることを防ぐことができる。
更に、マスクとして用いた第１ニッケル層７４を上部電極１５ａ、１５ｃとして利用することによって、マスクを剥離する工程が不要となり工程数の減少を図ることができる。また、マスクの剥離等の工程が不要なため、上部電極１５ａ及び１５ｃと、誘電体層１４との界面を良好に保つことができ、コンデンサ１０の品質が更に向上する。
更に、本実施の形態のコンデンサ１０の製造方法では、誘電体層１４の開口部内に第２ニッケル層（上部電極１５ｂ、１５ｄ）を形成することによって、絶縁層１７を形成する際の有機溶剤、フォトリソグラフィ工程の現像液等から誘電体層１４の側面（開口部６１ｖ、６１ｇ）を保護することができる。
このように本実施の形態によれば、高品質なコンデンサ１０が製造される。
本発明は上述した実施の形態に限られず、様々な修正及び応用が可能である。
本実施の形態では、コンデンサ１０がインターポーザ３０内に形成される場合を例に挙げて説明したが、これに限られない。
また、上述した実施の形態では上部電極１５ａ〜１５ｄを、２層から構成する場合を例に挙げて説明したが、これに限られず３層以上から構成することも可能である。また、上部電極はそれぞれ同一の材料によって形成される必要はなく、異種材料を組み合わせても良い。
本発明の実施の形態に係るコンデンサを備えるインターポーザの構成例を示す断面図である。 図１に示すインターポーザの機能を説明するための図である。 図１に示すインターポーザと回路基板と半導体パッケージの各電極の位置関係を示す図である。 本発明の実施の形態に係るコンデンサの製造方法を示す図である。 本発明の実施の形態に係るコンデンサの製造方法を示す図である。 本発明の実施の形態に係るコンデンサの製造方法を示す図である。
符号の説明
１０ コンデンサ
１１ 半導体基板
１２ 酸化膜
１３ａ 下部電極
１３ｂ 引出用電極層
１４ 誘電体層
１５ａ〜１５ｄ 上部電極
１６ｖ、１６ｇ 金属膜
１７ 絶縁膜
１８ｇ、１８ｖ、２３ｇ、２３ｖ 電極パッド
１９ｇ、１９ｖ 金属層
２０ｇ、２０ｖ バンプ
２１ 絶縁層
２２ｇ、２２ｖ 金属層
３０ インターポーザ
５０ 半導体パッケージ
７０ 回路基板

Claims (9)

  1. 基板と、
    前記基板の一方の主面に形成された下部電極と、
    前記基板の一方の主面に、前記下部電極から絶縁されて形成された引き出し電極層と、
    少なくとも前記下部電極を覆うように形成され、前記下部電極を覆う領域とは異なる領域であって前記引き出し電極層の上に形成された開口部を備える誘電体層と、
    少なくとも一部が前記誘電体層を介して前記下部電極と対向するように前記誘電体層上に形成された上部電極と、
    前記基板の前記引き出し電極層に対応する位置に形成され、前記基板の一方の主面から他方の主面まで接続するコンタクトホールと、を備え、
    前記上部電極は、前記誘電体層上に形成され、前記誘電体層の前記開口部と平面視して重なるように形成された開口部を備える第１の層と、該第１の層上及び前記誘電体層の前記開口部の内壁及び該第１の層の該開口部の内壁及び前記誘電体層の前記開口部を介して露出する前記引き出し電極層とを覆うように形成された第２の層と、を備え、
    前記第１の層と前記第２の層とは異なる材料から形成され、
    前記上部電極の前記第２の層の上に絶縁層が形成されることを特徴とするコンデンサ。
  2. 前記上部電極の前記第２の層は、前記誘電体層の前記開口部の内壁全面を覆うように形成されることを特徴とする請求項１に記載のコンデンサ。
  3. 前記基板の他方の主面に前記上部電極に接続される電極パッドが形成され、
    前記誘電体層の前記開口部は、該電極パッドが形成された領域に平面視して重なるように形成されることを特徴とする請求項１又は２に記載のコンデンサ。
  4. 前記電極パッドが形成される領域に平面視して重なるように、前記上部電極の第２の層上に前記上部電極の接続電極が形成されることを特徴とする請求項３に記載のコンデンサ。
  5. 基板の一方の主面上に下部電極を形成する下部電極形成工程と、
    前記基板の一方の主面上に引き出し電極層を形成する引き出し電極層形成工程と、
    少なくとも前記下部電極を覆うように誘電体層を形成する誘電体層形成工程と、
    少なくとも一部が前記誘電体層を介して前記下部電極と対向するように前記誘電体層上に上部電極の第１の層を形成する第１の層形成工程と、
    前記第１の層のうち前記誘電体層を介して前記下部電極と対向しない領域であって前記引き出し電極層に対向する領域に開口部を形成する開口部形成工程と、
    前記第１の層をマスクとして用いて、前記第１の層の開口部を介して前記引き出し電極層の上の前記誘電体層に開口部を形成する誘電体層開口部形成工程と、
    前記上部電極の第１の層上、前記第１の層の開口部の内壁及び前記誘電体層の前記開口部の内壁及び前記誘電体層の前記開口部の底面を覆うように、前記上部電極の第２の層を形成する第２の層形成工程と、
    前記上部電極の前記第２の層の上に絶縁層を形成する絶縁層形成工程と、
    前記基板の前記引き出し電極層に対応する位置に、前記基板の一方の主面から他方の主面まで接続するコンタクトホールを形成するコンタクトホール形成工程と、
    を備えることを特徴とするコンデンサの製造方法。
  6. 前記第２の層形成工程では、前記誘電体層の前記開口部の内壁全面を覆うように前記第２の層を形成することを特徴とする請求項５に記載のコンデンサの製造方法。
  7. 前記開口部形成工程では、前記上部電極の前記第１の層上にレジストパターンを形成し、該レジストパターンをエッチングマスクとして用いて前記第１の層をエッチングし、前記第１の層の前記開口部を形成し、
    前記上部電極の前記第１の層は、前記誘電体層内に該レジストパターンに含まれる不純物が拡散することを防ぐバリアとして機能することを特徴とする請求項５又は６に記載のコンデンサの製造方法。
  8. 前記誘電体層開口部形成工程で、前記誘電体層上に形成された前記上部電極の前記第１の層をマスクとして、第１の層により前記誘電体層を保護しつつ前記誘電体層の前記開口部をエッチング液を用いて形成する、ことを特徴とする請求項５乃至７のいずれか１項に記載のコンデンサの製造方法。
  9. 前記絶縁層形成工程では、前記第２の層により前記誘電体層を有機溶剤又は現像液から保護することを特徴とする請求項５乃至８のいずれか１項に記載のコンデンサの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589394B2 (en) 2007-04-10 2009-09-15 Ibiden Co., Ltd. Interposer
JP6266907B2 (ja) * 2013-07-03 2018-01-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
CN105592639B (zh) * 2014-10-23 2019-01-25 碁鼎科技秦皇岛有限公司 电路板及其制作方法
WO2023056082A1 (en) * 2021-10-01 2023-04-06 PsiQuantum Corp. Metal oxide wet etching method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648663A (en) * 1985-08-05 1997-07-15 Canon Kabushiki Kaisha Semiconductor structure having transistor and other elements on a common substrate and process for producing the same
US4804490A (en) * 1987-10-13 1989-02-14 Energy Conversion Devices, Inc. Method of fabricating stabilized threshold switching material
US6093615A (en) * 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
JP2658899B2 (ja) * 1994-09-22 1997-09-30 日本電気株式会社 半導体装置の製造方法
US5530288A (en) 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
US5728603A (en) * 1994-11-28 1998-03-17 Northern Telecom Limited Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
US6815762B2 (en) * 1997-05-30 2004-11-09 Hitachi, Ltd. Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines
US5912044A (en) 1997-01-10 1999-06-15 International Business Machines Corporation Method for forming thin film capacitors
SE520173C2 (sv) * 1997-04-29 2003-06-03 Ericsson Telefon Ab L M Förfarande för tillverkning av en kondensator i en integrerad krets
US6178082B1 (en) * 1998-02-26 2001-01-23 International Business Machines Corporation High temperature, conductive thin film diffusion barrier for ceramic/metal systems
US6724611B1 (en) 2000-03-29 2004-04-20 Intel Corporation Multi-layer chip capacitor
US6370012B1 (en) 2000-08-30 2002-04-09 International Business Machines Corporation Capacitor laminate for use in printed circuit board and as an interconnector
JP4795521B2 (ja) * 2000-10-16 2011-10-19 富士通株式会社 半導体装置及びその製造方法
US6958508B2 (en) 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
JP4447881B2 (ja) * 2003-10-14 2010-04-07 富士通株式会社 インターポーザの製造方法

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