JP5113624B2

JP5113624B2 - 試験装置

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Publication number: JP5113624B2
Application number: JP2008133623A
Authority: JP
Inventors: 健一長谷; 厚生佐原; 啓史中川
Original assignee: Advantest Corp
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Filing date: 2008-05-21
Publication date: 2013-01-09
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Description

本発明は、試験装置およびデバイスに関する。特に本発明は、被試験デバイスから出力されるデータを期待値データと比較することで被試験デバイスの良否を判定する試験装置、および、他のデバイスが出力する信号を受け取る受信部を備えるデバイスに関する。

近年、高速にデータを伝送できる通信規格、例えばＨＤＭＩ（Ｈｉｇｈ−ＤｅｆｉｎｉｔｉｏｎＭｕｌｔｉｍｅｄｉａＩｎｔｅｒｆａｃｅ）が提案されている。このような通信規格に準拠した通信を制御する半導体デバイスは、他の半導体デバイスと比較して極めて高いビットレートでデータの入出力を行う。このため、一般の半導体デバイスを試験するための汎用の試験装置では、このような通信用の半導体デバイスを適切に試験することができない場合がある。

また、半導体デバイスに試験パターンを入力し、それに応じて出力パターンを出力させる試験において、半導体デバイスの種類によっては、出力パターンの出力が開始されるタイミングが定まっていない場合がある。このような場合には、出力パターンの先頭を示す予め定められたパターン（以降、ヘッダパターンと呼ぶ）を、半導体デバイスに出力させている。試験装置は、このようなヘッダパターンの検出を条件に、出力パターンの取り込みを開始する（特許文献１−４を参照）。
特開２００６−１０６５１号公報特開２００６−３２１６号公報特開２００６−３３３１号公報特開２００６−３００９０号公報

このような、極めて高速なビットレートでデータを出力し、なおかつ、出力パターンの出力タイミングが不定な半導体デバイスを試験するためには、専用の試験装置の開発が必要で、それには多大な費用がかかる場合がある。これに対し、このようなデバイスを安価に試験する方法として、予め良品と判明しているそれと同種の半導体デバイス（ゴールデン・デバイスと呼ばれる）を用いる方法が考えられる。例えば、ゴールデン・デバイスが、被試験デバイスと適切に通信できることを条件に、その被試験デバイスを良品と判断する。

しかしながら、ゴールデン・デバイスを用いた試験の結果は、ゴールデン・デバイスの性能に依存する。即ち例えば、被試験デバイスが信号を出力するタイミングが、予め定められたタイミング・マージンから外れていたとしても、ゴールデン・デバイスの性能によってはその信号を適切に取り込むことができる場合がある。この場合には、本来は不良の被試験デバイスを良品と判断してしまう。このように、ゴールデン・デバイスを利用した試験はあくまでゴールデン・デバイスとの間の通信の可否を判定するものであって、信号出力のタイミングまたは信号の電圧レベルが規格に準拠しているかを正確に判断することはできない。

そこで本発明の一つの側面においては、上記の課題を解決することのできる試験装置およびデバイスを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスから受け取った出力パターンを格納するキャプチャメモリと、前記キャプチャメモリから前記出力パターンを読み出して、前記出力パターンにおける予め設定されたヘッダパターンと一致する箇所を検出するヘッダ検出部と、前記出力パターンにおける前記ヘッダパターンと一致する箇所以降のパターンと、対応する期待値パターンとの比較結果に基づいて、前記出力パターンの良否を判定する判定部とを備える試験装置を提供する。

また、第２の形態においては、他のデバイスが出力する信号を受け取る受信部を備えるデバイスであって、前記受信部は、正側入力から入力される正側信号および負側入力から入力される負側信号の差に応じた受信信号を出力する差動コンパレータと、前記他のデバイスが差動信号を出力する場合において、前記差動信号の正側信号および負側信号を前記差動コンパレータの前記正側入力および前記負側入力に入力し、前記他のデバイスがシングルエンド信号を出力する場合において、前記シングルエンド信号および前記シングルエンド信号の論理値の判定に用いる閾値を前記差動コンパレータの前記正側入力および前記負側入力の一方および他方に入力する切替部とを有するデバイスを提供する。

また、第３の形態においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスに試験信号を供給する試験信号供給部と、前記被試験デバイスが前記試験信号に応じて出力する出力信号を受信する受信部と、前記受信部が入力した前記出力信号の良否を判定する判定部とを備え、前記受信部は、正側入力から入力される正側信号および負側入力から入力される負側信号の差に応じた受信信号を出力する差動コンパレータと、前記他のデバイスが差動信号を出力する場合において、前記差動信号の正側信号および負側信号を前記差動コンパレータの前記正側入力および前記負側入力に入力し、前記他のデバイスがシングルエンド信号を出力する場合において、前記シングルエンド信号および前記シングルエンド信号の論理値の判定に用いる閾値を前記差動コンパレータの前記正側入力および前記負側入力の一方および他方に入力する切替部とを有する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施の形態に係る試験装置１０の全体構成を示す。試験装置１０は、制御装置１１０と、デバイスインターフェイス部１２０と、試験モジュール１３０とを備え、被試験デバイス（図中ではＤＵＴ：ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）１００の試験を行う。試験装置１０は、図示のように複数の被試験デバイス１００を並行して試験してもよいし、単一の被試験デバイス１００のみを試験してもよい。制御装置１１０は、試験モジュール１３０に指示して被試験デバイス１００の試験を制御する。デバイスインターフェイス部１２０は、複数の被試験デバイス１００のそれぞれを複数の試験モジュール１３０のそれぞれに接続する。

試験モジュール１３０は、接続先の被試験デバイス１００に対して試験信号を供給し、試験信号に応じて当該被試験デバイス１００が出力する出力信号に基づいて被試験デバイス１００の良否を判定する。試験モジュール１３０には、試験信号を供給する機能、および、出力信号を取り込むための機能の他、試験信号のタイミング・マージンを試験するための遅延素子が設けられている。試験モジュール１３０は、このような遅延素子を制御して、供給する試験信号を遅延させ、または、出力信号を取り込むタイミングを調節する。

図２は、本実施の形態に係るデバイスインターフェイス部１２０の構成の概略を示す。デバイスインターフェイス部１２０は、テストヘッド２００と、パフォーマンスボード２１０とを有する。テストヘッド２００には、複数の試験モジュール１３０が内蔵される。テストヘッド２００は、複数の被試験デバイス１００のそれぞれとの間で信号を授受する複数の端子を有し、複数の試験モジュール１３０と複数の被試験デバイス１００とを接続する。パフォーマンスボード２１０は、テストヘッド２００の上に載置され、複数の試験モジュール１３０に設けられた端子をソケット２４０に接続する。

パフォーマンスボード２１０は、複数のソケット２４０を有し、それら複数のソケット２４０のそれぞれには複数の被試験デバイス１００のそれぞれが装着される。テストヘッド２００にパフォーマンスボード２１０が搭載されると、被試験デバイス１００の各端子は試験モジュール１３０に接続される。また、付加ボード２３０は、パフォーマンスボード２１０に付加することができる。付加ボード２３０が付加された場合には、被試験デバイス１００の出力パターンは試験モジュール１３０に代えて付加ボード２３０により取り込まれて、被試験デバイス１００内のキャプチャメモリに一旦記憶される。そして、その後の処理によってその出力パターンは付加ボード２３０から試験モジュール１３０へ転送される。

本実施の形態に係る試験装置１０は、このように、出力パターンに基づく良否判定をパターン出力と同時にリアルタイムで行うのではなく、一旦付加ボード２３０に取り込んだ出力パターンに基づいてパターン出力の後に行うことを目的とする。これにより、テストヘッド２００および試験モジュール１３０の性能が被試験デバイス１００による極めて高速なデータ転送に未対応な場合であっても、付加ボード２３０に取り込んだデータに基づいて被試験デバイス１００の良否を適切に判定できる。このことは、試験装置１０の開発・生産費用の低減、従来型の試験装置１０との互換性の確保などの様々な利点をもたらすことができる。
以下、更に具体的に説明をすすめる。

図３は、本実施の形態に係る試験モジュール１３０を装着したテストヘッド２００の機能構成を示す。テストヘッド２００は、試験信号供給部３００と、複数のチャネル入出力部であるチャネル入出力部３１０（３１０−１〜３１０−Ｎ）と、複数のチャネル判定部であるチャネル判定部３２０（３２０−１〜３２０−Ｎ）とを備える。試験信号供給部３００は、例えば制御装置１１０の指示に基づいて被試験デバイス１００に試験信号を供給する。チャネル入出力部３１０−１〜Ｎは、被試験デバイス１００が有する複数の端子と接続されてこれらの複数の端子と信号を授受するために設けられている。たとえば、チャネル入出力部３１０−１〜Ｎの各々は、試験信号供給部３００の指示を受けて、対応する端子に試験パターンの一部を構成する信号を出力する。

また、チャネル入出力部３１０−１〜Ｎは、付加ボード２３０に接続され、付加ボード２３０に対し指示を与え、または、付加ボード２３０によって取り込まれて記憶された出力データを付加ボード２３０から取得してもよい。具体的には、第１のチャネル入出力部の一例であるチャネル入出力部３１０−１は、被試験デバイス１００に代えて、あるいは、被試験デバイス１００に加えて付加ボード２３０に接続されている。そして、チャネル入出力部３１０−１〜Ｎは、被試験デバイス１００からの出力パターンにおけるヘッダパターンと一致する箇所以降のパターンを付加ボード２３０から受け取る。また、第２のチャネル入出力部の一例であるチャネル入出力部３１０−２は、付加ボード２３０内に設けられた後述のキャプチャメモリから出力パターンを読み出してチャネル入出力部３１０−１へ出力する指示を付加ボード２３０へ与える。

また、第３のチャネル入出力部の一例であるチャネル入出力部３１０−３は、付加ボード２３０に接続されて、付加ボード２３０内のレジスタの読み出しおよび書き込みを行うためのインターフェイスとして用いられる。例えば、チャネル入出力部３１０−３は、図４に関連して後述するヘッダ格納レジスタ、調整回路に遅延量および分周・逓倍比を設定するためのレジスタ、および、セレクタの選択状態を設定するためのレジスタへのインターフェイスとして用いられてよい。また、更に他の例として、他のチャネル入出力部は、付加ボード２３０がキャプチャメモリから出力パターンを読み出す読出し動作の基準となるクロック信号を付加ボード２３０に対し出力する役割を果たしてもよい。

チャネル判定部３２０−１〜Ｎは、チャネル入出力部３１０−１〜Ｎに対応して設けられる。そして、チャネル判定部３２０−１〜Ｎのそれぞれは、被試験デバイス１００の対応する端子からチャネル入出力部３１０−１〜Ｎのうち対応するものを介して被試験デバイス１００の出力信号を入力し、その出力信号を期待値信号と比較する。この期待値信号は制御装置１１０から供給を受けてもよい。そして、チャネル判定部３２０−１〜Ｎは、この比較の結果に基づいてこの出力信号の良否を判定する。良否の判定結果は制御装置１１０などを介して外部に出力されてもよい。一例として、第１のチャネル入出力部に対応する第１のチャネル判定部であるチャネル判定部３２０−１は、チャネル入出力部３１０−１が受け取ったパターンと対応する期待値パターンとの比較結果に基づいて、出力パターンの良否を判定する。

図４は、本実施の形態に係る付加ボード２３０の機能構成を示す。付加ボード２３０は、本実施形態に係るデバイスの一例であって、本実施形態に係る他のデバイスである被試験デバイス１００が出力する出力信号を受信する。具体的構成として、付加ボード２３０は、受信部４００と、セレクタ４０５と、パラレル変換部４１０と、調整回路４１５と、キャプチャメモリ４２０と、ヘッダ検出部４３０と、ヘッダ格納レジスタ４４０とを有する。受信部４００は、被試験デバイス１００が試験信号に応じて出力する出力パターンを基準クロックに対応付けて受信する。受信した出力パターンはセレクタ４０５に対し出力される。これに加えて、受信部４００は、受信した出力パターンをセレクタ４０５または試験モジュール１３０に対し選択的に出力してもよい。これにより、いわゆるＤＣ試験のような、高いビットレートへの対応が不要な試験については、キャプチャメモリ４２０を用いずに試験モジュール１３０により効率的に実現できる。

セレクタ４０５は、キャプチャメモリ４２０の記憶容量によっては一度に全ての出力パターンを記憶しきれないので、複数の出力パターンから所定の出力パターンのみを選択してパラレル変換部４１０に供給する。パラレル変換部４１０は、被試験デバイス１００がシリアルに出力する出力パターンを、パラレルの出力パターンに変換する。調整回路４１５は、受信部４００が受信した基準クロックの周波数および位相を調整してパラレル変換部４１０に入力する。例えば、調整回路４１５は、遅延素子とＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）を直列に接続することによって実現される。そして、遅延素子によって基準クロックの位相を変化させ、かつ、ＰＬＬによって基準クロックの周波数を所定の値に変更する。この遅延素子の遅延量またはＰＬＬの設定を変更することによって、出力パターンを示す出力信号と基準クロックとの位相差を所定の大きさに変更して、様々な試験を実現することができる。

キャプチャメモリ４２０は、被試験デバイス１００から受け取って、パラレル変換部４１０により変換されたパラレルの出力パターンを、連続する複数のアドレスに格納する。ヘッダ格納レジスタ４４０は、予め設定されたヘッダパターンを記憶している。ヘッダパターンとは、被試験デバイス１００の仕様によって予め定められた、出力パターンの開始箇所を示すビット列である。ヘッダパターンの具体的な内容は仕様によって異なるが、望ましくは２ビット以上のデータであって出力にクロックサイクル２サイクル分以上を要するデータである。ヘッダパターンは、試験の開始前などに任意に設定可能であってもよい。具体的には、ヘッダ格納レジスタ４４０は、試験モジュール１３０のチャネル判定部３２０−２などから指示を受けて、ヘッダパターンを所定の値に設定してもよい。

ヘッダ検出部４３０は、試験モジュール１３０のチャネル入出力部３１０−２などから指示を受けて動作を開始して、キャプチャメモリ４２０の連続する複数のアドレスからパラレル変換された出力パターンを順次読み出す。そして、ヘッダ検出部４３０は、読み出した出力パターンにおけるヘッダパターンと一致する箇所を検出する。そして、ヘッダ検出部４３０は、出力パターンにおけるヘッダパターンと一致する箇所以降のパターンを、試験モジュール１３０のチャネル入出力部３１０−１に対し出力する。これを受けて、チャネル入出力部３１０−１は、出力されたこのパターンと、対応する期待値パターンとを比較し、その比較結果に基づいて、出力パターンの良否を判定する。

図５は、本実施の形態に係る出力パターンの一例をヘッダパターンと対比して示す。被試験デバイス１００がデータの出力を開始する前においては、被試験デバイス１００の各端子から出力される信号レベルは、仕様によって定められたものではなく、被試験デバイス１００の回路内の終端抵抗の配置または被試験デバイス１００が外部から受ける信号ノイズなどによって不定な大きさとなる。また、被試験デバイス１００の種類によっては、クロック信号の起ち上がりや起ち下がり位置とは無関係に出力パターンの出力を開始する場合がある。したがって、試験装置１０は、被試験デバイス１００によるデータ出力の開始前におけるこのような不定なレベルの信号をデータとして取り込んでしまう場合がある。このデータを不定パターン５００として図５に示す。

被試験デバイス１００は、出力データの先頭にそれが出力データの先頭であることを示す予め定められたヘッダパターンを出力する。このヘッダパターンをヘッダパターン５１０とする。また、このヘッダパターンは、一例としては１０１１という４桁のビット列である。ヘッダ検出部４３０は、出力パターンを先頭から順次走査して、ヘッダ格納レジスタ４４０に予め記憶しているヘッダパターンと比較する。この走査は、キャプチャメモリ４２０から順次読み出すパラレルの出力パターンを、１ビットずつシフトしながらヘッダパターンと比較することによって実現されてもよい。また、この走査は、キャプチャメモリ４２０から読み出す出力パターンの一部ずつを所定のレジスタに順次格納し、そのレジスタの値とヘッダパターンとを比較することによって実現されてもよい。

出力パターンの一部がヘッダパターンに一致した場合には、ヘッダ格納レジスタ４４０は、一致した箇所以降のパターンを示すデータを試験モジュール１３０に対し転送する。このパターンを試験用パターン５２０とする。この試験用パターン５２０を期待値パターンと比較することで、被試験デバイス１００の試験が実現される。なお、出力パターンがヘッダパターンと一致した場合において、ヘッダ検出部４３０は、一致した箇所以降の出力パターンに、ヘッダパターンが出現した出力パターン中の位置を示す情報等の付加情報を付加したうえで、テストヘッド２００に対し出力してもよい。

図６は、本実施の形態に係る受信部４００の構成の概略を示す。受信部４００は、複数の端子別受信部６０を有する。それぞれの端子別受信部６０は、被試験デバイス１００における差動信号を出力する端子に対応して設けられている。そして、端子別受信部６０は、差動コンパレータ６００と、シングルエンド切替部６１０とを有する。差動コンパレータ６００は、被試験デバイス１００が差動信号として出力する出力パターンを受け取って、パラレル変換部４１０に出力する。シングルエンド切替部６１０は、被試験デバイス１００の出力端子と差動コンパレータ６００とを接続する信号線上に設けられ、被試験デバイス１００から出力される信号を差動コンパレータ６００に転送する。

具体的には、シングルエンド切替部６１０は、被試験デバイス１００が差動信号を出力する場合において、その差動信号の正側信号および負側信号を差動コンパレータ６００の正側入力および負側入力に入力する。そして、差動コンパレータ６００は、差動信号の正側入力から入力される正側信号および負側入力から入力される負側信号の差に応じた受信信号をパラレル変換部４１０に出力する。一例としては、正側信号の電圧レベルが負側信号よりも高い場合には論理値真を示す受信信号が、正側信号の電圧レベルが負側信号よりも低い場合には論理値偽を示す受信信号が、それぞれ出力される。

また、シングルエンド切替部６１０は、この差動コンパレータ６００を利用して正側信号単独の試験、負側信号単独の試験、または、シングルエンド出力を行う端子の試験を行ってもよい。以下、図７および図８にその一例を示す。

図７は、本実施の形態に係る受信部４００を利用して差動信号の正側信号の良否を判定する試験の概略を示す。この試験の場合において、シングルエンド切替部６１０は、差動コンパレータ６００の負側入力に、差動信号の負側信号に代えて差動信号の正側信号の閾値（例えば電圧レベルがＶＨの信号）を入力する。また、この場合は、シングルエンド切替部６１０は、差動信号の負側出力を、終端の直列抵抗を介して差動信号の中心電圧ＶＴＴに接続することが望ましい。このような構成により、正側信号が所定の閾値を越えて変化する良好なものかどうかを単独で試験することができる。

また、図７と同様の構成によって、被試験デバイス１００が出力するシングルエンド信号の良否を判定することもできる。この場合において、シングルエンド切替部６１０は、出力されるシングルエンド信号およびそのシングルエンド信号の論理値の判定に用いる閾値を差動コンパレータ６００の正側入力および負側入力の一方および他方に入力する。この結果差動コンパレータ６００は、シングルエンド信号および論理値の判定に用いる閾値の差分に応じた受信信号を出力する。これにより、後段の回路は、シングルエンド信号の電圧レベルが閾値を超えて論理値真となっているかどうかを判別できる。

図８は、本実施の形態に係る受信部４００を利用して差動信号の負側信号の良否を判定する試験の概略を示す。この試験の場合において、シングルエンド切替部６１０は、差動コンパレータ６００の正側入力に、差動信号の正側信号に代えて差動信号の負側信号の閾値（例えば電圧レベルがＶＬの信号）を入力する。また、この場合は、シングルエンド切替部６１０は、差動信号の正側出力を、終端の直列抵抗を介して差動信号の中心電圧ＶＴＴに接続することが望ましい。このような構成により、負側信号が所定の閾値を越えて変化する正常なものかどうかを単独で試験することができる。

なお、図６から図８を参照して説明した受信部４００は、被試験デバイス１００と通信する他のデバイス、たとえば被試験デバイス１００自体と同種の半導体デバイスに設けられてもよい。このような構成とすることで、当該他のデバイスは、通信先の半導体デバイスが差動信号を出力する場合であってもシングルエンド信号を出力する場合であっても、それらの双方に対応して適切に信号を取り込むことができる。

以上、本実施の形態に係る試験装置１０によれば、出力パターンに基づく良否判定をパターン出力と同時にリアルタイムで行うのではなく、一旦付加ボード２３０に取り込んだ出力パターンに基づいてパターン出力の後に行うことができる。これにより、テストヘッド２００および試験モジュール１３０の性能が被試験デバイス１００による極めて高速なデータ転送に未対応な場合であっても、付加ボード２３０に取り込んだデータに基づいて被試験デバイス１００の良否を適切に判定できる。また、付加ボード２３０においては試験開始のタイミングを適切に定めるためのヘッダパターン検出、ならびに、差動信号およびシングルエンド信号の双方に対応可能な差動コンパレータやその関連回路などを提供して、様々な種類のデバイスまたは様々な種類の試験に柔軟に対応できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。例えば、キャプチャメモリ４２０およびその周辺回路は付加ボード２３０に代えて、制御装置１１０、パフォーマンスボード２１０またはテストヘッド２００に設けられてよい。制御装置１１０に設けられるとは、より具体的には、制御装置１１０を実現するメインフレーム・コンピュータが有する回路ボードに設けられることをいう。このように、キャプチャメモリ４２０を付加ボード２３０に設けるのは既存の試験装置１０との間の互換性確保等のためであって、これは実施例の１つに過ぎない。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明の（一）実施形態によれば、被試験デバイスから出力されるデータを期待値と比較することで被試験デバイスの良否を判定する試験装置およびデバイスを実現することができる。

本実施の形態に係る試験装置１０の全体構成を示す。本実施の形態に係るデバイスインターフェイス部１２０の構成の概略を示す。本実施の形態に係る試験モジュール１３０を装着したテストヘッド２００の機能構成を示す。本実施の形態に係る付加ボード２３０の機能構成を示す。本実施の形態に係る出力パターンの一例をヘッダパターンと対比して示す。本実施の形態に係る受信部４００の構成の概略を示す。本実施の形態に係る受信部４００を利用して差動信号の正側信号の良否を判定する試験の概略を示す。本実施の形態に係る受信部４００を利用して差動信号の負側信号の良否を判定する試験の概略を示す。

符号の説明

１０・・・試験装置、６０・・・端子別受信部、１００・・・被試験デバイス、１１０・・・制御装置、１２０・・・デバイスインターフェイス部、１３０・・・試験モジュール、２００・・・テストヘッド、２１０・・・パフォーマンスボード、２３０・・・付加ボード、２４０・・・ソケット、３００・・・試験信号供給部、３１０・・・チャネル入出力部、３２０・・・チャネル判定部、４００・・・受信部、４０５・・・セレクタ、４１０・・・パラレル変換部、４１５・・・調整回路、４２０・・・キャプチャメモリ、４３０・・・ヘッダ検出部、４４０・・・ヘッダ格納レジスタ、５００・・・不定パターン、５１０・・・ヘッダパターン、５２０・・・試験用パターン、６００・・・差動コンパレータ、６１０・・・シングルエンド切替部

Claims

被試験デバイスを試験する試験装置であって、
前記被試験デバイスがシリアルに出力する出力パターンを受け取る受信部と、
前記受信部から受け取った前記出力パターンを、パラレルの前記出力パターンに変換するパラレル変換部と、
前記パラレル変換部から受け取った出力パターンを格納するキャプチャメモリと、
前記キャプチャメモリから前記出力パターンを読み出して、前記出力パターンにおける予め設定されたヘッダパターンと一致する箇所を検出するヘッダ検出部と、
前記出力パターンにおける前記ヘッダパターンと一致する箇所以降のパターンと、対応する期待値パターンとの比較結果に基づいて、前記出力パターンの良否を判定する判定部と、
を備え、
前記受信部、前記パラレル変換部、前記キャプチャメモリおよび前記ヘッダ検出部は、前記被試験デバイスを搭載するパフォーマンスボードに付加される付加ボード上に設けられ、
前記判定部は、前記付加ボード外に設けられ、
前記受信部はパラレル変換部、又は、前記判定部に前記出力パターンを選択的に出力し、
前記キャプチャメモリは、パラレルの前記出力パターンを連続する複数のアドレスに格納し、
前記ヘッダ検出部は、前記キャプチャメモリの連続する前記複数のアドレスから順次読み出したパラレルの前記出力パターンにおける前記ヘッダパターンと一致する箇所を検出する試験装置。
前記被試験デバイスが出力する前記出力パターンを受け取り、正側入力および負側入力を有する、差動コンパレータと、
前記正側入力または前記負側入力の一方に前記出力パターンを入力し、他方に固定電圧を入力するシングルエンド切替部と
を更に備える請求項１に記載の試験装置。
テストヘッドをさらに備え、
前記テストヘッドは、
試験デバイスが有する複数の端子と接続されて前記複数の端子と信号を授受するための複数のチャネル入出力部と、
前記複数のチャネル入出力部に対応して設けられ、被試験デバイスの対応する端子から前記チャネル入出力部を介して入力される被試験デバイスの出力信号を期待値と比較する複数のチャネル判定部と
を有し、
前記複数のチャネル入出力部の一部である第１のチャネル入出力部は、前記被試験デバイスに代えて前記付加ボードに接続されて、前記出力パターンにおけるヘッダパターンと一致する箇所以降のパターンを前記付加ボードから受け取り、
前記第１のチャネル入出力部に対応する第１のチャネル判定部は、前記第１のチャネル入出力部が受け取ったパターンと対応する期待値パターンとの比較結果に基づいて、前記出力パターンの良否を判定する
請求項１に記載の試験装置。
前記複数のチャネル入出力部の一部である第２のチャネル入出力部は、前記キャプチャメモリから前記出力パターンを読み出して前記第１のチャネル入出力部へ出力する指示を前記付加ボードへ与える請求項３に記載の試験装置。
前記複数のチャネル入出力部の一部である第３のチャネル入出力部は、前記付加ボードに接続されて、前記付加ボード内のレジスタの読み出しおよび書き込みを行うためのインターフェイスとして用いられる請求項３に記載の試験装置。
前記被試験デバイスが差動信号として出力する前記出力パターンを受け取る差動コンパレータと、
前記差動信号の正側信号の良否を判定する場合において、前記差動コンパレータの負側入力に、前記差動信号の負側信号に代えて前記差動信号の正側信号の閾値を入力するシングルエンド切替部と
を更に備える請求項１に記載の試験装置。
前記シングルエンド切替部は、前記差動信号の負側信号の良否を判定する場合において、前記差動コンパレータの正側入力に、前記差動信号の正側信号に代えて前記差動信号の負側信号の閾値を入力する請求項６に記載の試験装置。
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに試験信号を供給する試験信号供給部と、
前記被試験デバイスが前記試験信号に応じてシリアルに出力する出力信号を受信する受信部と、
前記受信部から受け取った前記出力信号を、パラレルの前記出力信号に変換するパラレル変換部と、
前記パラレル変換部から受け取った前記出力信号を格納するキャプチャメモリと、
前記キャプチャメモリから前記出力信号を読み出して、前記出力信号における予め設定されたヘッダパターンと一致する箇所を検出するヘッダ検出部と、
前記出力信号における前記ヘッダパターンと一致する箇所以降のパターンと、対応する期待値パターンとの比較結果に基づいて、前記出力信号の良否を判定する判定部と、
を備え、
前記受信部は、
正側入力から入力される正側信号および負側入力から入力される負側信号の差に応じた受信信号を出力する差動コンパレータと、
前記被試験デバイスが差動信号を出力する場合において、前記差動信号の正側信号および負側信号を前記差動コンパレータの前記正側入力および前記負側入力に入力し、前記被試験デバイスがシングルエンド信号を出力する場合において、前記シングルエンド信号および前記シングルエンド信号の論理値の判定に用いる閾値を前記差動コンパレータの前記正側入力および前記負側入力の一方および他方に入力する切替部と
を有し、
前記受信部、前記パラレル変換部、前記キャプチャメモリおよび前記ヘッダ検出部は、前記被試験デバイスを搭載するパフォーマンスボードに付加される付加ボード上に設けられ、
前記判定部は、前記付加ボード外に設けられ、
前記キャプチャメモリは、パラレルの前記出力信号を連続する複数のアドレスに格納し、
前記ヘッダ検出部は、前記キャプチャメモリの連続する前記複数のアドレスから順次読み出したパラレルの前記出力信号における前記ヘッダパターンと一致する箇所を検出し、
前記受信部は前記パラレル変換部、又は、前記判定部に前記出力信号を選択的に出力する試験装置。