JP5113845B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。

記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。

図２は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図２に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。

逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。

典型的な相変化メモリは、例えば図３に示すようにメモリセル・アレイＭＣＡ、ワードドライバ群ＷＤＢ、マルチプレクサＭＵＸ、書換え回路ＰＲＧＭ、センスアンプＳＡとで構成される。メモリセル・アレイＭＣＡは、ワード線ＷＬ０、ＷＬ１、…とビット線ＢＬ０、ＢＬ１、…との交点に行列状に配置されたメモリセルＭＣ００、ＭＣ１０、…、で構成される。メモリセルは、例えばＭＣ００に示すように、上述した抵抗性記憶素子ＲＥと選択トランジスタＣＴとがビット線ＢＬ０と接地電圧端子との間に挿入された構成である。選択トランジスタＣＴのゲート電極は、ワード線ＷＬ０に接続される。ワードドライバ群ＷＤＢは、図では省略されているアドレス信号に応じて、ワード線ＷＬ０、ＷＬ１、…から一本を選択する。マルチプレクサＭＵＸは、図では省略されているアドレス信号に応じて、ビット線ＢＬ０、ＢＬ１、…から一本を選択して、書換え回路ＰＲＧＭまたはセンスアンプＳＡに接続する。

特許文献１には、階層構造を有する半導体メモリ装置のレイアウト構造及びそのレイアウト方法が記載されている。具体的には、グローバルビット線の配線領域に、メモリセルと同じ構造体を形成して、メモリセル・アレイにおける構造体のレイアウト・パターンの規則性を維持している。特許文献２には、メモリセル・アレイの周囲にメモリセルと同様の構造体を配置する旨が記載されている。
特開２００６−２９５１１７号公報 特開２００４−３４９５０４号公報 特開２００４−１５４７５２号公報 「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ，ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）」、（米国）、２００１年、ｐ．８０３−８０６ 「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７２−４７３ 「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７４−４７５

ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、抵抗性記憶素子の形成時にカルコゲナイド材料の昇華による製造装置の汚染を防ぐ工夫が必要であることが明らかとなった。

第一に、相変化メモリのレイアウトについて検討した。図４（ａ）は、図３に示したメモリセル・アレイにおけるビット線ＢＬ０上のメモリセルの回路構成、図４（ｂ）はレイアウト、図４（ｃ）は断面構造を示している。図４（ｂ）のレイアウト図において、ＡＡ０、ＡＡ１、ＡＡ２、…は、選択トランジスタのドレイン電極及びソース電極、チャネルとなる活性化領域パターンである。活性化領域パターンは、二つのメモリセル毎に分割されている。例えば活性化領域パターンＡＡ０は、メモリセルＭＣ００とＭＣ１０の形成に用いられる。ＦＧは、ワード線ＷＬ０、ＷＬ１、…となるポリシリコン・パターンである。ＲＬＡ、ＲＬは、抵抗性記憶素子パターンである。特に、パターンＲＬＡは、ビット線ＢＬ０端に配置されるメモリセルＭＣ００における記憶素子である。ＢＣは、活性化領域と抵抗性記憶素子とを接続するための下部コンタクト・パターンである。ＴＣ、ＴＣＡは、抵抗性記憶素子と図では省略されている上部配線層とを接続するための上部コンタクト・パターンである。特に、パターンＴＣＡは、ビット線ＢＬ０端に配置されるメモリセルＭＣ００において、抵抗性記憶素子上に形成される上部コンタクトである。

図４（ｃ）の断面図は、説明を簡単にするために、要部構造を示している。１００は、Ｐ型シリコン基板である。１０１は、選択トランジスタのゲート電極が接続されるワード線である。１０２は、選択トランジスタのドレイン電極及びソース電極となるｎ＋拡散層である。１０４はＰウェル、１０６は素子分離のための絶縁体である。１２０、１２０Ａは、抵抗性記憶素子である。特に１２０Ａは、メモリセルＭＣ００における抵抗性記憶素子である。１３１は、下部コンタクトである。１３２、１３２Ａは、上部コンタクトである。特に、１３２Ａは、ビット線ＢＬ０端に配置されるメモリセルＭＣ００において、抵抗性記憶素子１２０Ａ上に形成される上部コンタクトである。

このような構造において、ビット線ＢＬ０端すなわちメモリセル・アレイの外周付近に配置されるメモリセルＭＣ００では、抵抗性記憶素子のパターン密度が低下するため、フォトリソグラフィ工程では、当初の設計寸法より小さな面積にパターニングされる虞がある。また、その後のドライエッチング工程においては、パターン密度の低下によるローディング効果のために横方向へのエッチングが余分に進み、最終的な抵抗性記憶素子の面積が小さくなる虞がある。このように記憶素子の面積が相対的に小さくなると、上部コンタクト・パターンＴＣＡ（１３２Ａ）が記憶素子パターンＲＬＡ（１２０）をはみ出してしまう恐れがあることがわかった。この問題を考えるために、抵抗性記憶素子に関する断面構造を図５に詳述する。

図４に記載の抵抗性記憶素子１２０、１２０Ａ（ＲＬ、ＲＬＡ）は、実際は、図５に示すように界面層３００、カルコゲナイド材料３０１、タングステン電極３０２で構成される。また、記憶素子は、シリコン・ナイトライド３０３、３０４とで保護される。４００は、層間絶縁膜である。上部コンタクト孔１３２Ｈ、１３２ＡＨは、上部コンタクト１３２、１３２Ａとなるタングステンを埋め込むためのコンタクト孔である。これらのコンタクト孔は、下部コンタクト１３１上ではシリコン・ナイトライド３０４、抵抗性記憶素子上ではシリコン・ナイトライド３０３を夫々エッチング・ストッパーに用いて形成される。ところが、メモリセルＭＣ００においては、上部コンタクト孔１３２ＡＨが記憶素子からはみ出してしまい、記憶素子の側壁に形成されたシリコン・ナイトライド３０４が削り取られる。このため、カルコゲナイド材料３０１が露出された状態で、真空ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて上部コンタクトとなるタングステンの埋め込みが行われる。この工程では、ターゲット・ウェハがカルコゲナイド材料の昇華温度（２００℃前後）以上に加熱されるため、カルコゲナイド材料の昇華によってＣＶＤ製造装置が汚染される恐れがある。この問題を回避するために、上部コンタクト・パターンＴＣＡ（１３２Ａ）がはみ出さないように記憶素子パターンＲＬおよびＲＬＡの面積を大きくすると、メモリセル・アレイの面積が増大してしまう問題が新たに生じる。

第二に、前述の上部コンタクト孔のドライエッチング深さについて検討した。図６は、メモリセルＭＣ００における抵抗性記憶素子（１２０、ＲＬ）のパターンが、所望の大きさに加工されている場合の断面構造を示している。同図で注目している点は、化学機械研磨ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、ビット線ＢＬ０端すなわちメモリセル・アレイの外周に配置されるメモリセルＭＣ００では、層間絶縁膜４００が薄くなってしまうことである。この結果、上部コンタクト孔１３２ＨＢが、シリコン・ナイトライド３０４、３０３及びタングステン層３０２を突き破って、カルコゲナイド３０１にまで到達する虞がある。このような状況においても先に図５で説明したように、露出されたカルコゲナイド材料３０１の上に、上部コンタクトとなるタングステンが堆積される。よって、この工程でターゲット・ウェハが加熱された際に、カルコゲナイド材料の昇華によりＣＶＤ製造装置内部が汚染される可能性がある。

本発明の課題は、これらの問題を解決することである。すなわち、本発明の目的は、メモリアレイ加工の不均一性によって、カルコゲナイド材料が暴露されることなく、小面積の相変化メモリを実現することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、相変化メモリを有する半導体装置において、センスアンプとメモリセル・アレイとの間、並びにワードドライバとメモリセル・アレイとの間に、バッファセルを配置する。バッファセルは、メモリセルと同じ抵抗性記憶素子と選択トランジスタとで構成される。メモリセルにおける抵抗性記憶素子は、その上部に形成されたコンタクトを介してビット線に接続される。一方、バッファセルでは、抵抗性記憶素子の上部にコンタクトは形成されず、メモリセル内のコンタクトが加工される時は、絶縁物に覆われたままの状態に保たれる。このような加工方法により、抵抗性記憶素子に用いられるカルコゲナイド膜の暴露や昇華を回避することができる。

本発明によれば、製造装置の汚染を招くことなく、相変化メモリを製造することができる。

（ａ），（ｂ）は本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリのレイアウトと断面構造の例を示す図である。 相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す図である。 相変化メモリの構成例を示す図である。 （ａ），（ｂ），（ｃ）は図３に記載の相変化メモリのレイアウトと断面構造の例を示す図である。 図４に記載の相変化メモリの断面構造の例を詳細に示す図である。 図４に記載の相変化メモリの断面構造の別の例を詳細に示す図である。 図１の相変化メモリの回路構成の例を示す図である。 図１に記載の相変化メモリのフォトリソグラフィ工程の例を詳細に示す図である。 図１に記載の相変化メモリの断面構造の例を詳細に示す図である。 （ａ），（ｂ）は本発明の実施の形態２の半導体装置において、それに含まれる相変化メモリのレイアウトと断面構造の例を示す図である。 本発明の実施の形態３の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 （ａ），（ｂ）は図１１に記載の相変化メモリのレイアウトと断面構造の例を示す図である。 図１２に記載の相変化メモリの断面構造の例を詳細に示す図である。 （ａ），（ｂ）は本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリのレイアウトと断面構造の例を示す図である。 本発明の実施の形態５の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 （ａ），（ｂ）は図１５に記載の相変化メモリのレイアウトと断面構造の例を示す図である。 本発明の実施の形態６の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 （ａ），（ｂ）は図１７に記載の相変化メモリのレイアウトと断面構造の例を示す図である。 本発明の実施の形態７の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 （ａ），（ｂ）は図１９に記載の相変化メモリのレイアウトと断面構造の例を示す図である。 （ａ），（ｂ）は図１９に記載の相変化メモリのレイアウトと断面構造の別の例を示す図である。 本発明の実施の形態８の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 図２２に記載の相変化メモリのセット動作におけるタイミング・ダイアグラムの例を示す図である。 本発明の実施の形態９の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 （ａ），（ｂ），（ｃ）は図２４に記載の相変化メモリのレイアウトと断面構造の例を示す図である。 本発明の実施の形態１０の半導体装置において、それに含まれる相変化メモリの回路構成の例を示す図である。 （ａ），（ｂ），（ｃ）は図２６に記載の相変化メモリのレイアウトと断面構造の例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。

（実施の形態１）
図７は、本発明の実施の形態１による相変化メモリの要部ブロックの構成例を示している。即ち、当該相変化メモリは、メモリセル・アレイＭＣＡとマルチプレクサＭＵＸ、ワードドライバ群ＷＤＢ、書換え回路ＰＲＧＭ、センスアンプＳＡに加え、メモリセル・アレイＭＣＡの周囲に配置された８つのバッファセル・アレイＹＬＢＣＡ、ＹＲＢＣＡ、ＸＵＢＣＡ、ＸＢＢＣＡ、ＵＬＢＣＡ、ＵＲＢＣＡ、ＢＬＢＣＡ、ＢＲＢＣＡとで構成される。８つのバッファセル・アレイを除いた構成は、図３に示したものと同じである。当該相変化メモリの特徴は、メモリセル・アレイＭＣＡの周囲に、例えばバッファセル・アレイＹＬＢＣＡ内のバッファセルＹＢＣ００のようにビット線ＢＬ０との接続を断った抵抗性記憶素子ＲＥと選択トランジスタＣＴからなるセルを配置することにある。以下では、バッファセル・アレイの構成について、詳しく説明する。

バッファセル・アレイＹＬＢＣＡ（第２の複数のバッファセル）は、二本の接地電圧給電線（第２の電圧給電線）とビット線ＢＬ０、ＢＬ１、…との各交点に配置されたバッファセルＹＢＣ００、ＹＢＣ１０、…で構成され、マルチプレクサＭＵＸとメモリセル・アレイＭＣＡとの間に配置される。バッファセルの各々を構成する抵抗性記憶素子ＲＥと選択トランジスタＣＴは、メモリセル・アレイＭＣＡ内のメモリセルと同じ構造である。バッファセル・アレイＹＲＢＣＡは、バッファセル・アレイＹＬＢＣＡと同じ構成であり、バッファセル・アレイＹＬＢＣＡと対を成すように各ビット線の他端に配置される。

バッファセル・アレイＸＵＢＣＡ（第１の複数のバッファセル）は、二本の接地電圧給電線（第１の電圧給電線）とワード線ＷＬ０、ＷＬ１、…との各交点に配置されたバッファセルＸＢＣ００、ＸＢＣ１０、…で構成され、ワードドライバ群ＷＤＢとメモリセル・アレイＭＣＡとの間に配置される。二本の接地電圧給電線は、メモリセル・アレイＭＣＡにおけるビット線に対応するものであり、各バッファセル内の抵抗性記憶素子は、この接地電圧給電線から切り離されている。バッファセル・アレイＸＢＢＣＡは、バッファセル・アレイＸＵＢＣＡと同じ構成であり、バッファセル・アレイＸＵＢＣＡと対を成すように各ワード線の他端に配置される。

バッファセル・アレイＵＬＢＣＡ、ＵＲＢＣＡ、ＢＬＢＣＡ、ＢＲＢＣＡの夫々は、ワード線に平行な２本の接地電圧給電線とビット線に平行な２本の接地電圧給電線との交点に配置されたバッファセルＣＢＣ００、ＣＢＣ１０、ＣＢＣ０１、ＣＢＣ１１とで構成される。他のバッファセル・アレイＹＬＢＣＡ、ＹＲＢＣＡ、ＸＵＢＣＡ、ＸＢＢＣＡと共に、メモリセル・アレイＭＣＡの周囲に配置する。

図１（ａ）は、図７に示した相変化メモリのビット線ＢＬ０におけるバッファセル・アレイＹＬＢＣＡとメモリセル・アレイＭＣＡのレイアウトを示し、図１（ｂ）は断面構造を示している。図４と比べると、第一金属層１１０のパターンＦＭ、第二金属層１１１のパターンＳＭ、第一ビア１３０のパターンＦＶが新たに追加されている。第一金属層１１０は、接地電圧給電線に用いられる。第二金属層１１１は、ビット線ＢＬ０に用いられる。第一ビア１３０は、上部コンタクト（ＴＣ）と同じ軸上に配置され、前述の第一金属層１１０と第二金属層１１１とを接続するために用いられる。バッファセルＹＢＣ００、ＹＢＣ１０において、抵抗性記憶素子（ＲＬ、１２０）上の上部コンタクト（ＴＣ、１３２）を取り除くことにより、図７の回路図に示したように、抵抗性記憶素子（ＲＬ、１２０）とビット線（ＳＭ、１１１）との接続を断つ。

図８は、上部コンタクトを形成するための加工方法として、フォトリソグラフィ工程の例を示したものである。層間絶縁膜４００の上部に塗布したレジスト５００を、ガラス乾板６０１上の遮光膜６０２が上部コンタクトと同じパターンに除去されたフォトマスク６００を用いて露光する。次に、現像液を用いて、露光光７００によって感光したレジスト領域５０１を除去する。さらに、感光せずに残留した部分のレジストをマスクとしてエッジング処理を行うと、図９に示すように、所望の位置に上部コンタクト孔１３２Ｈが形成される。

以上のこのような構造にすることにより、相変化メモリの加工におけるカルコゲナイドの昇華及び製造装置の汚染問題を回避することができる。すなわち、バッファセルＹＢＣ００、ＹＢＣ１０における抵抗性記憶素子１２０は、図８に示すように上部コンタクト孔１３２Ｈを形成時に、層間絶縁膜４００に保護された状態に保たれる。したがって、抵抗性記憶素子のパターンが小さくなったり、バッファセル・アレイＹＬＢＣＡ上の層間絶縁膜が薄くなったりした場合において、カルコゲナイド膜３０１が暴露、昇華する恐れがない。よって、製造装置の汚染を防ぐことが可能となり、生産スループットが改善される。また、メモリセル・アレイＭＣＡにおいては、抵抗性記憶素子パターンＲＬの面積を抑制することができるので、小面積の相変化メモリを形成することができる。さらに、抵抗性記憶素子ＲＥと選択トランジスタＣＴが規則正しく配置されるので、メモリセル・アレイＭＣＡにおける形状ばらつきが抑制されて、均一な電気特性の相変化メモリ実現することができる。

（実施の形態２）
図１０は、本発明の実施の形態２による相変化メモリのレイアウトと断面構造の別の例を示している。実施の形態１の図１のレイアウトとの差異は、ビット線ＢＬ０端すなわちバッファセル・アレイＹＬＢＣＡの外側に、上部コンタクトＴＣをさらに配置した点に特徴がある。これらの上部コンタクトは、この領域にメモリセルが配置された場合と同じ位置に形成される。

このような構成により、メモリアレイＭＣＡ内の最外周に位置するメモリセル（ここでは、メモリセルＭＣ００）の上部コンタクトは、行列状に配置された上部コンタクトの内側に位置することになる。よって、メモリセルＭＣ００の上部コンタクトは、上部コンタクトの密度がほぼ一定となった領域に形成される。したがって、メモリセル・アレイＭＣＡにおける形状ばらつきがより抑制されて、さらに均一な電気特性の相変化メモリ実現することができる。

（実施の形態３）
本発明の実施の形態３では、先の発明とは異なる相変化メモリの要部ブロックの構成例を示す。本発明の特徴は、バッファセルから、抵抗性記憶素子を取り除いた構成とすることである。本特徴を図１１から図１３を用いて、以下に説明する。

図１１は、本実施の形態３による相変化メモリの要部ブロックの構成例を示している。図７と同様に、８つのバッファセル・アレイＹＬＢＣＡ、ＹＲＢＣＡ、ＸＵＢＣＡ、ＸＢＢＣＡ、ＵＬＢＣＡ、ＵＲＢＣＡ、ＢＬＢＣＡ、ＢＲＢＣＡが、メモリセル・アレイＭＣＡの周囲に配置される。これらのバッファセル・アレイは選択トランジスタＣＴからなるバッファセルで構成される。選択トランジスタＣＴのソース電極とゲート電極は、接地電圧給電線に夫々接続される。

図１２（ａ）は、図１１に示した相変化メモリのビット線ＢＬ０におけるバッファセル・アレイＹＬＢＣＡとメモリセル・アレイＭＣＡのレイアウトを示し、図１２（ｂ）は断面構造を示している。図１と比べると、バッファセルＹＢＣ００、ＹＢＣ１０において、抵抗性記憶素子（ＲＬ、１２０）が取り除かれている点が異なる。その代わりに、抵抗性記憶素子（ＲＬ、１２０）上の上部コンタクト（ＴＣ、１３２）がメモリセルＭＣ００などと同様に形成される。これらの上部コンタクトは、実施の形態１の図８で示したようなフォトリソグラフィを用いて形成される。

このような構造にすることにより、先の実施例と同様に、相変化メモリの加工におけるカルコゲナイドの昇華及び製造装置の汚染問題を回避するなどの効果を得ることができる。すなわち、図１３に示すようにバッファセルＹＢＣ００、ＹＢＣ１０では、抵抗性記憶素子１２０のない位置に上部コンタクト孔１３２Ｈが形成される。したがって、抵抗性記憶素子１２０と上部コンタクト孔１３２Ｈとの合わせずれが生じた場合や、バッファセル・アレイＹＬＢＣＡ上の層間絶縁膜が薄くなった場合においても、カルコゲナイド膜３０１が暴露、昇華の心配がない。よって、製造装置の汚染を防ぐことが可能となり、生産スループットが改善される。また、上部コンタクトを規則正しく配置されるので、メモリセル・アレイＭＣＡにおける形状ばらつきが抑制されて、均一な電気特性の相変化メモリ実現することができる。

（実施の形態４）
図１４は、本発明の実施の形態４による相変化メモリのレイアウトと断面構造の別の例を示している。実施の形態３の図１２のレイアウトとの差異は、ビット線ＢＬ０端すなわちバッファセル・アレイＹＬＢＣＡの外側に、抵抗性記憶素子ＲＬをさらに配置した点に特徴がある。これらの抵抗性記憶素子は、この領域にメモリセルが配置された場合と同じ位置に形成される。

このような構成により、メモリアレイＭＣＡ内の最外周に位置するメモリセル（ここでは、メモリセルＭＣ００）の抵抗性記憶素子ＲＬは、行列状に配置された抵抗性記憶素子ＲＬの内側に位置することになる。よって、メモリセルＭＣ００の抵抗性記憶素子ＲＬは、抵抗性記憶素子ＲＬの密度がほぼ一定となった領域に形成される。したがって、メモリセル・アレイＭＣＡにおける形状ばらつきがより抑制されて、さらに均一な電気特性の相変化メモリ実現することができる。

（実施の形態５）
相変化メモリでは、抵抗性記憶素子に発生するジュール熱で記憶情報の書換え動作が行われるので、配線抵抗をできる限り抑制して配線抵抗における電圧降下を低減し、大電流をメモリセルに流すことが重要である。本発明の実施の形態５では、メモリセルのソース側の配線抵抗を抑制するために、接地電圧給電線を格子状に配線するための手段を提供する。すなわち、ソース・シャントセルの構成例を説明する。

図１５は、本発明による相変化メモリの要部ブロック図を示している。同図では、説明を簡単にするため、図３に示したメモリセル・アレイＭＣＡを二つのメモリセル・アレイＭＣＡＵ、ＭＣＡＢに分割し、これらの間にソース・シャントセル・アレイＳＳＡを配置した構成例が示されている。メモリセル・アレイＭＣＡＵは、ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬ３との各交点に、８行×４列に配置されたメモリセルＭＣ００、ＭＣ１０、…、ＭＣ７０で構成される。同様に、メモリセル・アレイＭＣＡＢは、ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ４〜ＢＬ７との各交点に、８行×４列に配置されたメモリセルＭＣ００、ＭＣ１０、…、ＭＣ７０で構成される。ソース・シャントセル・アレイＳＳＡは、ワード線ＷＬ０〜ＷＬ７と接地電圧給電線との各交点に配置された８個のソース・シャントセルＳＣ０〜ＳＣ７で構成される。ソース・シャントセルの各々は、メモリセルと同じ選択トランジスタＣＴからなる。なお、ビット線やワード線の本数は、説明を簡単にするために８本としているが、この限りではない。

図１６（ａ）は、図１５に示した相変化メモリのソース・シャントセル・アレイＳＳＡのレイアウトを示し、図１６（ｂ）は断面構造を示している。図１と比べると、メモリセルから、抵抗性記憶素子（ＲＬ、１２０）が取り除かれている点が異なる。また、二つの選択トランジスタで共有するようにｎ＋拡散層（１０２）上に形成された下部コンタクト（ＢＣ、１３１）と上部コンタクト（ＴＣ、１３２）とビット線に平行に配置される第二金属層（ＳＭ、ＶＳＳ）との間には、第一金属層（ＦＭ）及び第一ビア（ＦＶ，１３０）がさらに形成される。

このような構造にすることにより、メモリアレイ内に接地電圧給電線を第一金属層ＦＭと第二金属層ＳＭを用いて格子状に配線することが可能となり、ソース側の配線抵抗を低減することができる。また、ソース・シャントセルをメモリセルと同じ選択トランジスタを有する構成とすることにより、選択トランジスタの配置が規則的なものとなり、メモリセルにおける形状ばらつきを抑制することが可能となる。よって、メモリアレイ内にソース・シャントセルを配置した場合においても、メモリセルの電気特性ばらつきを抑制することができて、安定動作の相変化メモリを実現することができる。

（実施の形態６）
大容量の相変化メモリにおいて高速動作を実現するには、ワード線を低抵抗化して、ワード線活性化時における立上げ時間を短縮することが重要である。本発明の実施の形態６では、メモリセルのワード線の配線抵抗を低減するために、ポリシリコンのゲート電極に平行に配置した金属配線層を一定間隔で短絡するための手段を提供する。すなわち、ワード線シャントセルの構成例を示す。

図１７は、本発明の実施の形態６による相変化メモリの要部ブロック図を示している。同図では、説明を簡単にするため、二つのメモリセル・アレイＭＣＡＵ、ＭＣＡＢとの間にワード線シャントセル・アレイＷＳＡが配置された構成例が示されている。メモリセル・アレイＭＣＡＵは、ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬ３との各交点に、８行×４列に配置されたメモリセルＭＣ００、ＭＣ１０、…、ＭＣ７３で構成される。同様に、メモリセル・アレイＭＣＡＢは、ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ４〜ＢＬ７との各交点に、８行×４列に配置されたメモリセルＭＣ００、ＭＣ１０、…、ＭＣ７３で構成される。ワード線シャントセル・アレイＷＳＡは、ワード線ＷＬ０〜ＷＬ７と、その各々に平行に配置されたグローバル・ワード線ＧＷＬ０〜ＧＷＬ７とを接続する８個のワード線シャントセルＷＣ０〜ＷＣ７で構成される。

図１８（ａ）は、図１７に示した相変化メモリのワード線シャントセル・アレイＷＣＡのレイアウトを示し、図１８（ｂ）は断面構造を示している。図１と比べると、メモリセルから、抵抗性記憶素子（ＲＬ、１２０）と活性化領域（ＡＡ０、ＡＡ１、…）とｎ＋拡散層（１０２）が取り除かれており、素子分離用の絶縁体１０６上にワード線シャントセルＷＣ０、ＷＣ１、…、ＷＣ７が形成される。また、ポリシリコンで形成されたワード線は、下部コンタクトを形成する領域にて、凸型のレイアウト・パターンをなす。そして、下部コンタクト（ＢＣ、１３１）と同じ軸上に形成された上部コンタクト（ＴＣ、１３２）、第一金属層（ＦＭ、１１０）、第一ビア（ＦＶ、１３０）、第二金属層（ＳＭ、１１１）、第二ビア（ＳＶ、１３３）を介して、第三金属層（ＴＭ、１１２）で形成されたグローバル・ワード線と接続される。

このような構造にすることにより、メモリアレイ内において、ポリシリコンで形成されたワード線と第三金属層で形成されたグローバル・ワード線とを接続することが可能となり、ワード線の配線抵抗を低減することができる。また、メモリセルと同じ面積で形成することができるので、メモリセル・アレイの面積オーバーヘッドを抑制することが可能となると共に、メモリセルのレイアウト・パターンが不連続となる領域を抑制することにより、メモリセルの形状ばらつきを抑制することが可能となる。よって、小面積かつ電気特性のばらつきの小さな、高速相変化メモリを実現することができる。

（実施の形態７）
本発明の実施の形態７では、相変化メモリの読出し動作における参照信号の発生に用いる参照セルの実現方法を説明する。図１９は、本発明の実施の形態７による相変化メモリの要部ブロック図を示している。本実施の形態７の特徴は、メモリセル・アレイＭＣＡＬ、ＭＣＡＲの各々において、各ビット線上に参照セルが配置される点にある。この点に注目して、以下に本実施の形態７による相変化メモリの構成を詳しく説明する。

図１９における相変化メモリは、書換え回路ＰＲＧＭ、センスアンプＳＡ、読み書き回路選択回路ＲＷＳＥＬ、メモリセル・アレイＭＣＡＬ、ＭＣＡＲ、マルチプレクサＭＵＸＬ、ＭＵＸＲとで構成される。読み書き回路選択回路ＲＷＳＥＬは、書換え回路ＰＲＧＭ又はセンスアンプＳＡの何れか一方を、共通データ線ＣＤＬＬ又はＣＤＬＲとマルチプレクサＭＵＸＬ又はＭＵＸＲを介して、選択したビット線に接続する回路ブロックである。マルチプレクサＭＵＸＬは、メモリセル・アレイＭＣＡＬのビット線ＢＬ０Ｌ〜ＢＬ７Ｌから一本を選択して、共通データ船ＣＤＬＬに接続する回路ブロックである。同様に、マルチプレクサＭＵＸＲは、メモリセル・アレイＭＣＡＲのビット線ＢＬ０Ｒ〜ＢＬ７Ｒから一本を選択して、共通データ船ＣＤＬＲに接続する回路ブロックである。

メモリセル・アレイＭＣＡＬ、ＭＣＡＲは、図１５に示したメモリセル・アレイＭＣＡＵ、ＭＣＡＢ、ソース・シャントセル・アレイＳＳＡに加えて、ワードドライバ群ＷＤＢ、参照セル・アレイＲＣＡＵ、ＲＣＡＢ、参照セル・ソース・シャントセルＲＳＣとで構成される。このうち、参照セル・アレイＲＣＡＵは、ビット線ＢＬ０Ｒ〜ＢＬ３Ｒと参照ワード線ＲＷＬとの交点に配置された参照セルＲＣ０〜ＲＣ３で構成される。同様に、参照セル・アレイＲＣＡＢは、ビット線ＢＬ４Ｒ〜ＢＬ７Ｒと参照ワード線ＲＷＬとの交点に配置された参照セルＲＣ０〜ＲＣ３で構成される。参照セルＲＣ０〜ＲＣ３の各々は、例えば参照セルＲＣ０のように、ビット線ＢＬ０Ｒと接地電圧給電線との間に縦続接続されたＮＭＯＳトランジスタＲＴおよびＣＴとで構成される。トランジスタＣＴは、メモリセル内の選択トランジスタと同じ構成である。参照ワード線は、選択されるメモリセルに応じて選択的に活性化される。トランジスタＲＴは、そのゲート長ＬＲＴが選択トランジスタＣＴのゲート長ＬＣＴよりも長くなるように設計されている。また、ゲート電極に入力されるバイアス電圧ＶＢＩＡＳは、図では省略されている電源回路によって制御される。バイアス電圧ＶＢＩＡＳ給電線は、参照ワード線ＲＷＬに平行に配置される。このような構成により、所望の参照信号を発生するように、参照セルの駆動電流を最適化することができる。

参照セル・ソース・シャントセルＲＳＣは、接地電圧給電線と参照ワード線ＲＷＬとの交点に配置され、参照セルと同様にトランジスタＲＴ、ＣＴとで構成される。参照セルとの違いは、ソース端子が参照ワード線ＲＷＬに平行な接地電圧給電線と、ビット線に平行な接地電圧給電線の双方に接続される点にある。このような接続は、後述するレイアウトと断面図により容易に理解することができる。

図２０（ａ）は、ビット線ＢＬ０ＲにおけるメモリセルＭＣ００〜ＭＣ７０と参照セルＲＣ０とのレイアウトを示し、図２０（ｂ）は断面構造を示している。参照セルＲＣ０は、メモリセルＭＣ００〜ＭＣ７０を形成する活性化領域ＡＡ０〜ＡＡ３と同じ面積の活性化領域ＡＡ４上に形成される。トランジスタＣＴのソース電極におけるｎ＋拡散層１０２を、下部コンタクト（ＢＣ、１３１）と上部コンタクト（ＴＣ、１３２）を介して、凸型パターンの第一金属層（ＦＭ、１１０）に接続することにより、トランジスタＣＴのソース電極と参照ワード線に平行な接地電圧給電線とを接続する。トランジスタＲＴのドレイン電極におけるｎ＋拡散層１０２を、同軸上に形成した下部コンタクト（ＢＣ、１３１）および上部コンタクト（ＴＣ、１３２）と、第一金属層（ＦＭ、１１０）及び第一ビア（ＦＶ、１３０）を介して第二金属層（ＳＭ、１１１）に接続することにより、トランジスタＲＴのドレイン電極とビット線ＢＬＲ０とを接続する。

図２１（ａ）は、ソース・シャントセル・アレイＳＳＡと参照セル・ソース・シャントセルＲＳＣのレイアウトを示し、図２１（ｂ）は断面構造を示している。参照セル・ソース・シャントセルＲＳＣは、前述の参照セルＲＣ０〜ＲＣ３の構造を基にしている。さらに、第一ビア（ＦＶ、１３０）を介して、第一金属層と第二金属層とを接続することにより、トランジスタＣＴのソース電極とビット線に平行に配置した接地電圧給電線とを接続する。

このような参照セル構造にすることにより、メモリセル・アレイ内にメモリセルと同じピッチで参照セルを形成することが可能となり、メモリセルと参照セルの形状ばらつきを抑制することができる。よって、小面積かつ電気特性のばらつきの小さな、メモリセル・アレイを形成することができる。また、参照セル・ソース・シャントセルＲＳＣを用いることにより、参照セルにおけるソース線の配線抵抗を低減することができる。さらに、書換え回路ＰＲＧＭとセンスアンプＳＡを二つのメモリセル・アレイＭＣＡＬ、ＭＣＡＲで共有して、一方のメモリセル・アレイを読み出し用、他方のメモリセル・アレイを参照信号発生用に使うことにより、所謂、開放型ビット線構成の読出し動作を行うことができる。

（実施の形態８）
本発明の実施の形態８では、相変化メモリの別のメモリセル及びメモリセル・アレイの書換え動作を説明する。本発明の実施の形態８の特徴は、特許文献３に記載されているようにメモリセルを２Ｔ１Ｒ構成（２トランジスタ・１抵抗性記憶素子）としたメモリアレイにおいて、動作に応じてワード線の活性化時間を変える点にある。

図２２は、本発明による相変化メモリにおけるメモリセル・アレイＴＭＣＡを示している。同図では、簡単のために８行８列に配置されたメモリセルＴＭＣ００〜ＴＭＣ７７で構成される例が示されている。メモリセルは、例えばＴＭＣ００に示すようにＮＭＯＳトランジスタＣＴ０、ＣＴ１と抵抗性記憶素子ＲＥとで構成される。抵抗性記憶素子ＲＥは、ビット線ＢＬ０と二つのトランジスタＣＴ０、ＣＴ１との間に挿入される。二つのトランジスタＣＴ０、ＣＴ１は、ワード線ＷＬ００、ＷＬ０１で夫々制御される。また、トランジスタＣＴ０、ＣＴ１のソース電極は、隣接するメモリセルにおけるトランジスタのソース電極と夫々接続される。

図２３は、本実施の形態８によるメモリセルの動作を示している。同図では、メモリセルＭＣ００に注目して、ワード線ＷＬ００、ＷＬ０１とビット線ＢＬ０の動作電圧波形が示されている。図２３（ａ）は、二本のワード線を同時に活性化して、メモリセルに書換え電流ＩＣＥＬＬを印加する動作を示している。ここで、書換え電流ＩＣＥＬＬは、書換え情報に応じて印加されたビット線電圧ＢＬ０で制御される。抵抗性記憶素子を高抵抗にするリセット動作の場合は、大振幅かつ短時間のパルスをビット線に印加する。一方、記憶素子を低抵抗にするセット動作の場合は、小振幅かつ比較的長時間のパルスをビット線に印加する。このような、動作により、図２で述べた動作を実現する。なお、相変化メモリは、フラッシュメモリで行われているような所謂消去動作を必要としないので、同図に示すようにリセットパルスやセットパルスを記憶情報に応じて選択的に印加する動作が可能である。このような動作により、書換え時間を短縮することができる。

図２３（ｂ）は、図２３（ａ）の変形例である。セット動作時に、非特許文献２に記載されているようなビット線に徐冷パルスを印加する点に特徴がある。立ち下がり時間を長くすることにより、セル毎に最適な結晶化温度を実現することが可能となり、セット後の抵抗のばらつきを抑制することができる。

図２３（ｃ）は、別のワード線駆動方法の例である。本動作の特徴は、ワード線ＷＬ００、ＷＬ０１を二段階に駆動してセット動作を行う点にある。すなわち、第一の期間は、振幅の大きいパルスを印加して、一旦抵抗性記憶素子を融解する。続く第二の期間は、振幅を抑制して、記憶素子を結晶化に適した温度に保つ。このような動作を行うことで、非特許文献３で述べられているようなセット動作の高速化を実現することができる。

図２３（ｄ）は、さらに別のワード線駆動方法の例である。本動作の特徴は、異なるタイミングでワード線ＷＬ００、ＷＬ０１を立ち下げる点にある。すなわち、第一の期間は、二本のワード線ＷＬ００、ＷＬ０１を活性化することにより、如何なる記憶情報を書き込む場合においても、一旦、記憶素子を融解する。続く第二の期間は、一方のワード線ＷＬ００を立ち下げて、他方のワード線ＷＬ０１を活性化状態に保持する。このような、制御により、セット動作におけるセル駆動電流ＩＣＥＬＬを抑制して、記憶素子を結晶化に適した温度に保つことが可能となる。このように、二値の電圧駆動でセル電流を制御することにより、簡単な回路構成で図２３（ｃ）と同様の効果を得ることができる。

図２３（ｅ）は、さらに別のワード線駆動方法の例である。本動作の特徴は、図２３（ｄ）に示したワード線の制御と、第二の期間に図２３（ｂ）に示したビット線への徐冷パルス印加を行う動作を組み合わせた点にある。このような制御により、セット動作の高速化と、セット後の抵抗ばらつきの抑制の双方を実現することができる。

図２３（ｆ）は、徐冷パルスに代えて、非特許文献３に記載されているような二段のパルスをビット線ＢＬ０に印加する動作の例である。この場合は、斜めパルスと同様にセル駆動電流ＩＣＥＬＬを最適化できると共に、ビット線をアナログ的な駆動方法から３値駆動とすることによって、駆動回路の構成を簡単にできる。

以上の構成と動作により、次の効果が得られる。すなわち、図２２に示すように素子分離領域を排して２Ｔ１Ｒセルを形成することにより、選択トランジスタのゲート幅が大きなメモリセルを小さな面積で実現することが可能となる。また、図２３に示したように、二本のワード線を個別に制御することにより、ワード線の２値駆動によるセル電流の制御を実現することが可能となる。よって、簡単な回路構成で、高速かつ抵抗ばらつきの小さなセット動作を実現することができる。なお、これまでの説明では、一旦、記憶素子を融解してから結晶化を行うようなワード線やビット線の電圧を制御する動作の例を述べてきた。しかし、書換え動作の原理は、これに限らず、種種の変形例がありうる。例えば、記憶素子の組成や形状によっては、融解せずに、一旦、結晶核生成に最適な温度に上げてから、結晶成長が最速となるような温度に下げる書換え動作もあり得る。この場合も、本実施例の書換え方式を用いて書換え電流を制御することにより、所望の書換え動作を簡便に実現することが可能となる。

（実施の形態９）
本発明の実施の形態９では、実施の形態８で述べた２Ｔ１Ｒ構成の相変化メモリセルにおけるバッファセル構造を説明する。本バッファセルの特徴は、実施の形態１で述べたように、メモリアレイの周囲に配置した構造体から、抵抗性記憶素子上のコンタクトが取り除かれており、抵抗性記憶素子とビット線との接続が断たれている点にある。

図２４は、本発明による相変化メモリにおけるメモリセル・アレイＴＭＣＡとバッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡを示している。メモリセル・アレイＴＭＣＡは、図２２に示したものと同一であり、簡単のために８行８列に配置されたメモリセルＴＭＣ００〜ＴＭＣ７７で構成される例が示されている。バッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡは、１行８列に配置されたバッファセルＴＢＣ０〜ＴＢＣ７で構成される。バッファセルＴＢＣ０〜ＴＢＣ７の各々は、メモリセルと同様に、二つのトランジスタＣＴ０、ＣＴ１と抵抗性記憶素子ＲＥとで構成される。また、先に述べたように、記憶素子ＲＥとビット線との接続が断たれている。

図２５（ａ）は、ビット線ＢＬ０におけるメモリセルＭＣ００〜ＭＣ７０と、その両端に配置されるバッファセルＴＢＣ０とのレイアウトを示し、図２５（ｂ）はＡＡ’切断面における断面構造、図２５（ｃ）はＢＢ’切断面における断面構造を示している。これらのセルは、ビット線方向に素子分離用の絶縁体が形成されることなく、一つの活性領域パターンＡＡ上に形成される点に特徴がある。抵抗性記憶素子（ＲＬ、１２０）は、その長手方向がワード線に平行になるように配置される。

ＡＡ’断面において、メモリセル内の抵抗性記憶素子は、上部コンタクト（ＴＣ、１３２）及び第一金属層（ＦＭ、１１０）、第一ビア（ＦＶ、１３０）を介して、第二金属層（ＳＭ、１１１）で形成されたビット線ＢＬ０に接続される。一方、バッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡにおけるバッファセルＴＢＣ０では、抵抗性記憶素子上のコンタクトが取り除かれており、ビット線との接続が断たれている。

ＢＢ’断面において、メモリセル内の抵抗性記憶素子は、下部コンタクト（ＢＣ、１３１）を介して、トランジスタＣＴ０、ＣＴ１のドレイン電極に相当する活性化領域（ＡＡ、１０２）に接続される。また、トランジスタＣＴ０、ＣＴ１のソース電極に相当する活性化領域（ＡＡ、１０２）が、下部コンタクト（ＢＣ、１３１）、上部コンタクト（ＴＣ、１３２）を介して、第一金属層（ＦＭ、１１０）で形成された接地電圧給電線に接続される。バッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡにおけるバッファセルＴＢＣ０の構造も、メモリセルに同様である。

このような構成とすることにより、バッファセルから上部コンタクトを排除した構成とすることにより、実施の形態１で述べたように上部コンタクト形成時における、カルコゲナイド膜３０１が暴露、昇華の心配がない。よって、製造装置の汚染を防ぐことが可能となり、生産スループットが改善される。

なお、図２４では、説明を簡単にするために、バッファセルをビット線の両端に配置した構成を示した。しかし、実施の形態１で説明したように、上部コンタクト孔の合わせずれや、層間絶縁膜厚の不均一領域は、ワード線の両端にも生じることがある。この場合は、ビット線と同様に、ワード線の両端にもバッファセルを配置することにより、カルコゲナイド膜の暴露、昇華を回避することができる。また、実施の形態２の図１０で述べたように、バッファセルのさらに外側に上部コンタクトを配置することにより、メモリセルの形状ばらつき起因の電気特性ばらつきを抑制することができる。

（実施の形態１０）
本発明の実施の形態１０では、２Ｔ１Ｒ構成の相変化メモリセルの別のバッファセル構造及びメモリセル・アレイを説明する。本実施の形態１０の特徴は、実施の形態３の図１１〜図１３に示したように、バッファセルから抵抗性記憶素子ＲＥを取り除いた点にある。図２６は、本発明の実施の形態１０による相変化メモリにおけるバッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡの別の例を示している。メモリセル・アレイＴＭＣＡは、図２４と同様の構成である。バッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡは、選択トランジスタＣＴ０、ＣＴ１からなるバッファセルＴＢＣ０〜ＴＢＣ７で構成される。

図２７（ａ）は、ビット線ＢＬ０におけるメモリセルＭＣ００〜ＭＣ７０と、その両端に配置されるバッファセルＴＢＣ０とのレイアウトを示し、図２７（ｂ）はＡＡ’切断面における断面構造、図２７（ｃ）はＢＢ’切断面における断面構造を示している。これらのセルは、図２５に示した構造と同様に、一つの活性領域パターンＡＡ上に形成される。また、抵抗性記憶素子（ＲＬ、１２０）は、その長手方向がワード線に平行になるように、メモリセルＭＣ００〜ＭＣ７０のみに配置される。

ＡＡ’断面において、メモリセル内の抵抗性記憶素子は、上部コンタクト（ＴＣ、１３２）及び第一金属層（ＦＭ、１１０）、第一ビア（ＦＶ、１３０）を介して、第二金属層（ＳＭ、１１１）で形成されたビット線ＢＬ０に接続される。一方、バッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡにおけるバッファセルＴＢＣ０では、抵抗性記憶素子が取り除かれ、第一金属層（ＦＭ、１１０）の上下にメモリセルと同様に上部コンタクト（ＴＣ、１３２）と第一ビア（ＦＶ、１３０）が形成される。

ＢＢ’断面において、メモリセル内の抵抗性記憶素子は、下部コンタクト（ＢＣ、１３１）を介して、トランジスタＣＴ０、ＣＴ１のドレイン電極に相当する活性化領域（ＡＡ、１０２）に接続される。また、トランジスタＣＴ０、ＣＴ１のソース電極に相当する活性化領域（ＡＡ、１０２）が、下部コンタクト（ＢＣ、１３１）、上部コンタクト（ＴＣ、１３２）を介して、第一金属層（ＦＭ、１１０）で形成された接地電圧給電線に接続される。バッファセル・アレイＹＬＴＢＣＡ、ＹＲＴＢＣＡにおけるバッファセルＴＢＣ０の構造も、メモリセルに同様である。このような構成とすることにより、実施の形態８と同様の効果を得ることができる。

なお、図２６では、説明を簡単にするために、バッファセルをビット線の両端に配置した構成を示した。しかし、実施の形態３で説明したように、上部コンタクト孔の合わせずれや、層間絶縁膜厚の不均一領域は、ワード線の両端にも生じることがある。この場合は、ビット線と同様に、ワード線の両端にもバッファセルを配置することにより、カルコゲナイド膜の暴露、昇華を回避することができる。また、実施の形態４の図１４で述べたように、バッファセルのさらに外側に抵抗性記憶素子を配置することにより、メモリセルの形状ばらつき起因の電気特性ばらつきを抑制することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜１０をそれぞれ適宜組み合わせてもよい。

例えば、バッファセルの規模は、製造装置の性能に応じて変更可能である。これまでは、センスアンプ並びにワードドライバ群との間に２セルずつ配置する構成を示したが、１セルずつ配置する構成も可能である、この場合は、より小さなメモリセル・アレイを実現することができる。一方、上部コンタクト孔の合わせずれが広範囲に渡っていたり、層間絶縁膜が広範囲に渡って薄くなっていたりする場合は、バッファセルの個数を多くすることにより、カルコゲナイド膜の暴露、昇華を回避することができる。

また、これまでは、抵抗性記憶素子がカルコゲナイド膜を有する相変化メモリを例に、本発明の実施例を説明してきたが、抵抗性記憶素子は、これに限定されない。例えば、磁性体材料を用いるＭＲＡＭやＲＲＡＭにも適用することができて、相変化メモリと同様に抵抗性記憶素子の暴露や昇華を回避することができる。

本発明は、メモリセル・アレイとセンスアンプ並びにワードドライバ群との間に、抵抗性記憶素子または上部コンタクトを取り除いた構造体を配置する領域を設けることにより、上部コンタクト孔を形成する時のカルコゲナイド膜の暴露、昇華を回避することが可能となるため、製造装置を汚染することなく、相変化メモリを製造することができる。

Claims (7)

1. 複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線との交点に配置された複数のメモリセルと、
   前記複数のワード線を制御するためのワードドライバ群と、
   前記複数のビット線に発生した読出し信号を分別するためのセンスアンプと、
   前記複数のビット線に平行に配置された第１の電圧給電線と、
   前記複数のワード線と前記第１の電圧給電線との交点に配置され、前記第１の電圧給電線に接続されていない第１の複数のバッファセルと、
   前記複数のワード線に平行に配置された第２の電圧給電線と、
   前記複数のビット線と前記第２の電圧給電線との交点に配置され、前記複数のビット線に接続されていない第２の複数のバッファセルとを具備し、
   前記第１の複数のバッファセルは、前記ワードドライバ群と前記複数のメモリセルとの間に配置され、
   前記第２の複数のバッファセルは、前記センスアンプと前記複数のメモリセルとの間に配置され、
   前記複数のメモリセルは、第１の抵抗性記憶素子と第１の選択トランジスタとで夫々構成され、
   前記第１の抵抗性記憶素子は、カルコゲナイド膜を有し、
   前記第１の選択トランジスタは、ゲート電極及び拡散層を有し、
   前記拡散層上には、前記拡散層と電気的に接続されるように下部コンタクトが形成され、
   前記下部コンタクトは、前記第１の抵抗性記憶素子と電気的に接続され、
   前記第１の抵抗性記憶素子上には、前記第１の抵抗性記憶素子と接するようにタングステン電極が形成され、
   前記タングステン電極上には、前記タングステン電極と電気的に接続されるように第１の上部コンタクトが形成され、
   前記ゲート電極が第１方向に延在することにより、前記複数のワード線となり、
   前記複数のビット線は、前記第１方向と直行する第２方向に延在して前記第１の上部コンタクトに接続していることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２の電圧給電線は第１の金属層で形成され、
   前記複数のビット線と前記第１の電圧給電線は、第２の金属層で夫々形成され、
   前記第１および第２の複数のバッファセルは、前記第１の選択トランジスタと同じ形状の第２の選択トランジスタを有することを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１および第２の複数のバッファセルは、さらに、前記第１の抵抗性記憶素子と同じ形状の第２の抵抗性記憶素子を有し、
   前記第２の抵抗性記憶素子は、第１の絶縁体で覆われ、前記第１の上部コンタクトに接しておらず、
   前記第２の抵抗性記憶素子は、カルコゲナイド膜を有することを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記複数のメモリセルは、さらに、第３の選択トランジスタを夫々有し、
   前記第１および第２の複数のバッファセルは、さらに、前記第３の選択トランジスタと同じ形状の第４の選択トランジスタを夫々有することを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   リセット／セット動作時に、前記第１および第３の選択トランジスタが独立して駆動し、前記第１の抵抗性記憶素子を流れる電流が制御されることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１の複数のバッファセルと前記ワードドライバ群との間に、前記第１の上部コンタクトと同じ形状の第２の複数の上部コンタクトが形成され、
   前記第２の複数のバッファセルと前記センスアンプとの間に、前記第１の上部コンタクトと同じ形状の第３の複数の上部コンタクトが形成されていることを特徴とする半導体装置。
7. 請求項３記載の半導体装置において、
   前記第１の複数のバッファセルと前記ワードドライバ群との間に、前記第１の上部コンタクトと同じ形状の第２の複数の上部コンタクトが形成され、
   前記第２の複数のバッファセルと前記センスアンプとの間に、前記第１の上部コンタクトと同じ形状の第３の複数の上部コンタクトが形成されていることを特徴とする半導体装置。

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