JP5113871B2 - べき級数型ディジタルプリディストータ及びその制御方法 - Google Patents

べき級数型ディジタルプリディストータ及びその制御方法 Download PDF

Info

Publication number
JP5113871B2
JP5113871B2 JP2010088493A JP2010088493A JP5113871B2 JP 5113871 B2 JP5113871 B2 JP 5113871B2 JP 2010088493 A JP2010088493 A JP 2010088493A JP 2010088493 A JP2010088493 A JP 2010088493A JP 5113871 B2 JP5113871 B2 JP 5113871B2
Authority
JP
Japan
Prior art keywords
signal
vector
order distortion
odd
control process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010088493A
Other languages
English (en)
Other versions
JP2011004387A (ja
Inventor
純哉 大河原
恭宜 鈴木
祥一 楢橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Docomo Inc
Original Assignee
NTT Docomo Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NTT Docomo Inc filed Critical NTT Docomo Inc
Priority to JP2010088493A priority Critical patent/JP5113871B2/ja
Priority to US12/782,168 priority patent/US8184739B2/en
Priority to KR1020100047558A priority patent/KR101097093B1/ko
Priority to EP10163386.5A priority patent/EP2254241A3/en
Priority to CN2010101845149A priority patent/CN101895260B/zh
Publication of JP2011004387A publication Critical patent/JP2011004387A/ja
Application granted granted Critical
Publication of JP5113871B2 publication Critical patent/JP5113871B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3258—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits based on polynomial terms

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Description

本発明はべき級数型ディジタルプリディストータとその制御法に関する。
マイクロ波送信電力増幅器の非線形歪補償方法にべき級数型プリディストーション法がある（非特許文献１）。
プリディストータは、高周波電力増幅器において増幅器の非線形特性により生じる歪成分を補償するように入力送信信号に歪補償信号を付加するものであり、図１に従来のべき級数型ディジタルプリディストータ（以下，単にディジタルプリディストータと呼ぶ）100Pの構成例を示す。この例ではディジタルの入力送信信号がＩ相信号とＱ相信号（Ｉ／Ｑ信号とも呼ぶ）から成る場合であり、従って入力端子７I，７Qに与えられるＩ／Ｑ信号のそれぞれの経路に設けられる構成要素は必要に応じて同じものが２つずつ設けられるが、周知の技術であるので以下の説明においてはＩ／Ｑ信号の個別の信号経路の説明を省略すると共に、入力Ｉ／Ｑ信号を単に入力送信信号とも呼ぶ。
このディジタルプリディストータ100Pは分配器１１と、遅延器にて構成される線形伝達経路１２と、３次歪発生器１３１と３次歪ベクトル調整器１４１から構成される３次歪発生経路PDG3と、線形伝達経路１２の出力と３次歪発生経路PPG3の出力を合成する合成器１５と、増幅装置６０と、増幅装置６０の出力の一部を帰還信号として取り出す方向性結合器２１と、帰還信号を周波数変換する周波数ダウンコンバータ２２と、ダウンコンバートされた帰還信号を直交復調する直交復調器２３と、復調されたＩ／Ｑ帰還信号をディジタル信号に変換するアナログディジタル変換器３１と、ディジタル信号に変換された帰還信号から歪成分を検出して３次歪ベクトル調整器１４１に設定するベクトル係数（振幅と位相）を調整する３次歪ベクトル制御器３２１とから構成される。方向性結合器２１、周波数ダウンコンバータ２２、直交復調器２３は帰還信号生成部２０Ｐを構成している。
増幅装置６０は、歪補償信号が付加された入力ディジタルＩ／Ｑ信号をアナログＩ／Ｑ信号に変換するディジタルアナログ変換器６１と、アナログＩ／Ｑ信号を直交変調する直交変調器６２と、変調出力の周波数をキャリア周波数に変換する周波数アップコンバータ６３と、周波数変換された高周波信号を電力増幅する電力増幅器６４とから構成され、電力増幅された高周波信号は出力端子８から、例えば図示してないデュープレクサを介してアンテナに供給される。
ディジタルプリディストータ100Pの入力ディジタル送信信号は分配器１１により線形伝達経路１２と３次歪発生経路PDG3に分配される。３次歪発生経路PDG3において、分配された入力送信信号は３次歪発生器１３１により３乗され、３次歪成分が発生される。 ３次歪成分の位相と振幅を３次歪ベクトル調整器１４１に設定するベクトル係数（位相と振幅）により調整することで，歪補償信号が得られる（歪補償信号を得るために歪成分の位相と振幅を調整することを以下ではベクトル調整と呼ぶ）。分配器１１から線形伝達経路１２を経て合成器１５に至る入力送信信号の遅延時間は分配器１１から３次歪発生経路PDG3を経て合成器１５に到達する入力送信信号の遅延時間と一致するように、即ち、両経路の信号のタイミングが一致するよう、線形伝達経路１２に含まれる図示してない遅延器により調整される。線形伝達経路１２からの入力送信信号と３次歪発生経路PDG3からの歪補償信号は合成器１５にて加算され、プリディストータ100Pの出力として増幅装置６０に与えられる。
電力増幅器６４の出力信号の一部は方向性結合器２１により帰還信号として取り出され、周波数ダウンコンバータ２２にて中間周波数帯に変換され、直交復調器２３によりＩ／Ｑ信号に復調される。復調されたＩ／Ｑ信号はアナログディジタル変換器(ADC)３１にてディジタル帰還信号に変換され、３次歪ベクトル制御器３２１に与えられる。３次歪ベクトル制御器３２１はディジタル帰還信号中の主波成分帯域に隣接する帯域の３次歪成分を観測し、その３次歪成分の電力が最小となるように３次歪ベクトル調整器１４１に設定するベクトル係数を制御することで電力増幅器６４内で発生される３次歪成分を補償する。
S. Mizuta, Y. Suzuki, S. Narahashi, and Y. Yamao, "A New Adjustment Method for the Frequency-Dependent IMD Compensator of the Digital Predistortion Linearizer," IEEE Radio and Wireless Symposium 2006, pp. 255 - 258, Jan. 2006.
図１において，ADC３１に入力する帰還信号は電力増幅器６４で発生した歪成分だけでなく主波成分（ここで言う主波成分とはディジタルプリディストータへの入力送信信号に相当する）も含まれる。歪成分の電力は主波成分の電力に比べ低いため、ADC３１においてその入力送信信号レベルの予測される最大値を考慮した値にADC３１のフルスケールを合わせてアナログディジタル変換を行うと、検出しようとする歪成分の量子化精度が十分に取れない。この場合、３次歪ベクトル制御器３２１により３次歪ベクトル調整器１４１に設定するベクトル係数を制御しても、電力増幅器６４の出力における３次歪成分の変化を３次歪ベクトル制御器３２１にて十分な大きさで観測できない場合が生じる。３次歪ベクトル制御器３２１は、観測された３次歪成分に対して、３次歪ベクトル調整器１４１の制御により３次歪成分の電力が最小化されたと判定されるまで、３次歪ベクトル調整器１４１の制御を行う必要がある。
以上のことから、ディジタルプリディストータによる歪補償を最適化する（精度を高める）には、ADC３１において歪成分を高精度にディジタル化すること、即ち歪成分の量子化精度を高めることが課題となる。
本発明の目的は、ADC３１に入力する信号から主波成分をADC３１の前段、またはADC３１の前段および後段にて抑圧することで，歪成分を制御器にて高精度に測定でき、従って精度の高い歪補償信号を生成可能なべき級数型ディジタルプリディストータ及びその制御法を提供することである。
上記課題を解決するため、この発明によるべき級数型ディジタルプリディストータは、入力送信信号を伝達する線形伝達経路と、入力送信信号の奇数次歪成分を発生する奇数次歪発生部と、奇数次歪成分のベクトルを調整する奇数次歪ベクトル調整部とを直列に含み、ベクトル調整された奇数次歪成分を歪補償信号として出力する奇数次歪発生経路と、線形伝達経路の出力と奇数次歪発生経路の出力を合成してべき級数型ディジタルプリディストータの出力とする第１合成器と、電力増幅器の出力の一部から帰還信号を生成する帰還信号経路と、帰還信号経路からの帰還信号をディジタル帰還信号に変換するアナログディジタル変換器と、ディジタル帰還信号中の奇数次歪成分を抑圧するように奇数次歪ベクトル調整部によるベクトル調整を制御する奇数次歪ベクトル制御部と、入力送信信号を処理してアナログ相殺信号を発生する相殺信号発生部と、帰還信号経路に挿入され、アナログ相殺信号と帰還信号経路の信号を合成する第２合成器と、第２合成器において帰還信号中の主波成分を相殺信号が抑圧するようにディジタル帰還信号に基づいて相殺信号発生部を制御する相殺信号制御部と、アナログディジタル変換器の入力側に挿入され、第２合成器の出力の利得を調整してアナログディジタル変換器に与える利得調整器と、アナログディジタル変換器の出力をモニタし、利得調整器の出力電圧がアナログディジタル変換器の入力最大レンジに近づくように利得調整器の利得を制御する利得制御器と、を含み、相殺信号発生部は、入力送信信号を設定された遅延時間だけ遅延することにより相殺信号に遅延を与える遅延器と、遅延された入力送信信号のベクトル係数（位相と振幅）を調整する相殺信号ベクトル調整器を含み、相殺信号制御部は、ディジタル帰還信号をモニタし、第１合成器を経て帰還信号経路にある第２合成器に到達する入力送信信号の遅延時間と、相殺信号発生部を経て第２合成器に至る入力送信信号の遅延時間が一致するように遅延器に設定する遅延時間を制御する遅延制御器と、ディジタル帰還信号中の主波成分が小さくなるよう相殺信号ベクトル調整器によるベクトル係数（位相と振幅）を制御する相殺信号ベクトル制御器とを含み、利得調整器による利得の調整は、相殺信号制御部による遅延時間又はベクトル係数の制御の後で、且つ、上記奇数次歪ベクトル制御部によるベクトル調整制御の前に実施されるように構成される。
この構成により、主波成分が抑圧された帰還信号をアナログディジタル変換器の入力最大レンジに合わせて自動的に調整できるので、より精度の高い歪補償信号を生成することができる。
あるいは、入力送信信号を処理して副相殺信号を発生する副相殺信号発生部と、アナログディジタル変換器の出力側に挿入され、アナログディジタル変換器の出力に副相殺信号を合成する第３合成器と、第３合成器の出力をモニタし、第３合成器において副相殺信号がディジタル帰還信号中の残留主波成分を抑圧するように副相殺信号発生部を制御する副相殺信号制御部とを更に設けてもよい。
この構成により、残留主波成分を抑圧できるので、更に精度の高い歪補償信号を生成することができる。
あるいは、アナログディジタル変換器の出力側に挿入され、アナログディジタル変換器の出力中の主波成分を抑圧するディジタルノッチフィルタを更に設けてもよい。
この構成により、残留主波成分を抑圧できるので、更に精度の高い歪補償信号を生成することができる。
あるいは、奇数次歪発生経路に挿入され、奇数次歪成分の周波数特性を補償係数により調整する奇数次歪周波数特性補償器と、帰還信号中の奇数次歪成分の周波数特性に基づいて補償係数を生成し、奇数次歪周波数特性補償器に与える奇数次歪周波数特性補償係数制御器とを更に設けてもよい。
この構成により、増幅器が発生する奇数次歪成分をより精度高く補償することができる。
この発明によるべき級数型ディジタルプリディストータの制御方法は、ディジタル帰還信号中の主波成分が最小又は予め決めた目標値以下となるように遅延器の遅延時間を設定する相殺信号遅延制御処理と、ディジタル帰還信号中の主波成分が最小又は上記目標値以下となるよう相殺信号ベクトル調整器に対するベクトル係数を設定する相殺信号ベクトル制御処理と、ディジタル帰還信号中の歪成分が最小又は上記目標値以下となるよう奇数次歪ベクトル調整部に対するベクトル係数を設定する奇数次歪ベクトル制御処理と、相殺信号遅延制御処理又は相殺信号ベクトル制御処理の後で、且つ、上記奇数次歪ベクトル制御処理の前に、利得調整器の出力電圧がアナログディジタル変換器の入力最大レンジに近づくように利得調整器の利得を制御する利得制御処理とを含む。
この方法によれば、帰還信号中の歪成分を高精度で検出できるので、精度の高い歪補償信号を生成することができる。
上記制御方法は更に、アナログディジタル変換器の出力側に設けられた第３合成器の出力中の主波成分が最小又は予め決めた第２目標値以下となるよう第２遅延時間を設定する副相殺信号遅延制御処理と、第３合成器の出力中の主波成分が最小又は上記第２目標値以下となるよう副相殺信号ベクトル調整器に対するベクトル係数を設定する副相殺信号ベクトル制御処理とを含んでもよい。
この制御方法によれば、残留主波成分を抑圧できるので更に精度の高い歪検出が可能であり、従ってより精度の高い歪補償信号を生成することが可能である。
本発明は、ディジタルプリディストータにおいて，帰還信号経路のADC３１に入力する信号の主波成分をADC３１の前段、または前段および後段にて抑圧することで、歪ベクトル制御器にて歪成分を高精度に測定することが可能となり、従って精度の高い歪補償信号を生成することができる。
従来のべき級数型プリディストータの構成例を示すブロック図。 この発明によるディジタルプリディストータの原理的構成を示すブロック図。 この発明によるディジタルプリディストータの第１実施例を示すブロック図。 図３の実施例における制御処理を示すフロー図。 Ａは図３の実施例における制御処理フローの一例を示す図、Ｂは制御処理フローのもう１つの例を示す図、Ｃは制御処理フローの他の例を示す図、Ｄは制御処理フローの更に他の例を示す図。 図３の実施例にパイロット信号発生器と入力スイッチと出力スイッチを付加した変形実施例を示すブロック図。 Ａは図６の実施例における制御処理フローの一例を示す図、Ｂは制御処理フローの他の例を示す図、Ｃは制御処理フローの更に他の例を示す図。 図３の実施例における３次歪ベクトル制御器３２１と相殺信号ベクトル制御器５２と遅延制御器５１を一体化した変形実施例を示すブロック図。 図３の実施例に５次歪発生経路を付加した変形実施例を示すブロック図。 Ａは図９の変形実施例における５次歪ベクトル制御処理を示すフロー図、Ｂは全体の制御処理フローを示す図。 Ａは図９の変形実施例における制御処理フローのもう１つの例を示す、Ｂは制御処理フローの他の例を示す図。 図３の実施例に利得調整器３５と、利得制御器３６と、DAC３７を付加した変形実施例を示すブロック図。 Ａは利得制御処理を示すフロー図、Ｂは図１２の変形実施例における制御処理フローの一例を示す図、Ｃは制御処理フローの他の例を示す図。 図３の実施例に副相殺信号発生部４０Ａと遅延制御器５１Ａと副相殺信号ベクトル制御器５２Ａを付加した変形実施例を示すブロック図。 Ａは副相殺信号遅延制御処理を示すフロー図、Ｂは副相殺信号ベクトル制御処理を示すフロー図。 Ａは図１５の変形実施例における制御処理フローを示す図、Ｂは制御処理フローの他の例を示す図。 図３の実施例にディジタルノッチフィルタ３８を付加した変形実施例を示すブロック図。 Ａは図１７の変形実施例における制御処理フローを示す図、Ｂは制御処理フローの他の例を示す図。 この発明によるディジタルプリディストータの第２実施例を示すブロック図。 この発明によるディジタルプリディストータの第３実施例を示すブロック図。 この発明によるディジタルプリディストータの第４実施例を示すブロック図。 図２１の実施例における３次歪周波数特性補償器による３次歪成分の帯域分割の例を示す図。 Ａは図２１の実施例における３次歪周波数特性補償器の構成例を示すブロック図、Ｂは３次歪周波数特性補償係数制御器の構成例を示すブロック図、Ｃは３次歪周波数特性補償係数制御器の他の構成例を示すブロック図。 図２１の実施例における３次歪周波数特性補償制御処理を示すフロー図。 Ａは図２１の実施例における全体の制御処理フローを示す図、Ｂは図２１の実施例における全体の制御処理フローの他の例を示す図。 図２１の実施例において、５次歪成分補償のための構成を追加した変形例を示すブロック図。 図２６の変形実施例における５次歪成分の帯域分割を説明するための図。 図２６の変形実施例における５次歪周波数特性補償制御処理を示すフロー図。 Ａは図２６の変形実施例による全体の制御処理フローを示す図、Ｂは全体の制御処理フローの他の例を示す図。 図２６の変形実施例による全体の制御処理フローの別の例を示す図。 図２６の変形実施例による全体の制御処理フローの更に他の例を示す図。 図２１の実施例において帰還経路の利得調整を行う構成を追加した変形例を示すブロック図。 Ａは図３２の変形実施例による全体の制御処理フローを示す図、Ｂは全体の制御処理フローの他の例を示す図。 図２１の実施例において副相殺信号により主波成分の相殺を行う構成を追加した変形例を示すブロック図。 Ａは図３４の変形実施例による全体の制御処理フローを示す図、Ｂは全体の制御処理フローの他の例を示す図。 図２１の実施例においてノッチフィルタにより主波成分を抑圧する構成を追加した変形実施例を示す図。 Ａは図３６の変形実施例による全体の制御処理フローを示す図、Ｂは全体の制御処理フローの他の例を示す図。
［原理的構成］
図２はこの発明によるべき級数型ディジタルプリディストータの原理的構成を、図１における構成と対応する部分には同一参照番号をつけて示す。
この発明によるべき級数型ディジタルプリディストータ（以下、単にプリディストータと呼ぶ）１００は、線形伝達経路１２と、奇数次歪発生部１３と、奇数次歪ベクトル調整部１４と、合成器１５と、帰還信号生成部２０と、アナログディジタル変換器３１と、歪ベクトル制御部３２と、相殺信号発生部４０と、相殺信号制御部５０とから構成されている。奇数次歪発生部１３と奇数次歪ベクトル調整部１４は奇数次歪発生経路PDGを形成している。図１の従来技術と最も大きな相違は、帰還信号生成部２０内に帰還信号経路ＰＦと直列に合成器２４が設けられ、相殺信号発生部４０により発生された相殺信号が合成器２４で帰還信号と合成されることにより、ADC３１に入力される帰還信号中の主波成分を抑圧するように構成されていることである。
入力端子７に与えられたディジタル入力送信信号（以下、単に入力送信信号と呼ぶ）は線形伝達経路１２を通して合成器１５に与えられる。入力送信信号は奇数次歪発生器１３にも与えられ、入力送信信号を奇数（３以上）乗することにより入力送信信号の奇数次歪成分を発生し、その奇数次歪成分は奇数次歪ベクトル調整部１４でベクトル調整されて合成器１５に歪補償信号として与えられる。合成器１５は線形伝達経路１２の出力と奇数次歪発生経路PDGの出力を合成し、プリディストータの出力として図１と同様の電力増幅器を含む増幅装置６０に与える。線形伝達経路１２、奇数次歪発生部１３、奇数次歪ベクトル調整部１４、合成器１５，奇数次歪ベクトル調整部３２による動作原理は、図１における線形伝達経路１２，３次歪発生器１３１、３次歪ベクトル調整器１４１、合成器１５、３次歪ベクトル制御器３２１による動作原理と同様である。
入力端子７の入力送信信号は更に、相殺信号発生部４０にも与えられる。相殺信号発生部４０は入力送信信号を処理してアナログの相殺信号を生成する。相殺信号はADC３１の入力側の帰還信号経路ＰＦ中の合成器２４で帰還信号と合成される。この相殺信号が合成された帰還信号はADC３１によりディジタル帰還信号に変換され、相殺信号制御部５０に与えられる。相殺信号制御部５０はADC３１からのディジタル帰還信号中の主波成分（入力送信信号と同じ成分）の電力が最小（もしくは予め設定した目標値以下）となるように相殺信号発生器４０を制御する。これにより、ADC３１へ入力される帰還信号中の主波成分が抑圧されるので、予めADC３１の入力最大レンジを主波成分が抑圧された帰還信号の振幅を考慮して決めることができ、従って、歪成分を含む帰還信号に対しそれだけ高い精度でＡＤ変換を行うことができる。このようにして高い精度でＡＤ変換された帰還信号が歪ベクトル制御部３２に与えられ、その帰還信号中の主波成分に隣接する帯域の歪成分を検出し、その歪成分の電力が最小（又は上記目標値以下）となるように奇数次歪ベクトル調整部１４に対しベクトル係数の設定を行うことができる。その結果、この発明によるプリディストータ１００は高い精度で相互変調歪をキャンセル可能な歪補償信号を入力送信信号に対し合成することができる。
図２に示したこの発明の原理的構成において、奇数次歪発生部１３は、後述の実施例のように、３次歪発生器で構成してもよいし、５次以上の歪発生器で構成してもよいし、あるいは複数の異なる奇数次歪発生器で構成してもよい。その場合、奇数次歪ベクトル調整部１４には各奇数次歪発生器に対応して奇数次歪ベクトル調整器を設け、歪ベクトル制御部３２には各奇数次歪ベクトル調整器に対応して奇数次歪ベクトル制御器を設ける。
［第１実施例］
図３は本発明によるべき級数型ディジタルプリディストータの第１実施例を示す。このプリディストータの実施例は、図１の従来技術に、図２に示したこの発明の原理を適用したものであり、図１における構成部と同じものには同じ参照番号をつけてある。従って、ここでは入力ディジタル送信信号はＩ／Ｑ信号である。図２における奇数次歪発生部１３、奇数次歪ベクトル調整部１４、歪ベクトル制御部３２は、それぞれ図１と同様の３次歪発生器１３１，３次歪ベクトル調整器１４１，３次歪ベクトル制御器３２１として実施されている。図３の実施例においては、相殺信号発生部４０は遅延器４１と相殺信号ベクトル調整器４２とディジタルアナログ変換器(DAC)４３とにより構成され、相殺信号制御部５０は遅延制御器５１と相殺信号ベクトル制御器５２とから構成されている。帰還信号生成部２０は図１における帰還信号生成部２０Ｐと同様の方向性結合器２１、周波数ダウンコンバータ２２、直交復調器２３に加えて、直交復調器２３の出力側に合成器２４を有している。
入力端子７I、7Qに与えられた入力送信信号を分配器１１により線形伝達経路１２と、３次歪発生器１３１と、遅延器４１に分配する。なお、分配器は１つしか示していないが、信号の分配数に応じて必要なだけ設けてもよい。遅延器４１は入力送信信号を遅延制御器５１により設定された時間τだけ遅延し、遅延された入力送信信号は相殺信号ベクトル調整器４２で相殺信号ベクトル制御器５２により設定された振幅と位相に調整され、ディジタル相殺信号が得られる。ディジタル相殺信号はDAC４３によりアナログ相殺信号に変換され、合成器２４で帰還信号と合成される。相殺信号と合成された帰還信号はADC３１によりディジタル帰還信号に変換される。
遅延制御器５１は、ADC３１の出力中の主波成分を観測し、分配器１１から合成器１５を経て増幅装置６０に与えられ、帰還信号経路ＰＦを経て合成器２４に到達する主波成分（入力送信信号）の遅延時間と、分配器１１から相殺信号発生部４０を経て相殺信号として合成器２４に至る入力送信信号の遅延時間が一致するよう、即ち、両経路の信号のタイミングが一致するよう、遅延器４１の遅延時間τを設定する。相殺信号ベクトル制御器５２は同様にADC３１の出力を観測し、増幅装置６０、帰還信号経路ＰＦ経由で合成器２４に至る主波成分（入力送信信号）と相殺信号発生部４０を通して合成器２４に相殺信号として与えられる入力送信信号の位相と振幅がそれぞれ一致するよう相殺信号ベクトル調整器４２を制御する。
以下、第１実施例のプリディストータの制御について図３及び４を参照して説明する。プリディストータの入力Ｉ／Ｑ信号はW-CDMAなどの無線方式フレームフォーマットに従っており、同期用パイロット信号が周期的に含まれるものとする。遅延器４１の遅延時間を調整する場合、この同期用パイロット信号を利用する。相殺信号ベクトル調整器４２の振幅設定係数は非ゼロの値に初期設定されているものとする。
［相殺信号遅延制御処理Ｓ１０］
遅延制御器５１は、遅延器４１の遅延時間τを任意の初期値に設定する（Ｓ１１）。実際には測定を容易にするため、増幅装置６０、帰還信号経路ＰＦを経由した信号と相殺信号発生部４０を経由した信号の遅延時間差が大きく現れるよう、遅延時間τの初期値を０に設定するのが簡便である。遅延制御器５１は分配器１１から分配される入力送信信号中の同期用パイロット信号の時刻t1と、増幅装置６０、帰還信号経路ＰＦを経てADC３１に至る主波成分に含まれる同期用パイロット信号の時刻（帰還信号出力時刻）t2と電力P2と、相殺信号発生部４０、合成器２４を経て相殺信号としてADC３１に至る入力送信信号に含まれる同期用パイロット信号の時刻（相殺信号出力時刻）t3と電力P3をそれぞれ測定する（Ｓ１２）。測定した時刻t2とt3を比較し（Ｓ１３）、不一致であればステップＳ１４に移り、電力P2, P3のいずれもが予め決めた閾値Pthより大か判定し、大であればステップＳ１５に移る。ステップＳ１５では、測定した時刻t2とt1の差分Δtを計算し、遅延器４１の遅延時間τとして遅延器４１に設定する。ステップＳ１３でt2がt3と一致すれば、遅延器４１の設定を変更せず制御処理Ｓ１０を終了する。ステップＳ１４でP2, P3が閾値Pth以下であった場合は、t2とt3が一致していなくても相殺信号が主成分を所望の程度抑圧しているので、現在設定されている遅延時間τのままとして制御処理Ｓ１０を終了する。
ステップＳ１５の代わりに、破線で示すように、ステップＳ１６で遅延器４１に設定されている遅延時間τを予め決めた小さい遅延時間Δdだけ増加させてステップＳ１２に戻り、t2がt3と一致するか又はP2, P3がPth以下となるまでステップＳ１２、Ｓ１３，Ｓ１４、Ｓ１６を繰返してもよい。その場合は、ステップＳ１２における時刻t1の測定は不要である。ステップＳ１１〜Ｓ１５（又はＳ１６）は相殺信号遅延制御処理Ｓ１０を構成している。
遅延制御器５１は遅延器４１の遅延時間τが決定されたことを３次歪ベクトル制御器３２１と相殺信号ベクトル制御器５２に通知する。次の相殺信号ベクトル制御器５２による相殺信号ベクトル制御処理Ｓ２０と３次歪ベクトル制御器５２による３次歪ベクトル制御処理Ｓ３０とは独立かつ並列に実行される。
［相殺信号ベクトル制御処理Ｓ２０］
相殺信号ベクトル制御器５２は、ADC３１の出力中の残留主波成分（同期用パイロット信号成分）の電力PWMを観測し（Ｓ２１）、主波成分電力PWMが最小（又は予め決めた目標値以下）となったか判定し（Ｓ２２）、なっていなければ相殺信号ベクトル調整器４２のベクトル係数を調整し（Ｓ２３）、ステップＳ２１に戻り、主波成分電力PWMが最小（又は上記目標値以下）となるまでステップＳ２１，Ｓ２２，Ｓ２３を繰り返すことにより主波成分の電力PWMを最小（又は上記目標値以下）とする相殺信号ベクトル調整器４２のベクトル係数を決定する。相殺信号ベクトル制御器５２は相殺信号ベクトル調整器４２のベクトル係数が決定されたことを遅延制御器５１に通知する。
［３次歪ベクトル制御処理Ｓ３０］
３次歪ベクトル制御器３２１は、ADC３１からの主波成分が抑圧された信号中の主波成分の帯域に隣接する帯域の歪成分、即ち３次歪成分電力PWD3を観測し（Ｓ３１）、３次歪成分電力PWD3が最小（又は予め決めた目標値以下）となったか判定し（Ｓ３２）、最小（又は上記目標値以下）となっていなければ３次歪ベクトル調整器１４１のベクトル係数を調整し（Ｓ３３）、ステップＳ３１に戻り、３次歪成分電力PWD3が最小（又は上記目標値以下）となるまでステップＳ３１，Ｓ３２，Ｓ３３を繰り返すことにより３次歪ベクトル調整器１４１のベクトル係数を決定する。３次歪ベクトル制御器３２１は３次歪ベクトル調整器１４１のベクトル係数が決定されたことを遅延制御器５１に通知する。
［繰返し制御処理Ｓ４０］
遅延制御器５１は相殺信号ベクトル制御器５２と３次歪ベクトル制御器３２１とから係数決定の通知を受け取った後、ADC３１の出力中の３次歪成分電力PWD3を測定し（Ｓ４１）、３次歪成分電力PWD3が所定の値PDth以下となったか判定し（Ｓ４２）、なっていなければ制御処理Ｓ１０に戻り、PWD3が所定値PDth以下となるまで相殺信号遅延制御処理Ｓ１０，相殺信号ベクトル制御処理Ｓ２０，３次歪ベクトル制御処理Ｓ３０，繰返し制御処理Ｓ４０を繰り返す。
なお、３次歪ベクトル制御器３２１はステップＳ３２の判定で３次歪成分電力PWD3が最小（又は予め決めた目標値以下）と判定された時は、その値PWD3を遅延制御器５１に通知し、遅延制御器５１は制御処理Ｓ４０においてステップＳ４１の歪成分電力の測定を行わず、３次歪ベクトル制御器３２１から通知された３次歪成分電力PWD3をステップＳ４２で所定値PDthと比較して全制御処理を繰り返すか否かを判定してもよい。
図５のＡ，Ｂ，Ｃ，Ｄに示す制御処理フローは、図４に示した制御処理フローにおける相殺信号遅延制御処理Ｓ１０，相殺信号ベクトル制御処理Ｓ２０，３次歪ベクトル制御処理Ｓ３０，繰返し制御処理Ｓ４０の処理順序の変形例を示す。Ａは前述した通りの相殺信号ベクトル制御処理Ｓ２０と３次歪ベクトル制御処理Ｓ３０を互いに独立かつ並列に実行する場合である。図５ＢはＡにおいて処理Ｓ１０とＳ２０を入れ替えたものであり、相殺信号遅延制御処理Ｓ１０と３次歪ベクトル制御処理Ｓ３０は互いに独立かつ並列に実行する。繰返し制御処理Ｓ４０において検出された３次歪成分電力PWD3が所定値PDth以下となるまで処理Ｓ２０，Ｓ１０，Ｓ３０，Ｓ４０を繰り返す。
図５のＣは処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ４０を順次協調して実行する場合である。即ち、遅延制御器５１は図４の相殺信号遅延制御処理Ｓ１０により遅延時間τを決定し、遅延器４１にその遅延時間τを設定すると、設定したことを相殺信号ベクトル制御器５２に通知する。相殺信号ベクトル制御器４２は通知を受けると図４の相殺信号ベクトル制御処理Ｓ２０を開始し、相殺信号ベクトル調整器４２に対するベクトル係数の設定が終了すると、設定終了を３次歪ベクトル制御器３２１に通知する。３次歪ベクトル制御器３２１は通知を受けると、図４の３次歪ベクトル制御処理Ｓ３０を開始し、３次歪ベクトル調整器１４１に対するベクトル係数の設定が終了すると設定終了を遅延制御器５１に通知する。遅延制御器５１は、繰返し制御処理Ｓ４０において検出した３次歪成分電力PWD3が所定値PDth以下となるまで処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ４０を繰り返させる。図５のＣにおいて破線で示すように、処理Ｓ１０，Ｓ２０を所定条件が満足するまで（例えば繰返し回数、又は主波成分電力が所定値以下となるまで）繰返してもよい。
図５のＤはＣにおいて処理Ｓ１０とＳ２０の順を入れ替えた場合を示す。各処理内容はＣの場合と同様であり、説明を省略する。
図３に示す構成において、相殺信号ベクトル調整器４２をアナログ回路にて構成してもよい。アナログ回路にて構成する場合、DAC４３は遅延器４１と相殺信号ベクトル調整器４２の間に設置する。
［変形実施例１］
図３の実施例では入力送信信号に周期的に含まれる同期用パイロット信号を利用して各制御器による制御処理を実行したが、独立したパイロット信号（以下、独立パイロット信号と呼ぶ）を用いてもよい。独立パイロット信号を用いる例を第１実施例の変形実施例として図６に示す。その構成は図３の第１実施例に、パイロット信号発生器１８と、パイロット信号発生器１８の出力と入力端子７Ｉ，７Ｑを選択的に切り替えて分配器１１に接続する入力スイッチ１７と、方向性結合器２１と出力端子８の間に挿入され、増幅装置６０の出力のオンとオフを切替える出力スイッチ１９を追加した構成となる。
この図６に示すプリディストータにおける制御処理フローの３つの代表的例を図７のＡ，Ｂ，Ｃに示す。
［制御処理フローＡ］
スイッチ設定（Ｓ０１）：入力送信信号中の同期用パイロット信号を使う代わりにパイロット信号発生器１８で発生したパルス波を独立パイロット信号として使って遅延時間τの制御を行う。そのため、まず入力スイッチ１７をパイロット信号生成器１８側に接続し、出力スイッチ１９をオフとする。
独立パイロット信号を使った相殺信号遅延制御処理Ｓ１０Ｐ：この処理は独立パイロット信号を使う点が異なるだけで、基本的には図４における相殺信号遅延制御処理Ｓ１０と同様である。即ち、処理動作は図４におけるステップＳ１１〜Ｓ１５（Ｓ１６）と同様であり、独立パイロット信号を使って送信信号入力時刻t1を測定し、更に帰還信号出力時刻t2と電力P2を測定し、相殺信号出力時刻t3と電力P3を測定し、それらの測定結果に基づいて遅延時間τを決定し、遅延器４１に設定する。遅延制御器５１は遅延器４１の遅延時間τが決定されたことを３次歪ベクトル制御器３２１と相殺信号ベクトル制御器５２に通知する。
スイッチ設定（Ｓ０２）：入力スイッチ１７ を入力端子７I，７Q側に接続し、出力スイッチ１９をオンとする。
相殺信号ベクトル制御処理Ｓ２０：入力送信信号を使って図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
３次歪ベクトル制御処理Ｓ３０：入力送信信号を使って図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
繰返し制御処理Ｓ４０：入力送信信号を使って図４の繰返し制御処理Ｓ４０と同様の制御処理を行い、３次歪成分電力PWD3が所定値PDth以下となるまで全体の制御処理Ｓ０１，Ｓ１０Ｐ，Ｓ０２，Ｓ２０，Ｓ３０，Ｓ４０を繰り返す。
なお、制御処理Ｓ２０とＳ３０は独立かつ並列に実行してもよいし、制御処理Ｓ２０を終了後に制御処理Ｓ３０を実行してもよい。
［制御処理フローＢ］
スイッチ設定（Ｓ０１）：制御処理Ａの場合と同様に、入力スイッチ１７をパイロット信号発生器１８側に接続し、出力スイッチ１９をオフとする。
独立パイロット信号を使った相殺信号遅延制御処理Ｓ１０Ｐ：上述の制御処理Ａにおける制御処理Ｓ１０Ｐと同じであり、独立パイロット信号を使って遅延器４１に設定する遅延時間τの制御を行う。
独立パイロット信号を使った相殺信号ベクトル制御処理Ｓ２０Ｐ：パイロット信号発生器１８からの独立パイロット信号を使って図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
スイッチ設定（Ｓ０２）：入力スイッチ１８を入力端子７I，７Q側に接続し、出力スイッチ１９をオンとする。
３次歪ベクトル制御処理Ｓ３０：入力送信信号を使って図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
繰返し制御処理Ｓ４０：入力送信信号を使って図４の繰返し制御処理Ｓ４０と同様の制御処理を行い、３次歪成分電力PWD3が所定値PDth以下となるまで全体の制御処理Ｓ０１，Ｓ１０Ｐ，Ｓ２０，Ｓ０２，Ｓ３０，Ｓ４０を繰り返す。
［制御処理フローＣ］
スイッチ設定（Ｓ０１）：制御処理Ａの場合と同様に、入力スイッチ１７をパイロット信号発生器１８側に接続し、出力スイッチ１９をオフとする。
独立パイロット信号を使った相殺信号遅延制御処理Ｓ１０Ｐ：上述の制御処理Ａにおける制御処理Ｓ１０Ｐと同じであり、独立パイロット信号を使って遅延器４１に設定する遅延時間τの制御を行う。設定終了を相殺信号ベクトル制御器５２と３次歪ベクトル制御器３２１に通知する。
独立パイロット信号を使った相殺信号ベクトル制御処理Ｓ２０Ｐ：パイロット信号生成器１８からの独立パイロット信号を使って図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
独立パイロット信号を使った３次歪ベクトル制御処理Ｓ３０Ｐ：独立パイロット信号を使って図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
独立パイロット信号を使った繰返し制御処理Ｓ４０Ｐ：独立パイロット信号を使って図４の繰返し制御処理Ｓ４０と同様の制御処理を行い、３次歪成分電力PWD3が所定値PDth以下となるまで全体の制御処理Ｓ１０Ｐ，Ｓ２０Ｐ，Ｓ３０Ｐ，Ｓ４０Ｐを繰り返す。
スイッチ設定（Ｓ０２）：入力スイッチ１８を入力端子７I，７Q側に接続し、出力スイッチ１９をオンとする。
制御処理Ｃにおいて、制御処理Ｓ２０ＰとＳ３０Ｐは独立かつ並列に実行してもよいし、制御処理Ｓ２０Ｐを実行後に制御処理Ｓ３０Ｐを実行してもよい。
上述の図６の変形実施例において、パイロット信号発生器１８は独立パイロット信号としてパルス波の代わりにW-CDMA信号など実際に送信する信号を周期的に出力させるようにしてもよい。
［変形実施例２］
図３の実施例において、遅延制御器５１、相殺信号ベクトル制御器５２，３次歪ベクトル制御器３２１を図８に示すように制御部７０として一体化した構成としてもよい。制御部７０は、相殺信号ベクトル調整器４１のベクトル係数と、３次歪ベクトル調整器１４１のベクトル係数と、遅延器４１の遅延時間τを個別に調整できるように構成されている。
［変形実施例３］
図９の変形実施例は、電力増幅器において相互変調歪として発生する３次歪成分のみならず、５次歪成分についても補償できるように構成したプリディストータを示す。このプリディストータの構成は、図３に示した第１実施例に対し、５次歪発生器１３２と５次歪ベクトル調整器１４２で構成される５次歪発生経路PDG5と、３次歪発生経路PDG3の出力信号と５次歪発生経路PDG5の出力信号を合成し、合成器１５に与える合成器３３と、帰還信号中の５次歪成分を最小（又は予め決めた目標値以下）とするように５次歪ベクトル調整器１４２のベクトル係数を制御する５次歪ベクトル制御器３２２とを付加したものである。３次歪ベクトル制御器３２１と相殺信号ベクトル制御器５２と遅延制御器５１と５次歪ベクトル制御器３２２を一体化して構成してもよい。
入力送信信号は分配器１１から５次歪発生器１３２にも分配され、入力送信信号を５乗演算することにより５次歪成分が生成され、５次歪ベクトル調整器１４２に与えられる。５次歪ベクトル調整器１４２は５次歪ベクトル制御器３２２の制御に従って５次歪成分の位相と振幅を調整して合成器３３に与え、３次歪ベクトル調整器１４１の出力と合成され歪補償信号となる。合成器３３からの３次歪成分と５次歪成分の合成出力である歪補償信号は合成器１５において線形伝達経路１２の出力と合成されてプリディストータの出力とされる。
５次歪ベクトル制御器３２２による５次歪ベクトル制御処理Ｓ５０は図１０Ａに示すように、ADC３１の出力中の主波成分に隣接する帯域の３次歪成分に対し更に外側に隣接する５次歪成分の電力PWD5を測定し（Ｓ５１），測定された５次歪成分電力PWD5が最小（又は予め決めた目標値以下）となったか判定し（Ｓ５２）、なっていなければ５次歪ベクトル調整器１４２のベクトル係数を調整し（Ｓ５３）、ステップＳ５１に戻り、５次歪成分電力PWD5が最小（又は上記目標値以下）となるまでステップＳ５１，Ｓ５２，Ｓ５３を繰り返す。
図１０Ｂは図９の変形実施例における制御処理フローを示す。
相殺信号遅延制御処理Ｓ１０：図４における相殺信号遅延制御処理Ｓ１０と同様である。即ち、図４におけるステップＳ１１〜Ｓ１５（Ｓ１６）と同様の制御処理を行い、入力送信信号の同期用パイロット信号を使って送信信号入力時刻t1を測定し、更に帰還信号出力時刻t2と電力P2を測定し、相殺信号出力時刻t3と電力P3を測定し、それらの測定結果に基づいて遅延時間τを決定し、遅延器４１に設定する。遅延制御器５１は遅延器４１の遅延時間τが決定されたことを３次歪ベクトル制御器３２１と、５次歪ベクトル制御器３２２と、相殺信号ベクトル制御器５２に通知する。
相殺信号ベクトル制御処理Ｓ２０：図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
３次歪ベクトル制御処理Ｓ３０：図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
５次歪ベクトル制御処理Ｓ５０：図１０Ａの５次歪ベクトル制御処理Ｓ５０を行い、５次歪ベクトル調整器１４２のベクトル係数を調整する。このときＳ５１において、５次ベクトル制御器３２２はPWD3も測定してよく、Ｓ５２において、PWD3とPWD5の和が最小（又は予め決めた目標値以下）になったか判定してもよく、PWD3とPWD5の和が最小（又は上記目標値以下）になるまでステップＳ５１、Ｓ５２、Ｓ５３を繰り返してもよい。
繰返し制御処理Ｓ４０’：図４の繰返し制御処理Ｓ４０と同様の制御処理を行い、歪成分電力PWDが所定値PDth以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ５０，Ｓ４０を繰り返す。ただし、ここで歪成分電力PWDとして３次歪成分電力PWD3と５次歪成分電力PWD5の和を使用し、その和が所定値PDth以下となるかを判定してもよいし、PWD3, PWD5それぞれが所定値PDth以下となるかを判定してもよいし、３次歪、５次歪それぞれに異なる所定値を決めておき、PWD3, PWD5がそれぞれの所定値以下となるかを判定してもよい。これらPWD3, PWD5は遅延制御器５１がADC３１の出力から検出してもよいし、あるいは３次歪ベクトル制御処理Ｓ３０及び５次歪ベクトル制御処理Ｓ５０でそれぞれ測定したPWD3, PWD5を遅延制御器５１に通知し、それを使用するようにしてもよい。あるいは、遅延制御器５１で主波成分の帯域外電力を測定し、それを歪電力PWDとみなして所定値PDthと比較してもよい。
なお、制御処理Ｓ２０、Ｓ３０、Ｓ５０は独立かつ並列に実行してもよいし、制御処理Ｓ２０を終了後に制御処理Ｓ３０、次にＳ５０を実行してもよい。
図１１のＡ及びＢは図９の変形実施例における図１０Ｂとは異なる制御処理フローの例をそれぞれ示す。
［制御処理フローＡ］
相殺信号遅延制御処理Ｓ１０：図４における遅延制御処理Ｓ１０と同じであり、遅延器４１に設定する遅延時間τの制御を行う。
相殺信号ベクトル制御処理Ｓ２０：図４における相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
３次歪ベクトル制御処理Ｓ３０：図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
５次歪ベクトル制御処理Ｓ５０：図１０Ａの５次歪ベクトル制御処理Ｓ５０を行い、５次歪ベクトル調整器１４２のベクトル係数を調整する。
繰返し制御処理Ｓ４０’：図１０Ｂにおける繰返し制御処理Ｓ４０’と同様の制御処理を行い、歪成分電力PWDが所定値PDth以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ５０，Ｓ４０’を繰り返す。なお、制御処理Ｓ３０とＳ５０は独立かつ並列に行う。また、制御処理Ｓ１０とＳ２０は順番を入れ替えてもよい。
［制御処理フローＢ］
相殺信号遅延制御処理Ｓ１０：図４における制御処理Ｓ１０と同じであり、遅延器４１に設定する遅延時間τの制御を行う。
相殺信号ベクトル制御処理Ｓ２０：図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
３次歪ベクトル制御処理Ｓ３０：図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
５次歪ベクトル制御処理Ｓ５０：図１０Ａの５次歪ベクトル制御処理Ｓ５０を行い、５次歪ベクトル調整器１４２のベクトル係数を調整する。
繰返し制御処理Ｓ４０’：図１０Ｂにおける繰返し制御処理Ｓ４０’と同様の制御処理を行い、歪成分電力PWDが所定値PDth以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ５０，Ｓ４０’を繰り返す。
なお、破線で示すように、制御処理Ｓ１０，Ｓ２０を、所定の条件が満足されるまで繰返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、主波成分電力が所定値以下となる条件でもよい。また、制御処理Ｓ１０とＳ２０の順番を入れ替えてもよい。
更に、破線で示すように、制御処理Ｓ３０，Ｓ５０を、所定の条件が満足されるまで繰返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、歪成分電力が所定値以下となる条件でもよい。また、制御処理Ｓ３０とＳ５０は順番を入れ替えてもよい。
図９に示した変形実施例の構成に、図６で示したと同様のパイロット信号発生器１８と、入力スイッチ１７と、出力スイッチ１９を追加し、独立パイロット信号を用いて各制御器の制御処理を実行してもよい。
図９の変形実施例において、必要に応じてＨ次（Ｈは７以上の奇数）歪発生経路と、Ｈ次歪発生経路におけるＨ次歪ベクトル調整器のベクトル係数を調整するＨ次歪ベクトル制御器を追加してもよい。
［変形実施例４］
図１２は、図３に示した第１実施例において，合成器２４の出力帰還信号の電圧を調整するための利得調整器(AGC)３５と、利得調整器３５の利得を制御するための利得制御器３６と、利得制御器３６から利得調整器３５へ与える制御信号をディジタルアナログ変換するディジタルアナログ変換器(DAC)３７を付加した変形実施例である。このとき、３次歪ベクトル制御器３２１と相殺信号ベクトル制御器５２と遅延制御器５１と利得制御器３６を一体化した制御器として構成してもよい。
利得制御器３６は、ADC３１の出力をモニタし、利得調整器３５の出力電圧がADC３１の入力電圧のフルスケールになるようにAGC３５の利得を制御する。合成器２４において主波成分を相殺信号発生部４０からの相殺信号で抑圧すると、それだけ合成器２４の出力電圧は小さくなる。そこで、ADC３１の入力電圧レンジを最大に生かすためにAGC３５の出力電圧、従ってADC３１の出力電圧、の絶対値（帰還信号の振幅）|VF|がADC３１の入力最大レンジとほぼ一致するように合成器２４の出力電圧をAGC３５により増幅する。AGC３５の制御周期は、相殺信号発生部４０による主波成分抑圧の制御周期と同じでよい。
図１３Ａは利得制御器３６による利得制御処理Ｓ６０の例を示す。利得調整器３５は予め利得Ｇｎの初期値Ｇ０を１に設定し、また整数ｎの初期値を０に設定しておく（Ｓ６１）。利得制御器３６はADC３１の出力であるディジタル帰還信号の振幅|VF|がADC３１の入力最大レンジに対応する予め決めた値VMXより小さいか判定し（Ｓ６２）、小であれば、現在の利得Ｇnを予め決めた幅ΔＧだけ増加させてAGC３５に設定し（Ｓ６４）、ｎを１だけ増加させて（Ｓ６５）ステップＳ６２に戻る。ステップＳ６３で|VF|がVMX以上となるまでステップＳ６２〜Ｓ６５を繰返し実行する。ステップＳ６３で|VF|がVMX以上となると、前回の利得Ｇn-1をAGC３５に設定する（Ｓ６６）。
図１３Ｂ及びＣは図１２の変形実施例における全体の制御処理フローの２つの例を示し、それぞれ図５のＡとＣに示す制御処理フローに対応する。
図１３Ｂでは、相殺信号遅延制御処理Ｓ１０で図４における制御処理Ｓ１０と同様の制御処理により遅延器４に遅延時間τを設定し、利得制御処理Ｓ６０で図１３Ａの制御処理により利得Ｇn-1をDAC３７を介してAGC３５に設定する。以下、相殺信号ベクトル制御処理Ｓ２０，３次歪ベクトル制御処理Ｓ３０，繰返し制御処理Ｓ４０はそれぞれ図４における制御処理Ｓ２０，Ｓ３０，Ｓ４０と同じである。
図１３Ｃの制御処理フローでは、利得制御処理Ｓ６０が制御処理Ｓ２０とＳ３０の間に挿入されている以外は図５のＣに示す制御処理フローと同じである。
図１２に示した帰還信号の利得を制御する構成は他の全ての実施例及び変形実施例にも適用できる。
［変形実施例５］
図１４は、図３に示した第１実施例において、遅延器４１Ａと副相殺信号ベクトル調整器４２Ａとで構成され、分配器１１から分配された入力送信信号から副相殺信号を生成する副相殺信号発生部４０Ａと、ADC３１の出力と副相殺信号発生部４０Ａからの副相殺信号を合成して帰還信号中の残留主波成分を更に抑圧する合成器３８とを追加し、更に、主波成分を最小（又は予め決めた目標値以下）とするように副相殺信号ベクトル調整器４２Ａのベクトル係数を制御する副相殺信号ベクトル制御器５２Ａと、合成器３８において帰還信号出力と副相殺信号出力の遅延時間が一致するように遅延器４１Ａの遅延時間τ2を制御する遅延制御器５１Ａとから構成された副相殺信号制御部５０Ａを付加した変形実施例である。３次歪ベクトル制御器３２１と相殺信号ベクトル制御器５２と遅延制御器５１、８１と副相殺信号ベクトル制御器８２とを一体化した制御器としてもよい。
図３の実施例の場合と同様に、プリディストータの入力送信信号はW-CDMAなどの無線方式フレームフォーマットに従っており、周期的に同期用パイロット信号が含まれるものとする。分配器１１からの入力送信信号は副相殺信号発生部４０Ａの遅延器４１Ａにも供給される。遅延器４１の遅延時間τの設定のための遅延制御器５１による制御処理、相殺信号ベクトル調整器４２のベクトル係数設定のための相殺信号ベクトル制御器５２による制御処理、及び３次歪ベクトル調整器１４１のベクトル係数設定のための３次歪ベクトル制御器３２１による制御処理は、それぞれ図３，４で説明したものと同じであり、説明を省略する。
遅延制御器５１Ａによる遅延器４１Ａへの遅延時間τ2の設定を行うための副相殺信号遅延制御処理Ｓ６０を図１５Ａに示す。制御原理は図４に示す制御処理Ｓ１０と同様であり、遅延器４１Ａの遅延時間τ2を調整する場合も送信信号中の同期用パイロット信号を利用する。副相殺信号ベクトル調整器４２Ａの振幅設定係数は非ゼロの値に初期設定されているものとする。
［副相殺信号遅延制御処理Ｓ６０］
遅延制御器５１Ａは、遅延器４１Ａの遅延時間τ2を任意の初期値、例えば０に設定する（Ｓ６１）。遅延制御器５１Ａは分配器１１からの入力送信信号中の同期用パイロット信号の時刻t4と、増幅装置６０、帰還信号経路ＰＦ、ADC３１を経て合成器３８に至る帰還信号の主波成分に含まれる同期用パイロット信号の時刻（帰還信号出力時刻）t5と電力P5と、副相殺信号発生部４０Ａを経て合成器３８に至る入力送信信号（副相殺信号）に含まれる同期用パイロット信号の時刻（副相殺信号出力時刻）t6と電力P6をそれぞれ測定する（Ｓ６２）。測定した時刻t5とt6を比較し（Ｓ６３）、不一致であればステップＳ６４に移り、電力P5, P6のいずれもが予め決めた閾値Pthより大か判定し、大であればステップＳ６５に移る。ステップＳ６５では、測定した時間t5とt4の差分Δtを計算し、遅延器４１Ａの遅延時間τ2として遅延器４１Ａに設定する。ステップＳ６３でt5がt6と一致すれば、遅延器４１Ａの設定を変更せず制御処理Ｓ６０を終了する。ステップＳ６４でP5, P6が閾値Pth以下であった場合は、t5とt6が一致していなくても副相殺信号が主波成分を所望の程度抑圧しているので、現在設定されている遅延時間τ2のまま制御処理Ｓ６０を終了する。
ステップＳ６５の代わりに、破線で示すように、ステップＳ６６で遅延器４１Ａに設定されている遅延時間τ2を予め決めた小さい遅延時間Δdだけ増加させてステップＳ６２に戻り、P5, P6がPth以下となるまでステップＳ６２、Ｓ６３，Ｓ６４、Ｓ６６を繰返してもよい。その場合は、ステップＳ６２における時刻t4の測定は不要である。ステップＳ６１〜Ｓ６５（又はＳ６６）は副相殺信号遅延制御処理Ｓ６０を構成している。
［副相殺信号ベクトル制御処理Ｓ７０］
図１５のＢは副相殺信号ベクトル制御器５２Ａによる制御処理を示す。副相殺信号ベクトル制御器５２Ａは、合成器３８の出力中の残留主波成分（同期用パイロット信号成分）の電力PWMを観測し（Ｓ７１）、主波成分電力PWMが最小（又は予め決めた目標値以下）となったか判定し（Ｓ７２）、なっていなければ副相殺信号ベクトル調整器４２Ａのベクトル係数を調整し（Ｓ７３）、ステップＳ７１に戻り、主波成分電力PWMが最小（又は上記目標値以下）となるまでステップＳ７１，Ｓ７２，Ｓ７３を繰り返すことにより主波成分の電力PWMを最小（又は上記目標値以下）とする副相殺信号ベクトル調整器４２Ａのベクトル係数を決定する。
図１６Ａは図１４の変形実施例における全体の制御処理フローの例を示す。
相殺信号遅延制御処理Ｓ１０：遅延制御器５１は図４における制御処理Ｓ１０と同様にして遅延器４１に対し遅延時間τを決定し、設定する。
副相殺信号遅延制御処理Ｓ６０：遅延制御器５１Ａは図１５Ａで説明した制御処理により遅延器４１Ａに対し遅延時間τ3を設定する。また、設定終了を相殺信号ベクトル制御器４２、副相殺信号ベクトル制御器４２Ａ，３次歪ベクトル制御器３２１にそれぞれ通知する。
次の３つの制御処理Ｓ２０，Ｓ７０，Ｓ３０を独立かつ並列に実行する。
相殺信号ベクトル制御処理Ｓ２０：相殺信号ベクトル制御器５２は図４における制御処理Ｓ２０と同様にして相殺信号ベクトル調整器４２に対しベクトル係数を決定し、設定する。
副相殺信号ベクトル制御処理Ｓ７０：副相殺信号ベクトル制御器５２Ａは図１５Ｂで説明した制御処理により副相殺信号ベクトル調整器４２Ａに対しベクトル係数を設定する。
３次歪ベクトル制御処理Ｓ３０：３次歪ベクトル制御器３２１は図４における制御処理Ｓ３０と同様にして３次歪ベクトル調整器１４１に対しベクトル係数を設定する。
繰返し制御処理Ｓ４０：遅延制御器５１は図４における制御処理Ｓ４０と同様にして全制御処理を繰返し実行するか否かを判定する。
図１６Ａの例においては制御処理Ｓ２０，Ｓ７０，Ｓ３０を独立かつ並列に実行する場合を示したが、制御処理Ｓ２０，Ｓ７０を独立かつ並列に実行し、その後で制御処理Ｓ３０を実行してもよい。
図１６Ｂは図１４の変形実施例における制御処理フローの他の例を示す。
相殺信号遅延制御処理Ｓ１０：遅延制御器５１は図４における制御処理Ｓ１０と同様にして遅延器４１に対し遅延時間τを設定する。
相殺信号ベクトル制御処理Ｓ２０：相殺信号ベクトル制御器５２は図４における制御処理Ｓ２０と同様にして相殺信号ベクトル調整器４２に対しベクトル係数を設定する。
副相殺信号遅延制御処理Ｓ６０：遅延制御器５１Ａは図１５Ａで説明した制御処理により遅延器４１Ａに対し遅延時間τ2を設定する。
副相殺信号ベクトル制御処理Ｓ７０：副相殺信号ベクトル制御器５２Ａは図１５Ｂで説明した制御処理により副相殺信号ベクトル調整器４２Ａに対しベクトル係数を設定する。
３次歪ベクトル制御処理Ｓ３０：３次歪ベクトル制御器３２１は図４における制御処理Ｓ３０と同様にして３次歪ベクトル調整器１４１に対しベクトル係数を設定する。
繰返し制御処理Ｓ４０：遅延制御器５１は図４における制御処理Ｓ４０と同様にして全制御処理を繰返し実行するか否かを判定する。
図１６Ｂの制御処理フローにおいて、破線で示すように制御処理Ｓ１０とＳ２０を所定の条件が満たされるまで繰返し実行してもよい。また、破線で示すように制御処理Ｓ６０とＳ７０も所定の条件が満たされるまで繰返し実行してもよい。所定の条件は、例えば繰返し回数でもよいし、主波成分電力が所定値以下となる条件でもよい。
図１４の構成に、図６の変形実施例と同様にパイロット信号発生器１８と、パイロット信号発生器１８と入力端子７Ｉ，７Ｑを切替える入力スイッチ１７と，電力増幅器６４の出力のオン／オフを切替える出力スイッチ１９とを追加し、独立パイロット信号を用いて各制御器による制御処理を実行してもよい。
［変形実施例６］
図１７は、図３に示した第１実施例において、ＡＤＣ３１の出力側に主波成分を更に抑圧するディジタルノッチフィルタ３８を付加した変形実施例である。ディジタルノッチフィルタ３８は動作オン時には、入力帰還信号を周波数領域信号に変換し、主波帯域の信号成分を抑圧し、時間領域に変換するように動作し、動作オフ時には信号をそのまま通過させる。
図１８Ａは図１７の変形実施例における制御処理フローの例を示す。
相殺信号遅延制御処理Ｓ１０：図４における制御処理Ｓ１０と同じであり、遅延制御器５１は遅延器４１に設定する遅延時間τの制御を行う。
ノッチフィルタ制御処理ＳＦ１：遅延制御器５１はディジタルノッチフィルタ３８の動作をオンに設定し、残留主波成分を抑圧する。フィルタ設定終了を相殺信号ベクトル制御器５２と３次歪ベクトル制御器３２１に通知する。
相殺信号ベクトル制御処理Ｓ２０：相殺信号ベクトル制御器５２は図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
３次歪ベクトル制御処理Ｓ３０：３次歪ベクトル制御器３２１は図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
繰返し制御処理Ｓ４０：遅延制御器５１は図４における繰返し制御処理Ｓ４０と同様の制御処理を行い、３次歪成分電力PWD3が所定値PDth3以下でなければ制御処理ＳＦ２を経て全体の制御処理Ｓ１０，ＳＦ１，Ｓ２０，Ｓ３０，Ｓ４０を繰り返す。
ノッチフィルタ制御処理ＳＦ２：全体の制御処理を繰り返す場合、遅延制御器５１はディジタルノッチフィルタの動作をオフに設定し、制御処理Ｓ１０に戻る。
図１８Ｂは図１７の変形実施例における全制御処理フローの他の例を示す。
相殺信号遅延制御処理Ｓ１０：図４における制御処理Ｓ１０と同じであり、遅延制御器５１は遅延器４１に設定する遅延時間τの制御を行う。
相殺信号ベクトル制御処理Ｓ２０：相殺信号ベクトル制御器５２は図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
ノッチフィルタ制御処理ＳＦ１：遅延制御器５１はディジタルノッチフィルタ３８の動作をオンに設定し、残留主波成分を抑圧する。フィルタ設定終了を３次歪ベクトル制御器３２１に通知する。
３次歪ベクトル制御処理Ｓ３０：３次歪ベクトル制御器３２１は図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。
繰返し制御処理Ｓ４０：遅延制御器５１は図４における繰返し制御処理Ｓ４０と同様の制御処理を行い、３次歪成分電力PWD3が所定値PDth3以下でなければ制御処理ＳＦ２を経て全体の制御処理Ｓ１０，Ｓ２０，ＳＦ１，Ｓ３０，Ｓ４０を繰り返す。
ノッチフィルタ制御処理ＳＦ２：全体の制御処理を繰り返す場合、遅延制御器５１はディジタルノッチフィルタの動作をオフに設定し、制御処理Ｓ１０に戻る。
前述のように第１実施例では直交変調器２３からの帰還信号とディジタルアナログ変換器４３からの相殺信号を合成器２４にて合成することでアナログディジタル変換器(ADC)３１に入力する信号の主波成分を相殺する例を示したが、相殺信号を帰還信号と合成するのは、帰還信号経路の他の位置でもよい。以下にその実施例を示す。
［第２実施例］
図１９は本発明の第２実施例を示す。このディジタルプリディストータの構成は、図３に示した実施例の構成において、合成器２４を直交復調器２３の入力側に移し、DAC４３のアナログＩ／Ｑ出力を直交変調する直交変調器４４を相殺信号発生部４０内に設けたものである。直交変調器４４の出力は相殺信号として合成器２４に与えられ、周波数ダウンコンバータ２２の出力と合成され、合成出力が直交復調器２３に与えられる。
遅延制御器５１、相殺信号ベクトル制御器５２，３次歪ベクトル制御器３２１のそれぞれの制御処理は図３の実施例の場合と全く同じであり、説明を省略する。
図１９に示した第２実施例において、図９に示した５次歪発生経路PDG5と５次歪ベクトル制御器３２２を備えた構成としてもよい。動作は図９の構成と同じである。
図１９に示した第２実施例において、図１２に示した利得調整器(AGC)３５と利得制御器３６とDAC３７を備えた構成としてもよい。動作は図１２の構成と同じである。
図１９に示した第２実施例において、図１４に示した副相殺信号発生部４０Ａと合成器３８を備えた構成としてもよい。動作は図１４の構成と同じである。
図１９に示した第２実施例において、図１７に示したディジタルノッチフィルタ３８を備えた構成としてもよい。動作は図１７の構成と同じである。
以上のように第２実施例では周波数ダウンコンバータ２２の出力信号と直交変換器４４の出力信号を合成器２４にて合成することで直交復調器２３に入力する帰還信号中の主波成分を抑圧する。
［第３実施例］
図２０は、本発明の第３実施例を示す。このディジタルプリディストータは、図１９に示した実施例の構成において、合成器２４を周波数ダウンコンバータ２２の入力側に移し、直交変調器４４の出力を周波数アップコンバートする周波数アップコンバータ４５を相殺信号発生部４０内に設けたものである。周波数アップコンバータ４５の出力は高周波の相殺信号として合成器２４に与えられ、方向性結合器２１の出力と合成され、合成出力が周波数ダウンコンバータ２２に与えられる。
遅延制御器５１、相殺信号ベクトル制御器５２，３次歪ベクトル制御器３２１のそれぞれの制御処理は図３の実施例の場合と全く同じであり、説明を省略する。
図２０に示した第３実施例において、図９に示した５次歪発生経路PDG5と５次歪ベクトル制御器３２２を備えた構成としてもよい。動作は図９の構成と同じである。
図２０に示した第３実施例において、図１２に示した利得調整器(AGC)３５と利得制御器３６とDAC３７を備えた構成としてもよい。動作は図１２の構成と同じである。
図２０に示した第３実施例において、図１４に示した副相殺信号発生部４０Ａと合成器３８を備えた構成としてもよい。動作は図１４の構成と同じである。
図２０に示した第３実施例において、図１７に示したディジタルノッチフィルタ３８を備えた構成としてもよい。動作は図１７の構成と同じである。
［第４実施例］
図２１に本発明の第４実施例を示す。図２１の第４実施例は、周波数依存性を持つ３次歪成分を補償できるように構成したプリディストータである。第４実施例は図３に示した第１実施例の構成において、３次歪ベクトル調整器１４１の後段において３次歪発生経路PDG3に挿入された３次歪周波数特性補償器１５１と、３次歪周波数特性補償器１５１に設定する複数の３次歪周波数特性補償係数（以下、単に補償係数と呼ぶ場合もある）を調整する３次歪周波数特性補償係数制御器３２３とを追加した構成である。
図２１では、３次歪周波数特性補償器１５１は３次歪発生器１３１と３次歪ベクトル調整器１４１の間に挿入してもよい。また、直交復調器２３の出力側に合成器２４を有した構成となっているが、図１９と同様に合成器２４を直交復調器２３の入力側に設置し、ＤＡＣ４３の出力側に直交変調器４４を設け、直交変調器４４の出力を合成器２４に与えるように構成してもよい。あるいは、図２０と同様に合成器２４を周波数ダウンコンバータ２２の入力側に設置し、ＤＡＣ４３の出力側に直交変調器４４と、その出力に周波数アップコンバータ４５を設け、周波数アップコンバータ４５の出力を合成器２４に与えるように構成してもよい。
図２２は３次歪発生器１３１により発生された３次歪成分Ｄ３の周波数帯域と、入力送信信号である主波成分ＭＳの周波数帯域の関係を概念的に示す図である。３次歪成分Ｄ３全体の帯域幅WD3は破線で示す主波成分ＭＳの帯域幅WMの３倍となる。３次歪周波数特性補償器１５１は３次歪発生器１３１により発生された３次歪成分の周波数特性を調整して線形伝達経路の入力送信信号に合成器１５で合成することにより、電力増幅器６４が発生する３次歪成分をより高い精度で補償することができる。
図２３Ａに３次歪周波数特性補償器１５１の構成を示す。３次歪周波数特性補償器１５１はシリアルパラレル変換部（以下、S/P部と呼ぶ）151A、FFT部151B、複素乗算部151C、IFFT部151D、パラレルシリアル変換部（以下、P/S部と呼ぶ）151Eで構成される。
S/P部151Aは３次歪ベクトル調整器１４１の出力をＤＡＣ６１のサンプリングレートに応じて設定したサンプル数SPDAC毎に直列・並列変換する。FFT部151BはS/P部151Aの出力をSPDAC点のFFT(Fast Fourier Transformation)により時間領域から周波数領域に変換する。複素乗算部151Cは、図２２に示すようにFFT部151Bにより得られた３次歪成分Ｄ３のスペクトル帯域全体をＪ個（Ｊは２以上の整数）に分割し、それぞれの分割帯域SB1〜SBJに、３次歪周波数特性補償係数制御器３２３から与えられた３次歪周波数特性補償係数C1〜CJを乗算する。例えば各分割帯域SBjにＱj個（Ｑjは１以上の整数）のFFT部151Bの出力が含まれているとすると、各分割帯域SBjのＱj個のFFT部151Bの出力にそれぞれ同じ補償係数Cjが乗算される。IFFT部151Dは複素乗算部151Cの出力をSPDAC点のIFFT(Inverse Fast Fourier Transformation)により周波数領域から時間領域に変換する。P/S部151Eは、IFFT部151Dの出力を並列・直列変換し、３次歪発生経路PDG3の出力として図２１の合成器１５に与える。このとき、図２２の分割帯域SB1よりも低い周波数および分割帯域SBJよりも高い周波数となるFFT部151Bの出力が存在する場合、それらのFFT部151Bの出力はIFFT部151Dに直接与えられる。
３次歪周波数特性補償係数制御器３２３は、図２３Ｂに示すように、シリアルパラレル変換部(S/P部)323Aと、FFT部323Bと、電力検出部323Cと、補償係数決定部323Dとから構成されている。S/P部323AはADC３１からのディジタル帰還信号出力をADC３１のサンプリングレートに応じて設定したサンプル数SPADC毎に直列・並列変換する。FFT部323BはS/P部323Aの出力をSPADC点のFFTにより周波数領域に変換する。電力検出部323CはFFT部323Bの出力から複素乗算部151Cにおける分割帯域と対応する各分割帯域の電力PWD3,1〜PWD3,Jを検出し、補償係数決定部323Dは各分割帯域の電力PWD3,1〜PWD3,Jが最小（もしくは予め設定した目標値以下）となるように補償係数C1〜CJを決定する。決定した補償係数C1〜CJは３次歪周波数特性補償器１５１の複素乗算部151Cにおいて分割帯域SB1〜SBJに対応するFFT部151Bの出力に乗算される。
図２４に３次歪周波数特性補償係数制御器３２３による３次歪周波数特性補償制御処理Ｓ８０を示す。ここでは、分割帯域SBj毎に３次歪周波数特性補償係数Cjを調整するものとし、３次歪周波数特性補償係数を調整する順番j=1, …, Jは予め与えられているとする。
３次歪周波数特性補償係数Cjを調整する分割帯域SBjを指定する（Ｓ８１）。以下では、分割帯域SBjが指定されたとし説明する。分割帯域SBj内における電力PWD3,jを測定し（Ｓ８２）、測定した電力PWD3,jが最小（もしくは予め設定した目標値以下）になったか判定する（Ｓ８３）。なっていなければ分割帯域SBjに対応する３次歪周波数特性補償係数Cjを調整し（Ｓ８４）、ステップＳ８２に戻り、電力PWD3,jが最小（又は上記目標値以下）になるまでステップＳ８２，Ｓ８３，Ｓ８４を繰り返す。ステップＳ８３にて、電力PWD3,jが最小（又は上記目標値以下）になったと判定された場合、分割された全分割帯域SBj(j=1, …,J)に対する３次歪周波数特性補償係数Cjが得られたか判定し（Ｓ８５)、得られてない場合、ステップＳ８１に戻り、以下、ステップＳ８５で補償係数C1 〜CJが全て得られたと判定されるまでステップＳ８１〜Ｓ８５を繰返し実行する。
図２４では、分割帯域SBjに対し１つずつ順番に電力PWD3,jを最小（又は上記目標値以下）にする３次歪周波数特性補償係数Cjを調整しているが、任意の複数の分割帯域（例えば、全ての分割帯域、２つの分割帯域、など）毎に並列に調整しても良い。この場合、３次歪周波数特性補償係数制御器３２３では、調整する複数の分割帯域の電力PWD3,jを並列に測定する。
図２５Ａに第４実施例における制御処理フローを示す。
相殺信号遅延制御処理Ｓ１０：図４における相殺信号遅延制御処理Ｓ１０と同様である。即ち，図４におけるステップＳ１１〜Ｓ１５（Ｓ１６）と同様の制御処理を行い、入力送信信号中の同期用パイロット信号を使って送信信号入力時刻t1を測定し、更に帰還信号出力時刻t2と電力P2を測定し、相殺信号出力時刻t3と電力P3を測定し、それらの測定結果に基づいて遅延時間τを決定し、遅延器４１に設定する。遅延制御器５１は遅延器４１の遅延時間τが決定されたことを３次歪ベクトル制御器３２１と、３次歪周波数特性補償係数制御器３２３と、相殺信号ベクトル制御器５２に通知する。
相殺信号ベクトル制御処理Ｓ２０：図４の相殺信号ベクトル制御処理Ｓ２０と同様の制御処理を行い、相殺信号ベクトル調整器４２のベクトル係数を調整する。
３次歪ベクトル制御処理Ｓ３０：図４の３次歪ベクトル制御処理Ｓ３０と同様の制御処理を行い、３次歪ベクトル調整器１４１のベクトル係数を調整する。このとき，図２２で示した３次歪成分Ｄ３の、主波成分帯域FBMより上側の帯域（３次歪成分上側帯域）FBD3Uの電力PWD3Uと主波成分帯域FBMより下側の帯域（３次歪成分下側帯域）FBD3Lの電力PWD3Lのうちいずれか一方を３次歪成分電力PWD3の代わりとして用いてもよい。電力PWD3Uは３次歪周波数特性補償係数制御器３２３にて３次歪成分上側帯域FBD3Uに対応する各分割帯域内の電力の和から計算し、同様に電力PWD3Lは３次歪成分下側帯域FBD3Lに対応する各分割帯域内の電力の和から計算する。もしくは、３次歪周波数特性補償係数制御器３２３で測定した各分割帯域における電力PWD3,jを遅延制御器５１に通知し、通知された歪成分の電力からそれぞれ電力PWD3UとPWD3Lを得てもよい。３次歪周波数特性補償器１５１を用いたその他全ての実施例において、制御処理Ｓ３０にて観測する電力は、PWD3UとPWD3Lのうちいずれか一方としてもよい。
３次歪周波数特性補償制御処理Ｓ８０：図２４の３次歪周波数特性補償制御処理Ｓ８０と同様の制御処理を行い、 ３次歪周波数特性補償器１５１へ与える３次歪周波数特性補償係数を調整する。
繰返し制御処理Ｓ４０：図４の繰返し制御処理Ｓ４０と同様の制御処理を行い、３次歪成分電力PWD3が所定値PDth以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ８０，Ｓ４０を繰り返す。電力PWD3は遅延制御器５１がADC３１の出力から検出してもよいし、あるいは３次歪周波数特性補償制御処理Ｓ８０で測定した各分割帯域における電力PWD3,jを遅延制御器５１に通知し、通知された全分割帯域の歪成分の電力の和(PWD3,1+PWD3,2+…+PWD3,J)をPWD3として得てもよい。このとき、３次歪成分電力PWD3ではなく、電力PWD3UとPWD3Lと主波成分帯域FBM内の電力PWDMがそれぞれ予め設定した所定値以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ８０，Ｓ４０を繰り返してもよい。電力PWDMはPWD3UもしくはPWD3Lと同様の方法にて観測する。電力PWD3UとPWD3LとPWDMの所定値はそれぞれ同一であっても、異なっていてもよい。３次歪周波数特性補償器１５１を用いたその他全ての実施例においても同様に、制御処理Ｓ４０にて、３次歪成分電力PWD3ではなく、電力PWD3UとPWD3LとPWDMがそれぞれ所定値以下になるまで繰返し処理を行ってもよい。
図２５Ａの制御処理フローにおいて、制御処理Ｓ１０とＳ２０を入れ替えてもよい。その場合、制御処理Ｓ１０，Ｓ３０は独立かつ並列に実行する。
図２５Ｂに示すように制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ８０，Ｓ４０をこの順に行ってもよい。図２５Ｂの制御処理フローの場合、破線で示すように制御処理Ｓ１０，Ｓ２０を、所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、主波成分電力が所定値以下となる条件でもよい。また、制御処理Ｓ１０とＳ２０の順番を入れ替えてもよい。
図２５Ａ及びＢのいずれの制御処理フローにおいても、相殺信号ベクトル制御処理Ｓ２０により帰還信号中の主波成分を抑圧することにより３次歪成分をその全帯域（主波成分帯域も含む）に渡って精度よく検出することができるので、３次歪周波数特性補償制御処理Ｓ８０においてより精度の高い３次歪周波数特性補償制御が可能となる。
更に、図２５Ｂに破線で示すように、制御処理Ｓ３０，Ｓ８０を、所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、３次歪成分電力PWD3が所定値以下となる条件でもよく、電力PWD3UとPWD3LとPWDMがそれぞれ所定値以下となる条件でもよい。この場合、ステップＳ４０は省略してよい。
上述では、図２２を参照して３次歪成分Ｄ３の全帯域に渡ってそれぞれの分割帯域について補償を行う場合を説明したが、演算処理量を減らすために、図２２で示した３次歪成分上側帯域FBD3Uと３次歪成分下側帯域FBD3Lのみを周波数特性補償の対象としてもよい。その場合、図２３Ｂに示す３次歪周波数特性補償係数制御器３２３の補償係数決定部323Dは、３次歪成分上側帯域FBD3Uと下側帯域FBD3Lの各分割帯域SBjに対しては電力PWD3,jが最小（もしくは予め設定した目標値以下）となるように補償係数Cjを決めるが、主波成分帯域FBMの各分割帯域の補償係数を全て固定値、例えば１に設定する。従って、図２３Ａに示した３次歪周波数特性補償器１５１における複素乗算部151Cは、３次歪成分上側帯域FBD3U及び３次歪成分下側帯域FBD3Lの各分割帯域SBjに対応するFFT部151Bの出力に対し、補償係数Cjを乗算するが、主波成分帯域FBMに対応するFFT部151Bの出力に対し補償係数１を乗算する（即ち、そのまま出力する）。また、３次歪成分Ｄ３に対する分割は、周波数特性補償の対象である３次歪成分上側帯域FBD3Uと３次歪成分下側帯域FBD3Lに対してのみ行い、上側、下側ともそれぞれ分割数を１以上とする。
図２３Ｂに示した３次歪周波数特性補償係数制御器３２３のS/P部323AとFFT部323Bを、図２３Ｃに示すように各分割帯域SBjを通過させるＪ個の帯域通過フィルタ（ＢＰＦ）、又は各分割帯域SBj以外の分割帯域を阻止するＪ個の帯域阻止フィルタ（ＢＥＦ）により構成してもよい。
［第４実施例の第１変形例］
図２１に示した第４実施例の構成に、図６で示した構成と同様のパイロット信号発生器１８と、入力スイッチ１７と、出力スイッチ１９を追加し、独立パイロット信号を用いて各制御器の制御処理を実行してもよい。ただし、３次歪周波数特性補償係数を調整する場合、独立パイロット信号は、パルス波ではなくWCDMA信号など実際に送信する信号を用いる。
以下に示す各変形例の構成についても、パイロット信号発生器１８と、入力スイッチ１７と、出力スイッチ１９を追加した構成としてもよい。
［第４実施例の第２変形例］
図２６の構成は、図２１の第４実施例において、５次歪成分を補償するため図９の構成と同様に５次歪発生器１３２と５次歪ベクトル調整器１４２とを含む５次歪発生経路PDG5と、５次歪ベクトル制御器３２２とを追加し、更に、５次歪発生経路PDG5における５次歪ベクトル調整器１４２の後段に更に５次歪周波数特性補償器１５２を付加し、５次歪周波数特性補償器１５２に与える複数の５次歪周波数特性補償係数を調整する５次歪周波数特性補償係数制御器３２４を追加したものである。以下、主に追加された構成と動作について説明する。
図２７は５次歪発生器１３２により発生された５次歪成分Ｄ５の周波数帯域と、入力送信信号である主波成分ＭＳの周波数帯域の関係を概念的に示す図である。５次歪成分Ｄ５全体の帯域幅WD5は破線で示す主波成分ＭＳの帯域幅WMの５倍となる。５次歪周波数特性補償器１５２の構成は、図２３Ａの３次歪周波数特性補償器１５１と同様であり、図２７に示すように５次歪成分Ｄ５の全帯域をＫ個（Ｋは２以上の整数）の分割帯域SBk(k=1,…,K)に分割する。５次歪周波数特性補償係数制御器３２４の構成も図２３Ｂ又は２３Ｃの３次歪周波数特性補償係数制御器３２３と同様である。
５次歪周波数特性補償係数制御器３２４による５次歪周波数特性補償制御処理Ｓ９０は図２８に示すように、図２４に示した３次歪周波数特性補償制御処理Ｓ８０と同様であり、説明を省略する。
５次歪周波数特性補償器１５２と５次歪周波数特性補償係数制御器３２４を備えた構成における全体の制御処理フローは、図２９Ａに示すように、図１０Ｂに示した制御処理フローにおいて、制御処理Ｓ３０とＳ５０とＳ２０を実施した後、３次歪周波数特性補償制御処理Ｓ８０と５次歪周波数特性補償制御処理Ｓ９０を順番に行う。あるいは図２９Ｂに示すように、図１１Ａに示した制御処理フローにおいて、制御処理Ｓ３０とＳ５０が終了した後、制御処理Ｓ８０と５次歪周波数特性補償制御処理Ｓ９０を順番に行う。
制御処理Ｓ５０において、図２７で示した５次歪成分D5の、主波成分帯域FBMより上側の帯域（５次歪成分上側帯域）FBD5Uの電力PWD5Uと主波成分帯域FBMより下側の帯域（５次歪成分下側帯域）FBD5Lの電力PWD5Lのうちいずれか一方を５次歪成分の電力PWD5の代わりとして用いてもよい。電力PWD5Uは５次歪周波数特性補償係数制御器３２４にて５次歪成分上側帯域FBD5Uに対応する各分割帯域内の電力の和から計算し、同様に電力PWD5Lは５次歪成分下側帯域FBD5Lに対応する各分割帯域内の電力の和から計算することでそれぞれ得る。もしくは、５次歪周波数特性補償係数制御器３２４で測定した各分割帯域における電力PWD5,jを遅延制御器５１に通知し、通知された電力からそれぞれ電力PWD5UとPWD5Lを得てもよい。５次歪周波数特性補償器１５２を用いたその他全ての実施例において、制御処理Ｓ５０にて観測する電力は、PWD5UとPWD5Lのうちいずれか一方としてもよい。
制御処理Ｓ４０’において、歪成分電力PWDではなく、電力PWD5UとPWD5LとPWDMがそれぞれ予め設定した所定値以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ５０，Ｓ８０，Ｓ９０，Ｓ４０’を繰り返してもよい。電力PWD5UとPWD5UとPWDMの所定値はそれぞれ同一であっても、異なっていてもよい。これは、５次歪周波数特性補償器１５２を用いたその他全ての実施例においても同様に適用可能である。また，電力PWD3UとPWD3Lも観測してもよく、電力PWD3UとPWD3LとPWD5UとPWD5LとPWDMがそれぞれ予め設定した所定値以下となるまで全体の制御処理Ｓ１０，Ｓ２０，Ｓ３０，Ｓ５０，Ｓ８０，Ｓ９０，Ｓ４０’を繰り返してもよい。
図１１Ｂに示した制御処理フローに対応する制御処理フローとしては、以下に示すいずれかの制御処理フローとなる。
［制御処理フローB’-1］
図３０に示すように、図１１Ｂにおける制御処理Ｓ５０を実行した後、３次歪周波数特性補償制御処理Ｓ８０と５次歪周波数特性補償制御処理Ｓ９０を順番に行う。このとき、破線で示すように制御処理Ｓ８０と制御処理Ｓ９０を所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、歪成分電力PWDが所定値以下となる条件でもよく、電力PWD5UとPWD5LとPWDMがそれぞれ所定値以下となる条件でもよく，電力PWD3UとPWD3LとPWD5UとPWD5LとPWDMがそれぞれ予め設定した所定値以下となる条件でもよい。この場合はステップＳ４０’を省略してよい。
［制御処理フローB’-2］
図３１に示すように、図１１Ｂにおける制御処理Ｓ３０が終了した後、３次歪周波数特性補償制御処理Ｓ８０を行う。次に制御処理Ｓ５０と５次歪周波数特性補償制御処理Ｓ９０を順番に行う。このとき、破線で示すように、制御処理Ｓ３０とS８０を所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、３次歪成分電力PWD3が所定値以下となる条件でもよい。さらに、破線で示すように制御処理Ｓ５０と制御処理Ｓ９０を所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、歪成分電力PWDが所定値以下となる条件でもよく、電力PWD5UとPWD5LとPWDMがそれぞれ所定値以下となる条件でもよい。その場合、ステップＳ４０’は省略してよい。
図２６の構成では、図２７を参照して５次歪成分Ｄ５の全帯域に渡ってそれぞれの分割帯域について補償を行う場合を説明したが、演算処理量を減らすために、図２７で示したFBD5UとFBD5Lのみを周波数特性補償の対象としてもよい。５次歪成分の上側帯域FBD5Uと下側帯域FBD5Lの帯域幅は、それぞれ主波成分帯域幅WMの２倍である。図２６における５次歪周波数特性補償係数制御器３２４において、５次歪成分上側帯域FBD5Uと下側帯域FBD5Lの各分割帯域SBkに対しては電力PWD5,kが最小(もしくは予め設定した目標値以下)となるように補償係数Ckを決めるが、主波成分帯域FBMの各分割帯域の補償係数を全て固定値１に設定する。従って、図２６の５次歪周波数特性補償器１５２においては、５次歪成分上側帯域FBD5U及び５次歪成分下側帯域FBD5Lの各分割帯域SBkに対応する５次歪周波数特性補償器152におけるFFT部の出力に補償係数Ckを乗算するが、主波成分帯域FBMに対応する５次歪周波数特性補償器152におけるFFT部の出力に補償係数１を乗算する（即ち、そのまま出力する）。また、５次歪成分Ｄ５に対する分割は、周波数特性補償の対象である５次歪成分上側帯域FBD5Uと５次歪成分下側帯域FBD5Lに対してのみ行い，上側、下側ともそれぞれ分割数を１以上とする。
［第４実施例の第３変形例］
図２１の第４実施例において、必要に応じてＨ次（Ｈは７以上の奇数）ベクトル調整器とＨ次周波数特性補償器を備えたＨ次歪発生経路と、Ｈ次歪発生経路におけるＨ次歪ベクトル調整器のベクトル係数を調整するＨ次歪ベクトル制御器とＨ次周波数特性補償器のＨ次周波数特性補償係数を調整するＨ次周波数特性補償係数制御器を追加してもよい。
［第４実施例の第４変形例］
図３２に示すように、図２１の第４実施例において、図１２の構成と同様に利得調整器３５と利得制御器３６とDAC３７を備えた構成としてもよい。制御処理フローは、図３３Ａに示すように、図１３Ｂに示した制御処理フローにおいて、制御処理Ｓ２０とＳ３０を実施した後、３次歪周波数特性補償制御処理Ｓ８０を行う。あるいは、図３３Ｂに示すように、図１３Ｃに示した制御処理フローにおいて、制御処理Ｓ３０を実施した後、制御処理Ｓ８０を行う。このとき、破線で示すように、制御処理Ｓ３０とＳ８０を所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、３次歪成分電力PWD3が所定値以下となる条件でもよく、電力PWD3UとPWD3LとPWDMがそれぞれ所定値以下となる条件でもよい。その場合ステップＳ４０を省略してよい。
［第４実施例の第５変形例］
図３４に示すように、図２１の第４実施例において、図１４の構成と同様に副相殺信号発生部４０Ａと、副相殺信号制御部５０Ａと、合成器３８とを備えた構成としてもよい。制御処理フローは、図３５Ａに示すように、図１６Ａに示した制御処理フローにおいて、制御処理Ｓ２０，Ｓ７０，Ｓ３０を実施した後、３次歪周波数特性補償制御処理Ｓ８０を行う。このとき、制御処理Ｓ２０，Ｓ７０を独立かつ並列に実行し、その後に制御処理Ｓ３０を実行してもよい。あるいは図３５Ｂに示すように、図１６Ｂに示した制御処理フローにおいて、制御処理Ｓ３０を実施した後、制御処理Ｓ８０を行う。このとき、破線で示すように、制御処理Ｓ６０とＳ７０を所定の条件が満たされるまで繰返し実行してもよい。所定の条件は、例えば繰返し回数でもよいし、主波成分電力が予め設定した所定値以下となる条件でもよい。また、破線で示すように制御処理Ｓ３０とＳ８０を所定の条件が満たされるまで繰返し実行してもよい。所定の条件は、例えば繰返し回数でもよいし、３次歪成分電力PWD3が所定値以下となる条件でもよく、電力PWD3UとPWD3LとPWDMがそれぞれ所定値以下となる条件でもよい。その場合ステップＳ４０を省略してよい。
［第４実施例の第６変形例］
図３６に示すように、図２１の第４実施例において、図１７の構成と同様にディジタルノッチフィルタ３８を備えた構成としてもよい。このとき、３次歪成分上側帯域FBD3Uと３次歪成分下側FBD3Lに対してのみ周波数特性補償の対象とする。制御処理フローは、図３７Ａに示すように、図１８Ａに示した制御処理フローにおいて、制御処理Ｓ２０とＳ３０を実施した後、３次歪周波数特性補償制御処理Ｓ８０を行う。あるいは図３７Ｂに示すように、図１８Ｂに示した制御処理フローにおいて、制御処理Ｓ３０を実施した後、制御処理Ｓ８０を行う。このとき、破線で示すように、制御処理Ｓ３０とＳ８０を所定の条件が満たされるまで繰り返してもよい。所定の条件は、例えば所定の繰返し回数でもよいし、３次歪成分電力PWD3が所定値以下となる条件でもよく、電力PWD3UとPWD3Lがそれぞれ所定値以下となる条件でもよい。その場合ステップＳ４０を省略してよい。

Claims (16)

  1. 入力送信信号に歪補償信号を合成して電力増幅器に与えることによりその電力増幅器で発生される歪成分を補償するべき級数型ディジタルプリディストータであり、
    入力送信信号を伝達する線形伝達経路と、
    上記入力送信信号の奇数次歪成分を発生する奇数次歪発生部と、上記奇数次歪成分のベクトルを調整する奇数次歪ベクトル調整部とを直列に含み、ベクトル調整された奇数次歪成分を歪補償信号として出力する奇数次歪発生経路と、
    上記線形伝達経路の出力と上記奇数次歪発生経路の出力を合成して上記べき級数型ディジタルプリディストータの出力とする第１合成器と、
    電力増幅器の出力の一部から帰還信号を生成する帰還信号経路と、
    上記帰還信号経路からの上記帰還信号をディジタル帰還信号に変換するアナログディジタル変換器と、
    上記ディジタル帰還信号中の奇数次歪成分を抑圧するように上記奇数次歪ベクトル調整部によるベクトル調整を制御する奇数次歪ベクトル制御部と、
    上記入力送信信号を処理してアナログ相殺信号を発生する相殺信号発生部と、
    上記帰還信号経路に挿入され、上記アナログ相殺信号と上記帰還信号経路の信号を合成する第２合成器と、
    上記第２合成器において上記帰還信号中の主波成分を上記相殺信号が抑圧するように上記ディジタル帰還信号に基づいて上記相殺信号発生部を制御する相殺信号制御部と、
    上記アナログディジタル変換器の入力側に挿入され、上記第２合成器の出力の利得を調整して上記アナログディジタル変換器に与える利得調整器と、
    上記アナログディジタル変換器の出力をモニタし、上記利得調整器の出力電圧が上記アナログディジタル変換器の入力最大レンジに近づくように上記利得調整器の利得を設定する利得制御器と、
    を含み、
    上記相殺信号発生部は、上記入力送信信号を設定された遅延時間だけ遅延することにより上記相殺信号に遅延を与える遅延器と、上記遅延された入力送信信号のベクトル係数（位相と振幅）を調整する相殺信号ベクトル調整器を含み、
    上記相殺信号制御部は、上記ディジタル帰還信号をモニタし、上記第１合成器を経て上記帰還信号経路にある上記第２合成器に到達する上記入力送信信号の遅延時間と、上記相殺信号発生部を経て上記第２合成器に至る入力送信信号の遅延時間が一致するように上記遅延器に設定する遅延時間を制御する遅延制御器と、上記ディジタル帰還信号中の主波成分が小さくなるよう上記相殺信号ベクトル調整器によるベクトル係数（位相と振幅）を制御する相殺信号ベクトル制御器とを含み、
    上記利得制御器による利得の設定は、上記相殺信号制御部による上記遅延時間又は上記ベクトル係数の制御の後で、且つ、上記奇数次歪ベクトル制御部によるベクトル調整制御の前に実施されるよう構成されていることを特徴とするべき級数型ディジタルプリディストータ。
  2. 請求項１記載のべき級数型ディジタルプリディストータにおいて、更に、
    上記奇数次歪発生経路に挿入され、与えられた補償係数に従って上記奇数次歪成分の周波数特性を補償する奇数次歪周波数特性補償器と、
    上記ディジタル帰還信号に含まれる奇数次歪成分の周波数特性を検出し、検出された周波数特性に基づいて上記奇数次歪周波数特性補償器与える補償係数を制御する奇数次歪周波数特性補償係数制御器、
    とを含むことを特徴とするべき級数型ディジタルプリディストータ。
  3. 請求項１又は２記載のべき級数型ディジタルプリディストータにおいて、上記入力送信信号は周期的に同期用パイロット信号を含んでおり、上記遅延制御器は、上記アナログディジタル変換器の出力中の上記相殺信号に含まれる同期用パイロット信号と上記アナログディジタル変換器の出力中の上記ディジタル帰還信号に含まれる同期用パイロット信号とを検出し、上記第１合成器を経て上記帰還信号経路にある上記第２合成器に到達する上記入力送信信号の遅延時間と、上記相殺信号発生部を経て上記第２合成器に至る入力送信信号の遅延時間が一致するように上記遅延器に設定する遅延時間を設定するように構成されていることを特徴とするべき級数型ディジタルプリディストータ。
  4. 請求項１乃至３の何れかに記載のべき級数型ディジタルプリディストータにおいて、上記入力送信信号はＩ／Ｑ信号であり、上記相殺信号生成部は更に上記相殺信号ベクトル調整器の出力を上記アナログ相殺信号に変換する第２ディジタルアナログ変換器を含み、上記帰還信号経路は電力増幅器出力の一部を周波数ダウンコンバートする周波数ダウンコンバータと、ダウンコンバートされた信号を直交復調して復調Ｉ／Ｑ信号を上記帰還信号として生成する直交復調器と、上記直交復調器からの上記帰還信号に上記相殺信号を合成する上記第２合成器とを含むことを特徴とするべき級数型ディジタルプリディストータ。
  5. 請求項１乃至４に記載のべき級数型ディジタルプリディストータにおいて、上記遅延制御部は、上記ディジタル帰還信号中の上記奇数次歪成分の電力を測定し、測定された上記奇数次歪成分の電力が予め決めた所定値以下になっていなければ、上記遅延制御部による遅延時間の制御と、上記利得制御器による利得の設定と、上記相殺信号ベクトル制御器によるベクトル係数の制御と、上記奇数次歪ベクトル制御部によるベクトル調整と、を繰り返すように構成されていることを特徴とするべき級数型ディジタルプリディストータ。
  6. 入力送信信号に歪補償信号を合成して電力増幅器に与えることによりその電力増幅器で発生される歪成分を補償するべき級数型ディジタルプリディストータであり、
    入力送信信号を伝達する線形伝達経路と、
    上記入力送信信号の奇数次歪成分を発生する奇数次歪発生部と、上記奇数次歪成分のベクトルを調整する奇数次歪ベクトル調整部とを直列に含み、ベクトル調整された奇数次歪成分を歪補償信号として出力する奇数次歪発生経路と、
    上記線形伝達経路の出力と上記奇数次歪発生経路の出力を合成して上記べき級数型ディジタルプリディストータの出力とする第１合成器と、
    電力増幅器の出力の一部から帰還信号を生成する帰還信号経路と、
    上記帰還信号経路からの上記帰還信号をディジタル帰還信号に変換するアナログディジタル変換器と、
    上記ディジタル帰還信号中の奇数次歪成分を抑圧するように上記奇数次歪ベクトル調整部によるベクトル調整を制御する奇数次歪ベクトル制御部と、
    上記入力送信信号を処理してアナログ相殺信号を発生する相殺信号発生部と、
    上記帰還信号経路に挿入され、上記アナログ相殺信号と上記帰還信号経路の信号を合成する第２合成器と、
    上記第２合成器において上記帰還信号中の主波成分を上記相殺信号が抑圧するように上記ディジタル帰還信号に基づいて上記相殺信号発生部を制御する相殺信号制御部と、
    上記入力送信信号を処理して副相殺信号を発生する副相殺信号発生部と、
    上記アナログディジタル変換器の出力側に挿入され、上記アナログディジタル変換器の出力に上記副相殺信号を合成する第３合成器と、
    上記第３合成器の出力をモニタし、上記第３合成器において上記副相殺信号が上記ディジタル帰還信号中の残留主波成分を抑圧するように上記副相殺信号発生部を制御する副相殺信号制御部と、
    を含むことを特徴とするべき級数型ディジタルプリディストータ。
  7. 請求項６に記載のべき級数型ディジタルプリディストータにおいて、上記副相殺信号発生部は、上記入力送信信号を設定された第２遅延時間だけ遅延させる第２遅延器と、上記第２遅延器の出力のベクトルを調整して上記副相殺信号として出力する副相殺信号ベクトル調整器とを含み、上記副相殺信号制御部は、上記第３合成器の出力中の主波成分が最小又は予め決めた第２目標値以下となるよう上記第２遅延器の第２遅延時間を設定する副相殺信号遅延器と、上記第３合成器の出力中の主波成分が最小又は上記第２目標値以下となるよう上記副相殺信号ベクトル調整器に対するベクトル係数（振幅と位相）を設定する副相殺信号ベクトル制御器とを含むことを特徴とするべき級数型ディジタルプリディストータ。
  8. 請求項１乃至７の何れかに記載のべき級数型ディジタルプリディストータにおいて、更に、上記アナログディジタル変換器の出力側に挿入され、上記アナログディジタル変換器の出力中の主波成分を抑圧するディジタルノッチフィルタを含むことを特徴とするべき級数型ディジタルプリディストータ。
  9. 請求項１記載のべき級数型ディジタルプリディストータの制御方法であり、
    上記ディジタル帰還信号中の主波成分が最小又は予め決めた目標値以下となるように上記遅延器の遅延時間を設定する相殺信号遅延制御処理と、
    上記ディジタル帰還信号中の主波成分が最小又は上記目標値以下となるよう上記相殺信号ベクトル調整器に対するベクトル係数を設定する相殺信号ベクトル制御処理と、
    上記ディジタル帰還信号中の歪成分が最小又は上記目標値以下となるよう上記奇数次歪ベクトル調整部に対するベクトル係数を設定する奇数次歪ベクトル制御処理と、
    上記相殺信号遅延制御処理又は上記相殺信号ベクトル制御処理の後で、且つ、上記奇数次歪ベクトル制御処理の前に、上記利得調整器の出力電圧が上記アナログディジタル変換器の入力最大レンジに近づくように上記利得調整器の利得を設定する利得制御処理と、
    を含むことを特徴とするべき級数型ディジタルプリディストータの制御方法。
  10. 請求項９記載の制御方法において、更に、
    上記ディジタル帰還信号に含まれる奇数次歪成分の周波数特性を検出し、検出された周波数特性に基づいて補償係数を制御する奇数次歪周波数特性補償制御処理と、
    上記補償係数に従って上記奇数次歪成分の周波数特性を補償する奇数次歪周波数特性補償処理、
    とを含むことを特徴とするべき級数型ディジタルプリディストータの制御方法。
  11. 請求項９又は１０に記載の制御方法において、上記利得制御処理の終了後に上記相殺信号ベクトル制御処理と上記奇数次歪ベクトル制御処理を独立かつ並列に実行することを特徴とするべき級数型ディジタルプリディストータの制御方法。
  12. 請求項９又は１０に記載の制御方法において、上記相殺信号遅延制御処理の終了後に上記相殺信号ベクトル制御処理を実行し、上記利得制御処理の終了後に上記奇数次歪ベクトル制御処理を実行することを特徴とするべき級数型ディジタルプリディストータの制御方法。
  13. 請求項９乃至１２の何れかに記載の制御方法において、上記遅延制御部は、上記ディジタル帰還信号中の上記奇数次歪成分の電力を測定し、測定された上記奇数次歪成分の電力が予め決めた所定値以下になっていなければ、上記相殺信号遅延制御処理と、上記利得制御処理と、上記相殺信号ベクトル制御処理と、上記奇数次歪ベクトル制御処理と、を繰り返すことを特徴とするべき級数型ディジタルプリディストータの制御方法。
  14. 請求項６に記載のべき級数型ディジタルプリディストータの制御方法であり、上記副相殺信号発生部は、上記入力送信信号を設定された第２遅延時間だけ遅延させる第２遅延器と、上記第２遅延器の出力のベクトルを調整して副相殺信号として出力する副相殺信号ベクトル調整器と、を含み、
    上記制御方法は、
    上記ディジタル帰還信号中の主波成分が最小又は予め決めた目標値以下となるように上記遅延器の遅延時間を設定する相殺信号遅延制御処理と、
    上記ディジタル帰還信号中の主波成分が最小又は上記目標値以下となるよう上記相殺信号ベクトル調整器に対するベクトル係数を設定する相殺信号ベクトル制御処理と、
    上記ディジタル帰還信号中の歪成分が最小又は上記目標値以下となるよう上記奇数次歪ベクトル調整部に対するベクトル係数を設定する奇数次歪ベクトル制御処理と、
    上記第３合成器の出力中の主波成分が最小又は予め決めた第２目標値以下となるよう上記第２遅延時間を設定する副相殺信号遅延制御処理と、
    上記第３合成器の出力中の主波成分が最小又は上記第２目標値以下となるよう上記副相殺信号ベクトル調整器に対するベクトル係数を設定する副相殺信号ベクトル制御処理と、
    を含むことを特徴とするべき級数型ディジタルプリディストータの制御方法。
  15. 請求項１４記載の制御方法において、上記相殺信号遅延制御処理の終了後に上記副相殺信号遅延制御処理を実行し、上記副相殺信号遅延制御処理の終了後に上記相殺信号ベクトル制御処理と上記副相殺信号ベクトル制御処理と上記奇数次歪ベクトル制御処理を独立かつ並列に実行することを特徴とするべき級数型ディジタルプリディストータの制御方法。
  16. 請求項１４記載の制御方法において、上記相殺信号遅延制御処理と、上記副相殺信号遅延制御処理と、上記相殺信号ベクトル制御処理と、上記副相殺信号ベクトル制御処理と、上記奇数次歪ベクトル制御処理を、この順に各制御処理を終了後に次の制御処理を実行することを特徴とするべき級数型ディジタルプリディストータの制御方法。
JP2010088493A 2009-05-21 2010-04-07 べき級数型ディジタルプリディストータ及びその制御方法 Expired - Fee Related JP5113871B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010088493A JP5113871B2 (ja) 2009-05-21 2010-04-07 べき級数型ディジタルプリディストータ及びその制御方法
US12/782,168 US8184739B2 (en) 2009-05-21 2010-05-18 Power series digital predistorter and control method therefor
KR1020100047558A KR101097093B1 (ko) 2009-05-21 2010-05-20 멱급수형 디지털 프리디스토터 및 그 제어 방법
EP10163386.5A EP2254241A3 (en) 2009-05-21 2010-05-20 Power series digital predistorter and control method therefor
CN2010101845149A CN101895260B (zh) 2009-05-21 2010-05-21 幂级数型数字预失真器及其控制方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009123549 2009-05-21
JP2009123549 2009-05-21
JP2010088493A JP5113871B2 (ja) 2009-05-21 2010-04-07 べき級数型ディジタルプリディストータ及びその制御方法

Publications (2)

Publication Number Publication Date
JP2011004387A JP2011004387A (ja) 2011-01-06
JP5113871B2 true JP5113871B2 (ja) 2013-01-09

Family

ID=42635171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010088493A Expired - Fee Related JP5113871B2 (ja) 2009-05-21 2010-04-07 べき級数型ディジタルプリディストータ及びその制御方法

Country Status (5)

Country Link
US (1) US8184739B2 (ja)
EP (1) EP2254241A3 (ja)
JP (1) JP5113871B2 (ja)
KR (1) KR101097093B1 (ja)
CN (1) CN101895260B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8727240B2 (en) 2003-09-25 2014-05-20 Robert Bosch Gmbh Fuel injector

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8073340B2 (en) 2008-02-05 2011-12-06 Applied Optoelectronics, Inc. Distortion compensation circuit including one or more phase invertible distortion paths
JP5423505B2 (ja) * 2010-03-17 2014-02-19 富士通株式会社 無線基地局及び通信方法
US9332585B2 (en) * 2010-11-18 2016-05-03 Dsp Group Ltd. Non-synchronized ADPCM with discontinuous transmission
US8606116B2 (en) * 2011-01-13 2013-12-10 Applied Optoelectronics, Inc. System and method for distortion compensation in response to frequency detection
US9184710B2 (en) * 2011-02-09 2015-11-10 Intel Corporation Digital predistortion of a power amplifier for signals comprising widely spaced carriers
CN103125070A (zh) * 2011-02-18 2013-05-29 株式会社Ntt都科摩 幂级数型预失真器及其控制方法
CN102378336A (zh) * 2011-11-15 2012-03-14 三维通信股份有限公司 一种低互调的直放站及其实现方法
US8482667B1 (en) * 2012-05-30 2013-07-09 Electronics And Telecommunications Research Institute Apparatus for transmitting additional information using digital broadcast system
JP6094071B2 (ja) * 2012-07-02 2017-03-15 富士通株式会社 歪補償装置及び歪補償方法
CN103595490B (zh) * 2012-08-15 2016-03-09 晨星软件研发(深圳)有限公司 可用于一无线射频识别系统的搜寻方法
US9319002B2 (en) * 2012-09-25 2016-04-19 Hitachi Kokusai Electric Inc. Distortion compensation circuit and transmission device using distortion compensation circuit and high-frequency power amplifier
DE102012023448A1 (de) * 2012-11-30 2014-06-05 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Verfahren zum Orten von fehlerhaften Stellen in einem HF-Signalübertragspfad
US8942755B1 (en) * 2012-12-07 2015-01-27 Sprint Communications Company L.P. Dynamic gain adjustment via mechanical transducers involving active combiners in wireless networks
US9882685B2 (en) * 2013-03-14 2018-01-30 Samsung Electronics Co., Ltd. Wireless communication system with interference rejection mechanism and method of operation thereof
CN103199797B (zh) * 2013-03-14 2016-03-09 武汉正维电子技术有限公司 具有自适应合路对消功能的放大电路
JP6340207B2 (ja) 2014-02-24 2018-06-06 パナソニック株式会社 非線形歪み検出装置及び歪み補償電力増幅器
JP6386339B2 (ja) 2014-10-28 2018-09-05 パナソニック株式会社 歪み補償電力増幅器
EP4195503A1 (en) * 2018-04-13 2023-06-14 MaxLinear Asia Singapore Private Limited System and method for power amplifier linearization with echo cancelation capabilities
WO2021088023A1 (zh) * 2019-11-08 2021-05-14 华为技术有限公司 一种电子设备及数字芯片
GB2588959B (en) * 2019-11-15 2022-03-23 Cisco Tech Inc Method and apparatus for pre-distorting an input signal for an optical transmitter
US11240089B2 (en) 2020-05-15 2022-02-01 Samsung Electronics Co., Ltd. Methods and apparatus for transmit IQ mismatch calibration
US11245430B1 (en) * 2020-08-14 2022-02-08 Apple Inc. Wireless transmitters having self-interference cancellation circuitry
CN118316497B (zh) * 2023-01-09 2025-11-07 华为技术有限公司 非线性补偿装置、方法以及系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05344446A (ja) * 1992-06-09 1993-12-24 Nippon Avionics Co Ltd 自動コントラスト調整回路
JP3753494B2 (ja) * 1997-02-20 2006-03-08 富士通株式会社 フィードフォワード増幅器
US5929704A (en) * 1998-02-20 1999-07-27 Spectrian Control of RF error extraction using auto-calibrating RF correlator
JP4014343B2 (ja) * 1999-12-28 2007-11-28 富士通株式会社 歪補償装置
US6973138B1 (en) * 2000-01-26 2005-12-06 Pmc-Sierra, Inc. Advanced adaptive pre-distortion in a radio frequency transmitter
US7170342B2 (en) * 2002-12-10 2007-01-30 Ntt Docomo, Inc. Linear power amplification method and linear power amplifier
JP4033794B2 (ja) * 2003-03-24 2008-01-16 株式会社エヌ・ティ・ティ・ドコモ 高効率線形電力増幅器
US7342976B2 (en) * 2004-01-27 2008-03-11 Crestcom, Inc. Predistortion circuit and method for compensating A/D and other distortion in a digital RF communications transmitter
US7170344B2 (en) * 2004-02-03 2007-01-30 Ntt Docomo, Inc. Multi-band predistorter using power series representation
JP4598414B2 (ja) * 2004-02-27 2010-12-15 株式会社エヌ・ティ・ティ・ドコモ べき級数型プリディストータの制御方法及び装置
JP4976648B2 (ja) * 2004-10-27 2012-07-18 株式会社エヌ・ティ・ティ・ドコモ プリディストータ
KR100939882B1 (ko) 2005-03-09 2010-01-29 후지쯔 가부시끼가이샤 왜곡 보상 장치
CN100576724C (zh) * 2005-05-18 2009-12-30 株式会社Ntt都科摩 幂级数型前置补偿器及其控制方法
JP4344367B2 (ja) * 2005-06-06 2009-10-14 株式会社エヌ・ティ・ティ・ドコモ 多周波帯用べき級数型プリディストータ
JP2007019599A (ja) * 2005-07-05 2007-01-25 Matsushita Electric Ind Co Ltd プリディストーション歪補償方法
JP2008294518A (ja) 2007-05-22 2008-12-04 Hitachi Kokusai Electric Inc 送信装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8727240B2 (en) 2003-09-25 2014-05-20 Robert Bosch Gmbh Fuel injector

Also Published As

Publication number Publication date
JP2011004387A (ja) 2011-01-06
CN101895260A (zh) 2010-11-24
CN101895260B (zh) 2013-03-13
US8184739B2 (en) 2012-05-22
EP2254241A3 (en) 2014-07-16
KR101097093B1 (ko) 2011-12-22
KR20100126221A (ko) 2010-12-01
EP2254241A2 (en) 2010-11-24
US20100295612A1 (en) 2010-11-25

Similar Documents

Publication Publication Date Title
JP5113871B2 (ja) べき級数型ディジタルプリディストータ及びその制御方法
JP4260822B2 (ja) べき級数型プリディストータ及びその制御方法
EP1695438B1 (en) Amplifier linearization using non-linear predistortion
EP2130296B1 (en) Linearization of rf power amplifiers using an adaptive subband predistorter
KR100659592B1 (ko) 멱급수형 디지털 프리디스토터
KR101255561B1 (ko) 멱급수형 디지털 프리디스토터와 그 왜곡 보상 제어 방법
US20110095820A1 (en) Method for pre-distorting a power amplifier and the circuit thereof
JP5673238B2 (ja) 電力増幅装置、送信機及び電力増幅装置制御方法
JP6190635B2 (ja) プリディストータ、プリディストータの制御方法
JP6056956B2 (ja) 通信装置及びその歪み抑制方法
JP7808008B2 (ja) 電子装置および信号処理方法
US11196537B2 (en) Wireless communication apparatus and coefficient update method
JP5464112B2 (ja) 非線形歪補償増幅装置及び非線形歪補償方法
JP2004320185A (ja) 前置歪補償電力増幅装置
JP2011135143A (ja) プリディストーション方式の歪補償装置
JP2016086354A (ja) 電力増幅装置
KR20080052860A (ko) 링크 송신기 및 링크 송신기의 오차 보정 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5113871

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees