JP5168876B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。

トレンチゲート構造を有する半導体装置の１つにトレンチゲート型ＭＯＳＦＥＴ（金属−酸化膜−半導体構造の絶縁ゲート型電界効果トランジスタ）がある。図１０は、従来のｎチャネル型のトレンチゲート型ＭＯＳＦＥＴの要部を示す断面図である。図１０において、符号１は、ｎドレイン領域であり、符号２は、ｎ^-ドリフト領域であり、符号３は、ｐウェル領域である。

また、符号４は、ｎ⁺ソース領域である。符号５は、トレンチであり、符号６は、ゲート酸化膜であり、符号７は、ゲート電極である。符号８は、ｐ⁺ウェルコンタクト領域である。符号９は、ソース電極であり、符号１０は、ドレイン電極であり、符号１１は、層間絶縁膜である。

図１０に示す構成のトレンチゲート型ＭＯＳＦＥＴでは、微細化してセルピッチを縮小すると、ｎ⁺ソース領域４とソース電極９の接触面積が小さくなるため、ソースのコンタクト抵抗が増加するという問題が生じる。この問題を解決する手段として、ストライプコンタクト構造が提案されている（例えば、特許文献１参照。）。

このストライプコンタクト構造によれば、微細化によって、隣り合うトレンチ５の間の領域（以下、トレンチ間領域とする）の幅が狭くなり、マスクのずれが生じた場合でも、ソース電極９をｎ⁺ソース領域４に十分に接触させることができる。また、ｎ⁺ソース領域４とｐ⁺ウェルコンタクト領域８がトレンチ５の長手方向に交互に配置されることによって、トレンチ５とｎ⁺ソース領域４とｐ⁺ウェルコンタクト領域８のマスク合せが不要になるので、微細化が容易となる。

図１１は、従来のストライプコンタクト構造を有するｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを示す平面図である。図１１では、基板表面上の絶縁膜やソース電極は、省略されている。図１２、図１３および図１４は、それぞれ、図１１の切断線Ａ−Ａ、Ｂ−ＢおよびＣ−Ｃにおける構成を示す断面図である。

図１１に示すように、トレンチ５は、ストライプ状に配置されている。トレンチ間領域には、隣り合うトレンチ５の一方から他方までトレンチ５の短手方向に伸びるｎ⁺ソース領域４およびｐ⁺ウェルコンタクト領域８が、トレンチ５の長手方向に交互に配置されている。

トレンチ間領域の、ｎ⁺ソース領域４およびｐ⁺ウェルコンタクト領域８の下には、ｐウェル領域３（図１２、図１３参照）が設けられている。隣り合うトレンチ間領域において、ｎ⁺ソース領域４は、トレンチ５を挟んで隣り合っている。ｐ⁺ウェルコンタクト領域８についても、同様である。

従って、図１２に示すように、トレンチ５の短手方向に平行なある切断線（図１１のＡ−Ａ）で切断した断面では、ｎ⁺ソース領域４のみがｐウェル領域３の上に出現し、ソース電極９は、ｎ⁺ソース領域４にのみ接触する。また、図１３に示すように、トレンチ５の短手方向に平行な別の切断線（図１１のＢ−Ｂ）で切断した断面では、ｐ⁺ウェルコンタクト領域８のみがｐウェル領域３の上に出現する。そして、ソース電極９は、ｐ⁺ウェルコンタクト領域８にのみ接触する。

特開２０００−２５２４６８号公報（図４、図５、段落番号［００２３］〜［００２４］）

しかしながら、上述した従来のストライプコンタクト構造では、次のような問題点がある。図１３に示すように、ｐ⁺ウェルコンタクト領域８が存在する部分には、ソース領域が存在しない。そのため、ＭＯＳＦＥＴがオン状態となり、チャネルが形成されても、ｐ⁺ウェルコンタクト領域８が存在する部分では、電流がほとんど流れない。従って、オン抵抗が増加してしまう。

その対策として、ｎ⁺ソース領域４の幅を広げることによって、チャネル幅を広くすることが考えられる。しかし、単純にｎ⁺ソース領域４の幅を広げるだけでは、図１４に示すように、ｐウェル領域３の、ｎ⁺ソース領域４の下の領域の寄生抵抗１６が高くなるため、バイポーラ動作をしてＬ負荷耐量が低下するという問題が生じる。

この発明は、上述した従来技術による問題点を解消するため、Ｌ負荷耐量を低下させることなく、オン抵抗を低減できる半導体装置およびその製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板層、前記半導体基板層の上に設けられた第２導電型のウェル領域、前記ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチ、前記ウェル領域の上に選択的に設けられた第１導電型のソース領域、前記ウェル領域の上に選択的に設けられた第２導電型のウェルコンタクト領域、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極、前記ソース領域および前記ウェルコンタクト領域に共通に接触する第１の電極、並びに前記半導体基板層に電気的に接続される第２の電極、を備え、前記ソース領域および前記ウェルコンタクト領域が、ともに、隣り合う前記トレンチ間で一方のトレンチから他方のトレンチに至るまで伸び、かつトレンチ長手方向に交互に配置された半導体装置において、前記ソース領域の、隣り合う前記トレンチ間の中央部分の深さが、同ソース領域のトレンチ近傍部分の深さよりも浅いことを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記ウェル領域の、前記ソース領域の浅い部分の濃度が、同ウェル領域の他の部分の濃度よりも高いことを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記ウェル領域の、前記ソース領域の浅い部分に、同ウェル領域の他の部分よりも濃度が高い高濃度ウェル領域が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記ソース領域のトレンチ長手方向の長さは、前記ウェルコンタクト領域のトレンチ長手方向の長さの２倍よりも長いことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、第１導電型の半導体基板層、前記半導体基板層の上に設けられた第２導電型のウェル領域、前記ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチ、前記ウェル領域の上に選択的に設けられた第１導電型のソース領域、前記ウェル領域の上に選択的に設けられた第２導電型のウェルコンタクト領域、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極、前記ソース領域および前記ウェルコンタクト領域に共通に接触する第１の電極、並びに前記半導体基板層に電気的に接続される第２の電極、を備え、前記ソース領域および前記ウェルコンタクト領域が、ともに、隣り合う前記トレンチ間で一方のトレンチから他方のトレンチに至るまで伸び、かつトレンチ長手方向に交互に配置されており、さらに、前記ソース領域の、隣り合う前記トレンチ間の中央部分の深さが、同ソース領域のトレンチ近傍部分の深さよりも浅く、かつ前記ウェル領域の、前記ソース領域の浅い部分の濃度が、同ウェル領域の他の部分の濃度よりも高い半導体装置を製造する半導体装置の製造方法において、前記半導体基板層上に設けられた前記ウェル領域に、同ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチを形成する工程と、前記ソース領域を形成する領域の、隣り合う前記トレンチ間のトレンチ近傍部分を開口させ、かつ隣り合う前記トレンチ間の中央部分を被覆するパターンを有する第１のマスクを用いて、前記ウェル領域に第１導電型不純物を注入するソース領域形成工程と、前記第１のマスクを除去するマスク除去工程と、前記ウェルコンタクト領域を形成する領域を開口させたパターンを有する第２のマスクを用いて、前記ウェル領域に第２導電型不純物を注入するウェルコンタクト領域形成工程と、を含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記マスク除去工程後、前記ウェルコンタクト領域形成工程前に、隣り合う前記トレンチ間の領域の全面に第２導電型不純物を注入する高濃度ウェル領域形成工程、をさらに含むことを特徴とする。

この発明によれば、ソース領域の幅を広げてチャネル幅を広くすることによって、オン抵抗が低くなる。また、ウェル領域の、ソース領域下の領域における寄生抵抗成分が減少し、Ｌ負荷耐量の低下を防ぐことができる。

本発明にかかる半導体装置およびその製造方法によれば、Ｌ負荷耐量を低下させることなく、オン抵抗を低減できるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

図１は、この発明の実施の形態にかかる半導体装置の構成を示す断面図である。図１に示すように、このＭＯＳＦＥＴは、ｎドレイン領域２１の上にｎ^-ドリフト領域２２を有する。ｎドレイン領域２１およびｎ^-ドリフト領域２２は、ｎ型の半導体基板層を構成する。ｐウェル領域２３は、ｎ^-ドリフト領域２２の表面層に設けられている。

トレンチ２５は、ｐウェル領域２３を貫通してｎ^-ドリフト領域２２に達する。トレンチ２５の平面パターンは、図１１に示す従来のＭＯＳ型半導体装置と同様に、ストライプ状である。ゲート酸化膜２６は、トレンチ２５の内壁面に沿って設けられている。トレンチ２５は、ゲート酸化膜２６を介してゲート電極２７により埋められている。

ｎ⁺ソース領域２４は、ｐウェル領域２３の表面層に選択的に設けられている。また、ｎ⁺ソース領域２４は、ゲート酸化膜２６に接している。ｐ⁺ウェルコンタクト領域は、ｐウェル領域２３の表面層に選択的に設けられている。ただし、ｐ⁺ウェルコンタクト領域は、図１とは異なる断面に現われるように配置されているため、図１には現われていない。ｎ⁺ソース領域２４とｐ⁺ウェルコンタクト領域は、図１１に示す従来構成と同様に、トレンチ２５のストライプの方向に直交するように、交互にストライプ状に形成されている。ｐ⁺ウェルコンタクト領域は、図１１に示す従来構成においてｐ⁺ウェルコンタクト領域８に相当する。

従って、ｎ⁺ソース領域２４とｐ⁺ウェルコンタクト領域は、トレンチ間領域において、隣り合うトレンチ２５間でその一方から他方に至るまでトレンチ２５の短手方向に伸び、かつトレンチ２５の長手方向に交互に配置されている。第１の電極であるソース電極２９は、ｎ⁺ソース領域２４およびｐ⁺ウェルコンタクト領域に接触し、かつ層間絶縁膜３１によりゲート電極２７から絶縁されている。第２の電極であるドレイン電極３０は、ｎドレイン領域２１に接してその裏面に設けられている。

ここで、ｎ⁺ソース領域２４は、トレンチ間領域の中央部分において、トレンチ近傍部分よりも浅くなっている。このｎ⁺ソース領域２４が浅くなっている部分の濃度は、ｐウェル領域２３の他の部分の濃度よりも高くなっている。つまり、ｐウェル領域２３の、ｎ⁺ソース領域２４が浅くなっている部分には、ｐウェル領域２３の他の部分よりも濃度が高い高濃度ｐウェル領域３２が設けられている。

また、ｎ⁺ソース領域２４のトレンチ長手方向の長さは、ｐ⁺ウェルコンタクト領域のトレンチ長手方向の長さの２倍よりも長い。特に限定しないが、例えば、ｎ⁺ソース領域２４のトレンチ長手方向の長さは、ｐ⁺ウェルコンタクト領域のトレンチ長手方向の長さの４倍である。また、セルピッチは、例えば２．２μｍである。要するに、実施の形態は、従来よりもｐ⁺ウェルコンタクト領域の面積を小さくし、ｎ⁺ソース領域２４の下に高濃度のｐ⁺領域を配置したものである。

図２〜図７は、この発明の実施の形態にかかる半導体装置の製造方法を説明する断面図または平面図である。まず、ｎドレイン領域２１上にｎ^-ドリフト領域２２をエピタキシャル成長させる。その際、ｎ^-ドリフト領域２２の不純物濃度は、例えば１×１０¹⁶ｃｍ^-3である。これらｎドレイン領域２１とｎ^-ドリフト領域２２を合わせて半導体基板層とする。

次いで、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスにより半導体基板層の表面を選択酸化し、フィールド酸化膜を形成する。その後、熱拡散技術等により、半導体基板層の表面層にｐウェル領域２３を形成するとともに、表面にマスク酸化膜を形成する。次いで、半導体基板層の表面にレジストを塗布し、フォトリソグラフィおよびエッチングを行って、マスク酸化膜をトレンチ形成パターンにする。

このマスク酸化膜をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性ドライエッチングを行い、ｐウェル領域２３を貫通してｎ^-ドリフト領域２２に達する深さのトレンチ２５を形成する。続いて、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等のソフトエッチングや犠牲酸化処理を行って、トレンチエッチングの際に生じた表面の荒れを平坦化する。そして、マスク酸化膜を除去する。

次いで、トレンチ２５の内側および半導体基板層の表面を酸化して、ゲート酸化膜２６を形成する。その後、例えばドープトポリシリコンを堆積して、トレンチ２５内をゲート電極２７で埋める。そして、ゲート電極２７の一部を除いて、ゲート電極２７の、半導体基板層の表面よりも上の部分を除去する。次いで、半導体基板層の表面のゲート酸化膜２６を除去した後、半導体基板層およびゲート電極２７の表面にスクリーン酸化膜４１を形成する（図２）。

次いで、半導体基板層の表面にレジストを塗布し、フォトリソグラフィによりソース領域を形成するためのレジストマスク（第１のマスク）を形成する。図３に斜線で示すように、このレジストマスク４２は、ｐウェル領域２３の、ウェルコンタクト領域が形成される領域とトレンチ間領域の中央部分を被覆するパターンを有する。次いで、レジストマスク４２を用いて、第１導電型の不純物イオンとして例えば砒素（Ａｓ）を半導体基板層の表面に対して垂直に注入する。

図３において、トレンチ２５の両脇の「ｎ⁺」とした領域は、砒素が注入される領域であることを表している（図５においても同じ）。次いで、熱処理を行い、砒素を拡散および活性化させて、ｐウェル領域２３の表面層にｎ⁺ソース領域２４を選択的に形成する（図４）。図４は、ｎ⁺ソース領域を形成した後の、図３の切断線Ｄ−Ｄにおける構成を示す断面図である。

なお、ｎ⁺ソース領域２４を形成するための不純物の注入を行う際に、図３に示すパターンのレジストマスク４２に代えて、図５に示すパターンのレジストマスク４３を用いてもよい。図５に斜線で示すように、このレジストマスク４３は、トレンチ間領域の中央部分のみを被覆するパターンを有する。

レジストマスク４２（図５に示すパターンの場合には、レジストマスク４３）を除去した後、半導体基板層の表面全面に、第２導電型の不純物イオンとして例えばフッ化ホウ素（ＢＦ₂）を半導体基板層の表面に対して垂直に注入する。続いて、熱処理を行い、高濃度ｐウェル領域３２を形成する。次いで、半導体基板層の表面に再びレジストを塗布し、フォトリソグラフィによりｐ⁺ウェルコンタクト領域を形成するためのレジストマスク（第２のマスク）を形成する。

図６に斜線で示すように、このレジストマスク４４は、ｐウェル領域２３の、ウェルコンタクト領域が形成される領域以外を被覆するパターンを有する。次いで、レジストマスク４４を用いて、第２導電型の不純物イオンとして例えばホウ素（Ｂ）を注入する。図６において、トレンチ２５の両脇の「ｐ⁺」とした領域は、ホウ素が注入される領域であることを表している。次いで、熱処理を行い、ｐウェル領域２３の表面層にｐ⁺ウェルコンタクト領域を形成する。

また、ｐ⁺ウェルコンタクト領域の形成時に、図６に示すパターンを反転させたパターン、すなわち、ｐ⁺ウェルコンタクト領域を被覆するパターンを有するレジストマスクを用いて、低加速で例えば砒素イオンを注入し、熱処理を行って、ｎ⁺ソース領域２４の、ソース電極２９と接触する部分の濃度を１×１０²⁰ｃｍ^-3以上としてもよい。その際、熱処理を、ｐ⁺ウェルコンタクト領域を形成する際の熱処理と一緒にしてもよい。

図７は、ｐ⁺ウェルコンタクト領域を形成した後の、図６の切断線Ｅ−Ｅにおける構成を示す断面図である。レジストマスク４４を除去した後、図１に示すように、ゲート電極２７の上に層間絶縁膜３１を形成する。さらにその上にソース電極２９と、図には現われていない金属ゲート電極を形成する。また、ｎドレイン領域２１の裏面にドレイン電極３０を形成する。以上のようにして、ＭＯＳＦＥＴが完成する。

次に、実施の形態のＭＯＳＦＥＴと従来のストライプコンタクト構造のＭＯＳＦＥＴとで、トレンチ間領域の縦方向の不純物プロファイルを比較する。図８は、図１のＦ−Ｆ'およびＧ−Ｇ'における不純物プロファイルを示す特性図であり、図９は、図１２のＨ−Ｈ'における不純物プロファイルを示す特性図である。ＭＯＳＦＥＴのしきい値電圧とソース領域の下の寄生抵抗は、砒素（Ａｓ）の特性曲線とホウ素（Ｂ）の特性曲線が交差する位置で決まる。

実施の形態では、図８にＢで示すホウ素のプロファイルが得られる。トレンチ近傍では、ソース領域が従来と同様の深さであるので、Ａｓ（Ｆ−Ｆ'）で示す砒素の特性曲線およびＢで示すホウ素の特性曲線は、いずれも図９に示す従来の特性曲線と同じになる。従って、実施の形態における砒素の特性曲線とホウ素の特性曲線の交差点５１は、図９に示す従来の交差点５３と同じ位置になるので、実施の形態のしきい値は、従来のしきい値と同じになる。

一方、トレンチ間領域の中央部分では、ソース領域が従来よりも浅く、かつソース領域の下に高濃度ｐウェル領域が存在するので、実施の形態における砒素の特性曲線とホウ素の特性曲線の交差点５２は、図９に示す従来の交差点５３よりもホウ素の濃度が高い方にずれる。従って、実施の形態の寄生抵抗は、従来よりも低くなる。

実施の形態のＭＯＳＦＥＴと従来のストライプコンタクト構造のＭＯＳＦＥＴとで、同じＬ負荷耐量でオン抵抗Ｒｏｎを比較したところ、実施の形態の方が従来構造よりも８％低かった。実施の形態では、トレンチとソースのマスク合せが必要であるため、セルピッチを２．２μｍとし、ソース領域の長さとウェルコンタクト領域の長さの比を４：ｌとした。一方、従来のストライプコンタクト構造では、セルピッチを２μｍとしたが、実施の形態と同じＬ負荷耐量となるソース領域の長さとウェルコンタクト領域の長さの比は、２：１であった。

以上説明したように、実施の形態によれば、しきい値電圧に影響を与えずに、オン抵抗を低くできる。また、ｐウェル領域２３の、ｎ⁺ソース領域２４の下の領域における寄生抵抗成分が減少するので、Ｌ負荷耐量の低下を防ぐことができる。従って、Ｌ負荷耐量を低下させることなく、オン抵抗を低減できるという効果を奏する。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置およびその製造方法は、トレンチゲート構造を有する半導体装置に有用であり、特に、ストライプ状に配置されたトレンチゲート構造のトレンチ間領域においてソース領域とウェルコンタクト領域がトレンチの長手方向に交互に配置された構造を有するトレンチゲート型パワーＭＯＳＦＥＴに適している。

この発明の実施の形態にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 この発明の実施の形態にかかる半導体装置の製造方法を説明する平面図である。 この発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 この発明の実施の形態にかかる半導体装置の製造方法を説明する平面図である。 この発明の実施の形態にかかる半導体装置の製造方法を説明する平面図である。 この発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 この発明の実施の形態にかかる半導体装置の不純物プロファイルを示す特性図である。 従来のＭＯＳＦＥＴの不純物プロファイルを示す特性図である。 従来のトレンチゲート型ＭＯＳＦＥＴの要部を示す断面図である。 従来のストライプコンタクト構造を有するトレンチゲート型ＭＯＳＦＥＴを示す平面図である。 図１１の切断線Ａ−Ａにおける構成を示す断面図である。 図１１の切断線Ｂ−Ｂにおける構成を示す断面図である。 図１１の切断線Ｃ−Ｃにおける構成を示す断面図である。

符号の説明

２１ ｎドレイン領域
２２ ｎ^-ドリフト領域
２３ ｐウェル領域
２４ ｎ⁺ソース領域
２５ トレンチ
２６ ゲート酸化膜
２７ ゲート電極
２９ ソース電極
３０ ドレイン電極
３２ 高濃度ｐウェル領域
４２，４３，４４ レジストマスク

Claims (7)

1. 第１導電型の半導体基板層、前記半導体基板層の上に設けられた第２導電型のウェル領域、前記ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチ、前記ウェル領域の上に選択的に設けられた第１導電型のソース領域、前記ウェル領域の上に選択的に設けられた第２導電型のウェルコンタクト領域、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極、前記ソース領域および前記ウェルコンタクト領域に共通に接触する第１の電極、並びに前記半導体基板層に電気的に接続される第２の電極、を備え、前記ソース領域および前記ウェルコンタクト領域が、ともに、隣り合う前記トレンチ間で一方のトレンチから他方のトレンチに至るまで伸び、かつトレンチ長手方向に交互に配置された半導体装置において、
   前記ソース領域が、隣り合う前記トレンチに接する部分からそれぞれ前記トレンチ間の中央部分に向かって濃度が減少しつつ互いに隣接しており、
   前記中央部分の下の前記ウェル領域の濃度が、同ウェル領域の他の部分の濃度よりも高いことを特徴とする半導体装置。
2. 前記中央部分の下の前記ウェル領域の高濃度の部分は、前記ソース領域よりも浅いことを特徴とする請求項１に記載の半導体装置。
3. 隣り合う前記トレンチ間の領域の全面に第２導電型不純物を注入することにより、前記中央部分の下の前記ウェル領域の濃度が、同ウェル領域の他の部分の濃度よりも高いことを特徴とする請求項１または２に記載の半導体装置。
4. 第１導電型の半導体基板層、前記半導体基板層の上に設けられた第２導電型のウェル領域、前記ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチ、前記ウェル領域の上に選択的に設けられた第１導電型のソース領域、前記ウェル領域の上に選択的に設けられた第２導電型のウェルコンタクト領域、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極、前記ソース領域および前記ウェルコンタクト領域に共通に接触する第１の電極、並びに前記半導体基板層に電気的に接続される第２の電極、を備え、前記ソース領域および前記ウェルコンタクト領域が、ともに、隣り合う前記トレンチ間で一方のトレンチから他方のトレンチに至るまで伸び、かつトレンチ長手方向に交互に配置された半導体装置において、
   前記ソース領域が、隣り合う前記トレンチに接する部分からそれぞれ前記トレンチ間の中央部分に向かって濃度が減少しつつ互いに隣接しており、
   前記中央部分の下の前記ウェル領域に、同ウェル領域の他の部分よりも濃度が高い高濃度ウェル領域が設けられていることを特徴とする半導体装置。
5. 前記高濃度ウェル領域は、前記ソース領域よりも浅いことを特徴とする請求項４に記載の半導体装置。
6. 隣り合う前記トレンチ間の領域の全面に第２導電型不純物を注入することにより、前記中央部分の下の前記ウェル領域に、同ウェル領域の他の部分よりも濃度が高い高濃度ウェル領域が設けられていることを特徴とする請求項４または５に記載の半導体装置。
7. 第１導電型の半導体基板層、前記半導体基板層の上に設けられた第２導電型のウェル領域、前記ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチ、前記ウェル領域の上に選択的に設けられた第１導電型のソース領域、前記ウェル領域の上に選択的に設けられた第２導電型のウェルコンタクト領域、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極、前記ソース領域および前記ウェルコンタクト領域に共通に接触する第１の電極、並びに前記半導体基板層に電気的に接続される第２の電極、を備え、前記ソース領域および前記ウェルコンタクト領域が、ともに、隣り合う前記トレンチ間で一方のトレンチから他方のトレンチに至るまで伸び、かつトレンチ長手方向に交互に配置されており、さらに、前記ソース領域の、隣り合う前記トレンチ間の中央部分の深さが、同ソース領域のトレンチ近傍部分の深さよりも浅く、かつ前記ウェル領域の、前記ソース領域の浅い部分の濃度が、同ウェル領域の他の部分の濃度よりも高い半導体装置を製造する半導体装置の製造方法において、
   前記半導体基板層上に設けられた前記ウェル領域に、同ウェル領域を貫通して前記半導体基板層に達するストライプ状の複数のトレンチを形成する工程と、
   前記ソース領域を形成する領域の、隣り合う前記トレンチ間のトレンチ近傍部分を開口させ、かつ隣り合う前記トレンチ間の中央部分を被覆するパターンを有する第１のマスクを用いて、前記ウェル領域に第１導電型不純物を注入するソース領域形成工程と、
   前記第１のマスクを除去するマスク除去工程と、
   隣り合う前記トレンチ間の領域の全面に第２導電型不純物を注入する高濃度ウェル領域形成工程と、
   前記ウェルコンタクト領域を形成する領域を開口させたパターンを有する第２のマスクを用いて、前記ウェル領域に第２導電型不純物を注入するウェルコンタクト領域形成工程と、
   を含むことを特徴とする半導体装置の製造方法。

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