JP5169802B2

JP5169802B2 - ネットワーク装置

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Publication number: JP5169802B2
Application number: JP2008328379A
Authority: JP
Inventors: 良二安積; 隆梅垣; 茂雄谷; 昭作山▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2013-03-27
Anticipated expiration: 2028-12-24
Also published as: US20100158514A1; US8295161B2; JP2010154091A

Description

本発明は、ＳＯＮＥＴ（Synchronous Optical NETwork：同期光伝送網）／ＳＤＨ（Synchronous Digital Hierarchy：同期デジタル・ハイアラーキ）等において回線交換に用いられるネットワーク装置に関する。

図１は回線交換に用いられる一般的なネットワーク装置の構成例を示す図である。図１において、ネットワーク装置１は、複数の入力側のインタフェースユニット２と、現用系（Work）および予備系（Protect）の回線交換（ＳＴＳ−ＳＷ：Synchronous Transport Signal-Switch）ユニット３Ｗ、３Ｐと、複数の出力側のインタフェースユニット４と、ＣＰＵ（Central Processing Unit）ユニット５とを備えている。

入力側のインタフェースユニット２は、対向するＳＯＮＥＴネットワーク装置（図示せず）から転送されるＯＣ（Optical Carrier）−１２／４８／１９２／７６８フォーマット等の光信号の伝送データを受信し、電気信号に変換して、回線交換ユニット３Ｗ、３Ｐに転送する。また、出力側のインタフェースユニット４は、回線交換ユニット３Ｗ、３Ｐのいずれかから転送される伝送データを、電気信号からＯＣ−１２／４８／１９２／７６８フォーマット等の光信号に変換し、対向するＳＯＮＥＴネットワーク装置（図示せず）に転送する。

回線交換ユニット３Ｗ、３Ｐでは、インタフェースユニット２の各チャンネル（最小ＳＴＳ−１単位）から入力されてきたデータを、回線状態およびＣＰＵユニット５からのソフト設定情報をもとに、どのインタフェースユニット４のどのチャンネルに出力するかを制御するクロスコネクト等のスイッチ処理を行い、所定のインタフェースユニット４のチャンネルへ転送する。

また、回線交換ユニット３Ｗ、３Ｐは、現用系および予備系の冗長構成（２重化構成）をとっており、現用系の回線交換ユニット３Ｗにて故障等の障害発生時に、ＣＰＵユニット５に障害発生が通知される。ＣＰＵユニット５は障害発生の通知を受けると、伝送信号を現用系の回線交換ユニット３Ｗから予備系の回線交換ユニット３Ｐに選択を切り替える制御をインタフェースユニット４に対して行う。ＣＰＵユニット５ではインタフェースユニット２、４および回線交換ユニット３Ｗ、３Ｐの回線の設定、回線状態の監視、回線切替制御を行っている。なお、ＣＰＵユニット５についても、障害に備えた冗長構成となっている。

ところで、近年、ＦＰＧＡ（Field Programmable Gate Array）／ＡＳＩＣ（Application Specific Integrated Circuit）等のデバイスの微細化が急速に進み、α線、中性子線等の宇宙線によるメモリ内ビット反転（ソフトエラー）による誤動作が顕著化している。そのため、このようなソフトエラーを含むメモリエラーにより誤動作が発生しないような装置構成が重要となってきている。

図２は従来のネットワーク装置における回線交換ユニットの詳細構成図である。図２において、現用系の回線交換ユニット３Ｗと予備系の回線交換ユニット３Ｐは同じ構成となっており、回線交換ユニット３Ｗ、３Ｐは制御信号生成部３１と主信号処理部３２とを備えている。制御信号生成部３１は、メモリ３１１と制御信号処理部３１２とメモリエラー検出処理部３１３とを備えている。主信号処理部３２はクロスコネクト処理部３２１を備え、クロスコネクト処理部３２１はバッファ３２２を備えている。また、インタフェースユニット４には選択部（セレクタ）４１が設けられている。

制御信号生成部３１では、メモリ３１１にＣＰＵユニット５により設定されたスイッチ制御情報および中間情報が格納され、制御信号処理部３１２はメモリ３１１に格納されている情報をもとに回線交換制御信号を生成する。また、メモリ３１１には書き込み行う際にエラー検出用の情報（パリティ）を付加して格納し、読み出したデータをメモリエラー検出処理部３１３でチェックすることで、メモリエラーが発生した場合にメモリエラー検出処理部３１３からＣＰＵユニット５にエラー情報を通知する。

主信号処理部３２では、制御信号生成部３１の制御信号処理部３１２から入力される回線交換制御信号がバッファ３２２に格納され、出力データに合わせて回線交換制御を行う。インタフェースユニット４の選択部４１は通常は現用系の回線交換ユニット３Ｗの主信号処理部３２の出力を選択して後続に伝えている。

ＣＰＵユニット５は現用系の回線交換ユニット３Ｗの制御信号生成部３１からエラー情報の通知を受けた場合、インタフェースユニット４の選択部４１を制御し、現用系の回線交換ユニット３Ｗから予備系の回線交換ユニット３Ｐに切り替えを行う。なお、メモリエラーがα線、中性子線等の宇宙線によるソフトエラーである場合には現用系の回線交換ユニット３Ｗのメモリ３１１のデータを再設定することでエラーは復旧するが、永続的なエラーと区別することは困難であるため、予備系の回線交換ユニット３Ｐへの切り替えを行うものである。ＣＰＵユニット５の監視のもと、その後に現用系の回線交換ユニット３Ｗの障害が復旧した場合には、アプリケーションに従い、現用系の回線交換ユニット３Ｗへの切り戻しや、新たな障害発生時の切り替え先となる。
特開２００７−１８８４２８号公報特許第４００３６２０号公報

従来のネットワーク装置は上述したようにしてメモリエラーによる誤設定の発生に対処していたが、予備系の回線交換ユニット３Ｐへの切り替えが完了するまでの数秒程度の短時間ではあるが、回線交換の情報が異常設定（ミスコネクション）で保持されるために、誤って別の回線の情報が流出する場合があり、回線品質が低下するという問題があった。

図３はメモリエラー発生時の処理例を示すタイムチャートであり、メモリ３１１の出力、制御信号処理部３１２の回線交換制御信号出力、メモリエラー検出処理部３１３のエラー通知、現用系の回線交換ユニット３Ｗの主信号処理部３２の出力伝送信号、予備系の回線交換ユニット３Ｐの主信号処理部３２の出力伝送信号、ＣＰＵユニット５の切替制御出力、出力側のインタフェースユニット４の選択部４１の出力のそれぞれの変化の様子を示している。

図３において、時刻ｔ_１でメモリ３１１におけるフレームの２番目のチャンネルに対応するデータにメモリエラーが発生したとすると、メモリエラー検出処理部３１３はほぼ同時にエラー発生をＣＰＵユニット５に通知する。制御信号処理部３１２はメモリエラーを含むデータに基づいて回線交換制御信号を出力する。なお、メモリ３１１のデータはＣＰＵユニット５により別の値が設定されるまでは変更されないため、その後のフレームにおいても同様にメモリエラーが検出されることになる。

また、主信号処理部３２は制御信号生成部３１からの回線交換制御信号をバッファ３２２にいったん保持した後、１フレーム遅れて処理を行うため、ＣＰＵユニット５は時刻ｔ_２にて予備系への切替制御を開始する。そして、ＣＰＵユニット５は時刻ｔ_３においてインタフェースユニット４への切替制御出力を送出し、インタフェースユニット４は時刻ｔ_４から予備系の回線交換ユニット３Ｐの出力伝送信号を選択する。

従って、予備系への切り替えが完了するまでの約１〜２秒程度の時間ではあるが、インタフェースユニット４はメモリエラーに起因する異常設定に基づいて誤ってクロスコネクトした伝送信号を選択して後段に送出することとなり、予期しない別の回線の情報が流出してしまうこととなる。

一方、特許文献１には、ストレージシステム（ＨＤＤ等のストレージ装置〜サーバ間）でのシリアルインタフェース転送において、ストレージ装置のバスエラー検出もしくはメモリエラー検出の結果を外部アクセス可能なレジスタに格納し、レジスタ内容から割り込み信号を伝送し、データ制御を行うことにより高性能化（伝送帯域を確保）する技術が開示されている。また、特許文献２には、信号伝送用のメモリのエラー検出時に、出力信号のパルス幅歪みを制御することにより、異常光出力を防止する技術が開示されている。

上記の２件の特許文献は、メモリエラーに対する制御方式である点で本発明と似た状況に対処するものではあるが、ＳＯＮＥＴ／ＳＤＨ等の回線交換に用いられるネットワーク装置における特殊な環境を考慮したものではなく、上記の問題を解決できるものではない。

上記の従来の問題点に鑑み、メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替えることのできるネットワーク装置を提供することを目的とする。

このネットワーク装置の一実施態様では、現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、前記回線交換ユニットは、ＣＰＵユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、前記メモリのメモリエラーを検出するメモリエラー検出処理部と、当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部とを備えるようにしている。

開示のネットワーク装置にあっては、メモリエラーにより誤りの発生した回線交換の設定情報については更新せずに廃棄（更新停止）して前状態を保持し、その間に現用系から予備系に切り替えることで、メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替えることができる。

以下、本発明の好適な実施形態につき説明する。

<第１の実施形態>
図４は第１の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット３Ｗ、３Ｐとその周辺の構成を示している。ネットワーク装置の全体構成は図１に示したものと同様である。

図４において、現用系の回線交換ユニット３Ｗと予備系の回線交換ユニット３Ｐは同じ構成となっており、回線交換ユニット３Ｗ、３Ｐは制御信号生成部３１と主信号処理部３２とを備えている。

制御信号生成部３１は、メモリ３１１と制御信号処理部３１２とメモリエラー検出処理部３１３と制御信号停止処理部３１４とを備えている。主信号処理部３２はクロスコネクト処理部３２１を備え、クロスコネクト処理部３２１はバッファ３２２を備えている。また、インタフェースユニット４には選択部（セレクタ）４１が設けられている。

制御信号停止処理部３１４は、制御信号処理部３１２からの回線交換制御信号とメモリエラー検出処理部３１３からのエラー情報のタイミングを合わせて主信号処理部３２に送出する。

主信号処理部３２では、制御信号生成部３１の制御信号停止処理部３１４から入力される回線交換制御信号とエラー情報に基づき、エラー情報がメモリエラーを示していない正常な状態であれば回線交換制御信号をバッファ３２２に格納し、エラー情報がメモリエラーを示している状態であればバッファ３２２への回線交換制御信号の格納を停止し、前状態を保持する。

そして、クロスコネクト処理部３２１は、バッファ３２２に格納された回線交換制御信号に基づき、出力データに合わせて回線交換制御を行う。インタフェースユニット４の選択部４１は通常は現用系の回線交換ユニット３Ｗの主信号処理部３２の出力を選択して後続に伝えている。

ＣＰＵユニット５は現用系の回線交換ユニット３Ｗの制御信号生成部３１からエラー情報の通知を受けた場合、インタフェースユニット４の選択部４１を制御し、現用系の回線交換ユニット３Ｗから予備系の回線交換ユニット３Ｐに切り替えを行う。この際、切り替えが完了するまでの数秒間ではエラーが発生した現用系の回線交換ユニット３Ｗからの伝送データがインタフェースユニット４の選択部４１を通過することとなるが、クロスコネクト処理部３２１では回線交換制御信号と並走するエラー情報に基づいてバッファ３２２の更新が停止されて前状態を保持し、メモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理が行われるため、予期しない別の回線の情報が流出してしまうことはない。

図５はメモリエラー発生時の処理例を示すタイムチャートであり、メモリ３１１の出力、制御信号処理部３１２の回線交換制御信号出力、メモリエラー検出処理部３１３のエラー通知、現用系の回線交換ユニット３Ｗの主信号処理部３２の出力伝送信号、予備系の回線交換ユニット３Ｐの主信号処理部３２の出力伝送信号、ＣＰＵユニット５の切替制御出力、出力側のインタフェースユニット４の選択部４１の出力のそれぞれの変化の様子を示している。

図５において、時刻ｔ_１でメモリ３１１におけるフレームの２番目のチャンネルに対応するデータにメモリエラーが発生したとすると、メモリエラー検出処理部３１３はほぼ同時にエラー発生をＣＰＵユニット５に通知する。制御信号処理部３１２はメモリエラーを含むデータに基づいて回線交換制御信号を出力する。なお、メモリ３１１のデータはＣＰＵユニット５により別の値が設定されるまでは変更されないため、その後のフレームにおいても同様にメモリエラーが検出されることになる。

また、主信号処理部３２は制御信号生成部３１の制御信号停止処理部３１４から入力されるエラー情報がメモリエラーを示すことで、バッファ３２２への回線交換制御信号の格納（取り込み）を停止し、前状態を保持する。そして、主信号処理部３２は回線交換制御信号の受け付けから１フレーム遅れて処理を行うが、メモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理が行われるため、予期しない別の回線にクロスコネクト処理を行うことはない。

ＣＰＵユニット５は、主信号処理部３２における回線交換制御信号の受け付けから１フレーム遅れた処理に合わせ、時刻ｔ_２にて予備系への切替制御を開始する。そして、ＣＰＵユニット５は時刻ｔ_３においてインタフェースユニット４への切替制御出力を送出し、インタフェースユニット４は時刻ｔ_４から予備系の回線交換ユニット３Ｐの出力伝送信号を選択する。

従って、予備系への切り替えが完了するまでの約１〜２秒程度の時間については、インタフェースユニット４はメモリエラーが発生した現用系の回線交換ユニット３Ｗからの伝送データを通過させることになるが、現用系の回線交換ユニット３Ｗはメモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理を行っているため、予期しない別の回線の情報が流出してしまうことはなくなる。

上記の第１の実施形態では、制御信号停止処理部３１４を制御信号生成部３１が有する例を開示しているが、該制御信号停止処理部３１４は主信号処理部３２が有するものとしても可能であるし、また、制御信号生成部３１と主信号処理部３２の間にあってもよい。また、第１の実施形態の制御信号停止処理部３１４はエラー情報と回線交換制御信号の両方をクロスコネクト処理部３２１に渡すことにより、エラー発生に対応した回線交換制御信号に基づくクロスコネクトがされないように制御している。しかし、制御信号停止処理部３１４は、エラー情報の発生に基づいて対応する回線交換制御信号をクロスコネクト処理部３２１に渡さないことにより、エラー発生に対応した回線交換制御信号に基づくクロスコネクトがされないように制御することも可能である。

<第２の実施形態>
本実施形態は、エラー情報をチャンネル単位で生成し、エラーが発生したチャンネルに対応する回線交換制御信号のみの取り込みを停止することで、回線の効率的運用を可能としたものである。すなわち、上述した第１の実施形態では、いずれか１チャンネル分でメモリエラーを検出した場合、運用しているチャンネルか否かに関わらず、他のチャンネルについても回線交換制御信号の取り込みを停止しまうため運用効率の低下の要因となるが、エラー検出していないチャンネルはそのまま運用することで、回線の効率的運用を図っている。

装置構成は、図面上、図４に示したものと同様となるが、メモリエラー検出処理部３１３とクロスコネクト処理部３２１は若干の機能の違いがある。すなわち、メモリエラー検出処理部３１３は、メモリ３１１に格納されたデータに基づき、制御信号処理部３１２によりシリアルに処理されて生成される回線交換制御信号の各フレームの各チャンネルのタイミングに合わせ、チャンネル単位にメモリエラーの発生を示すエラー情報を出力する機能を有している。クロスコネクト処理部３２１は、制御信号停止処理部３１４から受け取った回線交換制御信号とエラー情報に基づき、チャンネル単位でバッファ３２２への回線交換制御信号の格納を実行もしくは停止する機能を有している。

図６は回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートであり、制御信号処理部３１２の回線交換制御信号出力、メモリエラー検出処理部３１３のエラー情報、制御信号停止処理部３１４の回線交換制御信号出力、制御信号停止処理部３１４のエラー情報（停止信号）のそれぞれの変化の様子を示している。

ここでは、チャンネルＣＨ１とチャンネルＣＨ３でメモリエラーが発生したものとすると、メモリエラー検出処理部３１３は、制御信号停止処理部３１４に対して制御信号処理部３１２の回線交換制御信号のチャンネルＣＨ１およびチャンネルＣＨ３のタイミングに合わせてエラー情報を出力する。すなわち、回線交換制御信号とエラー情報を同じ位相で並走させる。また、制御信号停止処理部３１４は、制御信号停止処理の分だけ遅延して、タイミングの合った回線交換制御信号とエラー情報を出力する。

クロスコネクト処理部３２１は制御信号停止処理部３１４から回線交換制御信号とエラー情報を受け取った際、エラー情報がメモリエラーの発生を示していない正常なチャンネルについての回線交換制御信号はバッファ３２２に格納し、エラー情報がメモリエラーを示すチャンネルについての回線交換制御信号はバッファ３２２への格納を停止する。

従って、メモリエラーの発生したチャンネルに対応する回線交換制御信号のみが前状態を保持し、メモリエラーの発生していないチャンネルに対応する回線交換制御信号は最新の正常な回線交換制御信号となるため、予期しない別の回線にクロスコネクト処理を行うことを防止できるとともに、エラー検出していないチャンネルはそのまま運用することで回線の効率的運用を行うことができる。

また、メモリエラー検出処理部３１３はＣＰＵユニット５にチャンネル単位でエラー情報を通知することにより、ＣＰＵユニット５側でエラー箇所を判別することができ、ＳＯＮＥＴ／ＳＤＨシステム等の保守性の向上が可能となる。すなわち、ハードウェア自立でチャンネル単位の制御が行なわれる場合、どのチャンネルでメモリエラーが発生しているのか判別せず、運用性の低下の一因となるが、チャンネル単位のエラー情報をＣＰＵユニット５が認識することで、メモリ３１１の点検箇所を絞り込むことができ、保守性が向上する。チャンネル単位でのエラー情報の通知は、メモリエラー検出処理部３１３内にチャンネル単位でのエラー情報を保持するレジスタを備え、ＣＰＵユニット５から周期的に読み出すことで実装することができる。

<第３の実施形態>
本実施形態は、ＳＴＳ−３ｃ、１２ｃ、４８ｃ、１９２ｃ、７６８ｃ等のコンカチネーションフォーマットに対応したインタフェースカードおよびアプリケーションに対して柔軟に適用できるようにしたものである。コンカチネーションとは最小ＳＴＳ−１単位のチャンネルを複数連結して一つのチャンネルとして使用することをいい、連結された複数のチャンネルはコンカチネーショングループを形成する。

前述した第２の実施形態ではメモリエラーが発生したチャンネル単位に回線交換制御信号の取り込みを停止し、前状態を保持するようにしているが、メモリエラーが発生したチャンネルがコンカチネーショングループの一部である場合、一体として扱うべきコンカチネーショングループ内に更新されるチャンネルと更新されないチャンネルが混在し、コンカチネーショングループ内の不整合によりミスコネクトが生じてしまう。そこで、本実施形態では、エラー情報をコンカチネーショングループ単位に変換し、メモリエラーが発生したチャンネルを含むコンカチネーショングループに対応する回線交換制御信号の取り込みを停止することで、上記の問題を回避している。

図７は第３の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット３Ｗ、３Ｐとその周辺の構成を示している。ネットワーク装置の全体構成は図１に示したものと同様である。

図７において、図４と比較して新たに追加された構成要素はコンカチネーション判定処理部３１５であり、その他の構成および機能は図４に示したものと同様である。コンカチネーション判定処理部３１５は、ＣＰＵユニット５からコンカチネーション情報の設定を受けた上で、制御信号停止処理部３１４の出力する回線交換制御信号およびエラー情報を入力し、回線交換制御信号とのタイミングを維持しつつ、エラー情報をチャンネル単位からコンカチネーショングループ単位に変換する機能を有している。

図８は回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートであり、制御信号処理部３１２の回線交換制御信号出力、メモリエラー検出処理部３１３のエラー情報（チャンネル単位）、制御信号停止処理部３１４の回線交換制御信号出力、制御信号停止処理部３１４のエラー情報（チャンネル単位）、コンカチネーション判定処理部３１５の回線交換制御信号出力、コンカチネーション判定処理部３１５のエラー情報（コンカチネーショングループ単位）の例を示している。また、図８（ａ）は複数のフレームについての図であり、（ｂ）は（ａ）において破線で囲った部分の拡大図である。

この例では、ＳＴＳ−３ｃにより第１〜第３のチャンネルＣＨ１〜ＣＨ３がコンカチネーショングループを形成する場合に、第２のチャンネルＣＨ２にメモリエラーが発生したものとしている。この場合、図８（ｂ）において、メモリエラー検出処理部３１３および制御信号停止処理部３１４のエラー情報はメモリエラーが発生したチャンネルＣＨ２に対応したタイミングでメモリエラーを示しているが、コンカチネーション判定処理部３１５はコンカチネーショングループを認識し、チャンネルＣＨ２の属するコンカチネーショングループの全体であるチャンネルＣＨ１〜ＣＨ３にわたってメモリエラーを示すようにエラー情報を変換している。

従って、クロスコネクト処理部３２１はメモリエラーが発生したチャンネルＣＨ２だけでなく、コンカチネーショングループを形成するチャンネルＣＨ１〜ＣＨ３の全てについてバッファ３２２の更新を停止し、前状態を維持することとなり、コンカチネーショングループ内のチャンネルの回線交換制御に不整合が生ずることを防止することができる。

また、メモリエラー検出処理部３１３がＣＰＵユニット５にチャンネル単位でエラー情報を通知することに加え、コンカチネーション判定処理部３１５はＣＰＵユニット５にコンカチネーショングループ単位でエラー情報を通知することにより、ＣＰＵユニット５側でエラー箇所を判別することができ、ＳＯＮＥＴ／ＳＤＨシステム等の保守性の向上が可能となる。すなわち、チャンネル単位およびコンカチネーショングループ単位のエラー情報をＣＰＵユニット５が認識することで、メモリ３１１の点検箇所を絞り込むことができ、保守性が向上する。コンカチネーショングループ単位でのエラー情報の通知は、コンカチネーション判定処理部３１５内にコンカチネーショングループ単位でのエラー情報を保持するレジスタを備え、ＣＰＵユニット５から周期的に読み出すことで実装することができる。

<第４の実施形態>
図９は第４の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット３Ｗ、３Ｐとその周辺の構成を示している。本実施形態は図７に示した第３の実施形態の構成をより詳細に示したものであり、コンカチネーション判定処理部３１５を省略することで図４に示した第１および第２の実施形態の詳細構成ともなる。

図９において、現用系の回線交換ユニット３Ｗと予備系の回線交換ユニット３Ｐは同じ構成となっており、回線交換ユニット３Ｗ、３Ｐは制御信号生成部３１と主信号処理部３２とを備えている。

制御信号生成部３１は、メモリ３１１と制御信号処理部３１２とメモリエラー検出処理部３１３と制御信号停止処理部３１４とコンカチネーション判定処理部３１５とを備えている。メモリ３１１、制御信号処理部３１２、メモリエラー検出処理部３１３は前段側と後段側に分かれ、前段側にはメモリ３１１ａ、メモリエラー検出処理部３１３ａ、制御信号処理部３１２ａが順次に配置され、後段側にはメモリ３１１ｂ、メモリエラー検出処理部３１３ｂ、制御信号処理部３１２ｂが順次に配置されている。各種アプリケーションの処理を行うために、前段側のメモリ３１１ａにはＣＰＵユニット５からスイッチ制御情報が設定され、後段側のメモリ３１１ｂには前段側の制御信号処理部３１２ａで生成される中間情報が格納される。制御信号処理部３１２ａ、３１２ｂは、各種アプリケーションに対応した、ＬＳＷ（Line EQPT Switch）の受信（Ｒｘ）側と送信（Ｔｘ）側のブロックと、ＢＬＳＲ（Bidirectional Line Switch Ring）の受信（Ｒｘ）側と送信（Ｔｘ）側のブロックとを含んでいる。

そして、メモリエラー検出処理部３１３ａ、３１３ｂで検出されたエラー情報をそれぞれの回線交換制御情報に並走させ、後段の処理ブロックで前段のエラー情報を重畳していくことで、最終的に全メモリのエラー情報を制御信号停止処理部３１４に集約させることができる。また、メモリエラー検出処理部３１３ａ、３１３ｂの内部の通知用レジスタからＣＰＵユニット５にエラー情報が通知される。

図１０はコンカチネーション判定処理部３１５の構成例を示す図である。図１０において、コンカチネーション判定処理部３１５は、コンカチネーション判定部３１５１とフレームカウンタ３１５２とメモリ３１５３とマルチプレクサ３１５４とメモリ３１５５とメモリ３１５６とＯＲゲート３１５７とアドレスカウンタ３１５８とを備えている。

ＣＰＵユニット５より設定されるコンカチネーション情報をもとに、コンカチネーション判定部３１５１はエラー情報をそれぞれＳＴＳ−３ｃ／１２ｃ／４８ｃ／１９２ｃ／７６８ｃ単位で拡張し、メモリ３１５３に判定結果を格納する。次いで、マルチプレクサ３１５４によりそれぞれのコンカチネーショングループで多重した後、コンカチネーション用のメモリ３１５６に格納する。また、制御信号停止処理部３１４から入力したエラー情報はメモリ３１５５に保持され、チャンネル単位でのエラー情報とコンカチネーショングループ単位のエラー情報とをＯＲゲート３１５７により多重した信号をクロスコネクト停止信号として出力する。また、メモリ３１５６からＣＰＵユニット５に対してコンカチネーショングループ単位のエラー情報が通知される。

図１１はエラー情報の例を示すタイムチャートであり、制御信号処理部３１２ａ、３１２ｂの各ブロックから出力されるエラー情報、制御信号停止処理部３１４から出力されるエラー情報、コンカチネーション判定処理部３１５から出力されるエラー情報を示している。なお、ＳＴＳ−３ｃのコンカチネーションフォーマットが設定され、チャンネルＣＨ１、ＣＨ３、ＣＨ８、ＣＨ１１においてメモリエラーが発生したものとしている。

図１１において、前段側のＬＳＷ（Ｒｘ）でチャンネルＣＨ１のメモリエラーが検出されると、そのエラー情報は後段側のＬＳＷ（Ｒｘ）に引き継がれ、新たにメモリエラーが検出されたチャンネルＣＨ３のエラー情報が重畳される。このエラー情報は前段側のＢＬＳＲ（Ｒｘ）に引き継がれ、新たにメモリエラーが検出されたチャンネルＣＨ８のエラー情報が重畳される。このエラー情報は後段側のＢＬＳＲ（Ｒｘ）、前段側のＢＬＳＲ（Ｔｘ）、後段側のＢＬＳＲ（Ｔｘ）、前段側のＬＳＷ（Ｔｘ）、後段側のＬＳＷ（Ｔｘ）に順次に引き継がれ、新たにメモリエラーが検出されたチャンネルＣＨ１１のエラー情報が重畳される。制御信号停止処理部３１４は後段側のＬＳＷ（Ｔｘ）のエラー情報に基づき、集約されたチャンネル単位のエラー情報を出力する。

また、コンカチネーション判定処理部３１５は１フレームの遅延の後、ＳＴＳ−３ｃのコンカチネーションフォーマットに従って、メモリエラーが検出されたチャンネルＣＨ１、ＣＨ３については、これらのコンカチネーショングループであるチャンネルＣＨ１〜ＣＨ３にわたるエラー情報に変換する。その他のチャンネル単位のエラー情報はそのまま出力する。

<総括>
上述した実施形態によれば、次のような利点がある。
（１）近年の増加傾向にあるソフトエラーに対し、回線交換制御信号の更新停止処理機能を具備することにより、回線の誤接続（ミスコネクション）が発生せずに、現用系から予備系への切り替えが可能となるため、回線品質の向上が見込める。
（２）チャンネル単位でのエラー検出および回線交換制御信号の更新停止処理機能を具備させることにより、メモリエラーを検出したチャンネルのみを更新停止し、エラー検出していないチャンネルはそのまま運用することで、回線の効率的運用が見込める。
（３）コンカチネーショングループ単位でのエラー検出およびクロスコネクト停止制御が可能であるため、ＳＴＳ−３ｃ、１２ｃ、４８ｃ、１９２ｃ等に対応したインタフェースカードおよびアプリケーションに対して柔軟に適用できる。
（４）メモリエラー情報をチャンネル単位もしくはコンカチネーショングループ単位で通知することにより、エラー箇所を判別することができ、ＳＯＮＥＴ／ＳＤＨシステム等の保守性の向上が可能となる。

以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
（付記１）
現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、
前記回線交換ユニットは、
ＣＰＵユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、
生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、
前記メモリのメモリエラーを検出するメモリエラー検出処理部と、
当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部と
を備えたことを特徴とするネットワーク装置。
（付記２）
付記１に記載のネットワーク装置において、
前記制御信号停止処理部は、前記エラー情報をチャンネル単位で生成し、
前記主信号処理部は、前記エラー情報に応じてエラーが発生したチャンネルに対応する前記回線交換制御信号のみの取り込みを停止することを特徴とするネットワーク装置。
（付記３）
付記２に記載のネットワーク装置において、
前記メモリエラー検出処理部は、メモリエラーが発生しているチャンネルを前記ＣＰＵユニットに対して通知することを特徴とするネットワーク装置。
（付記４）
付記２に記載のネットワーク装置において、
コンカチネーション情報に基づき、チャンネル単位の前記エラー情報をコンカチネーショングループ単位に変換するコンカチネーション判定処理部を備え、
前記主信号処理部は、コンカチネーショングループ単位のエラー情報に応じて、エラーが発生したチャンネルを含むコンカチネーショングループに対応する前記回線交換制御信号の取り込みを停止することを特徴とするネットワーク装置。
（付記５）
付記４に記載のネットワーク装置において、
前記コンカチネーション判定処理部は、メモリエラーが発生しているコンカチネーショングループを前記ＣＰＵユニットに対して通知することを特徴とするネットワーク装置。

回線交換に用いられる一般的なネットワーク装置の構成例を示す図である。従来のネットワーク装置における回線交換ユニットの詳細構成図である。従来のネットワーク装置におけるメモリエラー発生時の処理例を示すタイムチャートである。第１の実施形態にかかるネットワーク装置の構成例を示す図である。第１の実施形態におけるメモリエラー発生時の処理例を示すタイムチャートである。第２の実施形態における回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートである。第３の実施形態にかかるネットワーク装置の構成例を示す図である。第３の実施形態における回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートである。第４の実施形態にかかるネットワーク装置の構成例を示す図である。コンカチネーション判定処理部の構成例を示す図である。第４の実施形態におけるエラー情報の例を示すタイムチャートである。

符号の説明

１ネットワーク装置
２インタフェースユニット
３Ｗ回線交換ユニット
３Ｐ回線交換ユニット
３１制御信号生成部
３１１、３１１ａ、３１１ｂメモリ
３１２、３１２ａ、３１２ｂ制御信号処理部
３１３、３１３ａ、３１３ｂメモリエラー検出処理部
３１４制御信号停止処理部
３１５コンカチネーション判定処理部
３２主信号処理部
３２１クロスコネクト処理部
３２２バッファ
４インタフェースユニット
４１選択部
５ＣＰＵユニット

Claims

現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、
前記回線交換ユニットは、
ＣＰＵユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、
生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、
前記メモリのメモリエラーを検出するメモリエラー検出処理部と、
当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部と
を備えたことを特徴とするネットワーク装置。
請求項１に記載のネットワーク装置において、
前記制御信号停止処理部は、前記エラー情報をチャンネル単位で生成し、
前記主信号処理部は、前記エラー情報に応じてエラーが発生したチャンネルに対応する前記回線交換制御信号のみの取り込みを停止することを特徴とするネットワーク装置。
請求項２に記載のネットワーク装置において、
前記メモリエラー検出処理部は、メモリエラーが発生しているチャンネルを前記ＣＰＵユニットに対して通知することを特徴とするネットワーク装置。
請求項２に記載のネットワーク装置において、
コンカチネーション情報に基づき、チャンネル単位の前記エラー情報をコンカチネーショングループ単位に変換するコンカチネーション判定処理部を備え、
前記主信号処理部は、コンカチネーショングループ単位のエラー情報に応じて、エラーが発生したチャンネルを含むコンカチネーショングループに対応する前記回線交換制御信号の取り込みを停止することを特徴とするネットワーク装置。
請求項４に記載のネットワーク装置において、
前記コンカチネーション判定処理部は、メモリエラーが発生しているコンカチネーショングループを前記ＣＰＵユニットに対して通知することを特徴とするネットワーク装置。