JP5184246B2 - 出力回路及びこれを用いた検出スイッチ - Google Patents

Description

本発明は、出力回路及びこれを用いた検出スイッチに関するものである。

従来、検出スイッチなどに用いられる出力回路として種々のものが提案されている（例えば特許文献１など）。こうした出力回路を安全機器に使用する場合には、安全規格上、その破損検知（出力破損検知）を行う必要がある。

図７は、こうした出力破損検知を行う出力回路の一例を示す回路図である。同図に示されるようにオープンコレクタ出力の故障検知をするため出力電圧を読み出したいが、負荷（１００）に何も接続しない場合、あまりにもインピーダンスが高すぎてちょっとした外乱で間違った値を読んでしまう。これを回避するため内部にある程度の大きさの負荷抵抗Ｒ１００を内蔵しておく。詳しくは、図７に示すように出力回路はＰＮＰトランジスタＱ１００とＮＰＮトランジスタＱ１０１の共用出力であり、ＰＮＰ／ＮＰＮ切替スイッチ１１２により負荷抵抗Ｒ１００を切り替えている。そして、負荷抵抗Ｒ１００により出力破損検知のために出力電圧をＣＰＵ１１１が常時モニターしている。

このとき、出力に何も繋がないと電流が全く流れないため電圧も発生しない。そのため、モニターできなくなる。ユーザーに「外部に必ず負荷を繋ぐこと」と限定条件を付ければよいが、なかなかユーザーの理解が得られない。

ここで、負荷抵抗Ｒ１００の値について考察する。負荷抵抗Ｒ１００の値が大きすぎるとモニター時に外来ノイズの影響を受けやすくなり、一方、小さすぎると発熱が大きくなる。よって、その間の値（例えば２４ボルト電源を用いた場合、例えば８．２ｋΩ）をとっている。
特開２００５−５１３１７号公報

しかし、ＰＮＰ／ＮＰＮ共用出力にすると、この負荷抵抗Ｒ１００が原因で漏れ電流ｉ１００が流れてしまうことがある。つまり、漏れ電流ｉ１００について、通常の使用時には問題はないが、何らかの理由でグランド端子側（図７の×印の箇所）が断線した場合には次の問題が発生する。

図７の電源１２０のプラス端子→内部回路１３０→内部グランドライン→ＰＮＰ／ＮＰＮ切替スイッチ１１２→抵抗Ｒ１００→負荷１００の経路で漏れ電流が流れる。
その値は電源電圧が２４ボルトであれば、２４ボルト／８．２ｋΩ＝２．９ｍＡとなり、漏れ電流は安全センサとしては最大でも２．０ｍＡでなければならず、フォトカプラの負荷（シーケンサもしくはプログラマブルコントローラの入力回路）のことも考えると、できれば２００μＡ以下にしたい。なお、負荷抵抗Ｒ１００の値を大きくする手段を用いると前述したとおりノイズに弱くなる。

本発明は、このような背景の下になされたものであり、その目的は、内部に負荷抵抗を備えるＰＮＰ／ＮＰＮ共用の出力回路に対し、負荷を接続して使用している際に、負荷とグランド端子との間が断線したときに、電流が負荷に流れ込むことにより出力回路が停止しているにもかかわらず負荷側が通電してしまうことを防止する。またさらには負荷が破損することを防止することにある。

請求項１に記載の発明では、図６に示すように、電源ライン及びグランドラインの間に接続される第１スイッチング素子及び第２スイッチング素子を備え、ＰＮＰトランジスタよりなる前記第１スイッチング素子とＮＰＮトランジスタよりなる前記第２スイッチング素子とは制御手段からの制御信号に基づきスイッチング動作を行い、前記第１スイッチング素子及び前記第２スイッチング素子は、前記第１スイッチング素子が電源ライン側に、前記第２スイッチング素子がグランドライン側になるように直列接続され、前記第１スイッチング素子のコレクタと前記第２スイッチング素子のコレクタとの間には出力信号ラインが設けられ、前記電源ラインには電源端子、前記グランドラインにはグランド端子、前記出力信号ラインには出力端子がそれぞれ設けられ、外部において前記電源端子と前記出力端子との間、または、前記出力端子と前記グランド端子との間に負荷が接続可能な出力回路において、前記第１スイッチング素子のコレクタと前記出力信号ラインとの間、及び前記出力信号ラインと前記第２スイッチング素子のコレクタとの間にはそれぞれダイオードが前記電源ラインから前記グランドラインに向かう方向に整流するように設けられ、前記第１スイッチング素子のコレクタと前記電源ラインとの間には、第１負荷抵抗と第３スイッチング素子とが直列接続されるとともに、前記第２スイッチング素子のコレクタと前記グランドラインとの間には、第２負荷抵抗と第４スイッチング素子とが直列接続され、前記制御信号に基づく出力制御を行うスイッチング素子を、前記第１スイッチング素子と前記第２スイッチング素子とから選択する選択手段を備え、前記選択手段により前記第１スイッチング素子が選択されたときに前記第４スイッチング素子をオンし、また、前記第２スイッチング素子が選択されたときに前記第３スイッチング素子をオンするようにしたことを要旨とする。

請求項１に記載の発明によれば、出力端子とグランド端子との間に負荷を接続し、選択手段により第１スイッチング素子を選択して制御信号に基づく出力制御を行うスイッチング素子を第１スイッチング素子としたとき、第４スイッチング素子がオンされる。そして、第２負荷抵抗の両端子間電圧を検出することにより出力電圧（出力破損）を検知することができる。このようにして負荷を接続して使用している際に、負荷とグランド端子との間が断線すると、電源端子→内部回路→第４スイッチング素子まで電流が流れるが、ダイオードによりその流れが阻止され、出力端子→負荷へ流れることが回避される。

請求項２に記載のように、請求項１に記載の出力回路において、前記第３スイッチング素子と前記第４スイッチング素子のベース同士が共通ラインに接続され、この共通ラインを前記選択手段により選択されるスイッチング素子に応じて前記電源ラインと接続するか前記グランドラインと接続するかを切り替えて前記第３スイッチング素子と前記第４スイッチング素子をオン・オフするようにするとよい。

請求項３に記載のように、請求項１に記載の出力回路において、前記制御手段により前記第３スイッチング素子と前記第４スイッチング素子をオン・オフすることもできる。
請求項４に記載のように、検出スイッチとして、請求項１〜３のいずれか１項に記載の出力回路と、検出領域の物体の有無を検出する検出手段と、を備え、前記制御手段は、前記検出手段が物体を検出したか否かを判定し、この判定結果に基づいて前記第１スイッチング素子と第２スイッチング素子を制御する構成とすることができる。

本発明によれば、内部に負荷抵抗を備えるＰＮＰ／ＮＰＮ共用の出力回路に対し、負荷を接続して使用している際に、負荷とグランド端子との間が断線したときに、電流が負荷に流れ込むことにより出力回路が停止しているにもかかわらず負荷側が通電してしまうことを防止する。またさらには負荷が破損することを防止することができる。

（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図面に従って説明する。
本実施形態の検出スイッチは、図１に示すように、コントローラ１とセンサヘッド（投光器側）２とセンサヘッド（受光器側）３とから構成されている。図１では、６個のセンサヘッド２及び６個のセンサヘッド３が用意されている。各センサヘッド２は投光素子を備えているとともに、各センサヘッド３は受光素子を備えている。そして、対をなすセンサヘッド２，３においてセンサヘッド２から投光されてセンサヘッド３でその光を受光するように配置されている。

コントローラ１はセンサヘッド２，３が複数接続可能な構成となっている。詳しくは、コントローラ１からケーブル４を介して各センサヘッド２が接続されている。同様に、コントローラ１からケーブル５を介して各センサヘッド３が接続されている。コントローラ１からセンサヘッド２にケーブル４を通して制御信号が送られ、この制御信号によりセンサヘッド２において投光動作が実行される。また、コントローラ１からセンサヘッド３にケーブル５を通して制御信号が送られ、この制御信号によりセンサヘッド３において受光動作が実行される。そして、検出手段としてのヘッド２，３によりヘッド２，３間の検出領域の物体の有無を検出することができる。即ち、遮光されれば物体があることになる。具体的には、例えば進行禁止区域に作業者が進入したことが検出される。

コントローラ１には出力回路６が設けられ、この出力回路６により負荷９０を駆動することができるようになっている。詳しくは、コントローラ１は、検出手段としてのヘッド２，３が物体を検出したか否かを判定し、この判定結果に基づいて負荷９０を駆動する。

図２には、出力回路６の電気的構成を示す。
図２において、出力回路６には、電源ライン１０及びグランドライン２０が備えられている。また、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２が備えられている。第１スイッチング素子Ｑ１はＰＮＰトランジスタよりなり、第２スイッチング素子Ｑ２はＮＰＮトランジスタよりなる。電源ライン１０及びグランドライン２０の間に第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２が備えられている。第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２は直列接続され、第１スイッチング素子Ｑ１を電源ライン１０側に、第２スイッチング素子Ｑ２をグランドライン２０側に接続している。詳しくは、第１スイッチング素子Ｑ１のエミッタが抵抗Ｒ１０を介して電源ライン１０に接続されるとともに、第２スイッチング素子Ｑ２のエミッタが抵抗Ｒ１１を介してグランドライン２０に接続されている。

スイッチング素子Ｑ１，Ｑ２のベースは駆動回路４１，４２を介してＣＰＵ４０と接続されている。第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とは、制御手段としてのＣＰＵ４０からの制御信号に基づきスイッチング動作を行う。詳しくは、第１スイッチング素子Ｑ１は制御信号が第１の信号レベル（例えばハイ）の時にオンし、第２スイッチング素子Ｑ２は制御信号が第２の信号レベル（例えばロー）の時にオンする。

第１スイッチング素子Ｑ１のコレクタと第２スイッチング素子Ｑ２のコレクタとの間には出力信号ライン３０が設けられている。電源ライン１０には電源端子１１、グランドライン２０にはグランド端子２１、出力信号ライン３０には出力端子３１がそれぞれ設けられている。

外部に負荷９０が接続可能である。この負荷９０は、例えば進入禁止区域への作業者の進入が検出された際に警報を発するなど、安全上の適宜の処理を行うための負荷（安全機器用の負荷）である。負荷９０は、電源端子１１と出力端子３１との間（図３参照）、または、出力端子３１とグランド端子２１との間（図２参照）に接続可能である。

図２の第１スイッチング素子Ｑ１のコレクタと出力信号ライン３０との間にはダイオードＤ１０が電源ライン１０からグランドライン２０に向かう方向に整流するように設けられている。即ち、アノードがスイッチング素子Ｑ１のコレクタ側となるとともにカソードが出力信号ライン３０側となるように接続されている。同様に、出力信号ライン３０と第２スイッチング素子Ｑ２のコレクタとの間にはダイオードＤ２０が電源ライン１０からグランドライン２０に向かう方向に整流するように設けられている。即ち、アノードが出力信号ライン３０側となるとともにカソードがスイッチング素子Ｑ２のコレクタ側となるように接続されている。

第１スイッチング素子Ｑ１のコレクタと電源ライン１０との間には、第１負荷抵抗Ｒ１と第３スイッチング素子Ｑ３とが直列接続されている。第３スイッチング素子Ｑ３はＰＮＰトランジスタよりなり、エミッタが電源ライン１０に接続され、コレクタが第１負荷抵抗Ｒ１の一端に接続されている。第１負荷抵抗Ｒ１の他端が第１スイッチング素子Ｑ１のコレクタと接続されている。同様に、第２スイッチング素子Ｑ２のコレクタとグランドライン２０との間には、第２負荷抵抗Ｒ２と第４スイッチング素子Ｑ４とが直列接続されている。第４スイッチング素子Ｑ４はＮＰＮトランジスタよりなり、エミッタがグランドライン２０に接続され、コレクタが第２負荷抵抗Ｒ２の一端に接続されている。第２負荷抵抗Ｒ２の他端が第２スイッチング素子Ｑ２のコレクタと接続されている。

さらに、内部負荷抵抗Ｒ１，Ｒ２の電圧監視用（両端子間電圧監視用）として、抵抗Ｒ２０，Ｒ２１，Ｒ２２の直列回路およびオペアンプ５０が備えられている。抵抗Ｒ２０，Ｒ２１，Ｒ２２の直列回路が出力信号ライン３０とグランドライン２０との間に接続されている。オペアンプ５０の＋入力端子は抵抗Ｒ２１，Ｒ２２間に接続されている。オペアンプ５０は負帰還がかけられている。オペアンプ５０の出力端子がＣＰＵ４０に接続されている。抵抗Ｒ２０，Ｒ２１，Ｒ２２の直列回路は漏れ電流規格の２ｍＡを超えない程度の高抵抗であり、電源電圧の２４ボルトを４ボルト程度に減衰する。そして、第４スイッチング素子Ｑ４のオンに伴う負荷抵抗Ｒ２のグランドライン２０への接続により負荷抵抗Ｒ２の両端子に加わる電圧、即ち、出力電圧に応じた電圧がオペアンプ５０に入力され、オペアンプ５０で増幅されてＣＰＵ４０に送られる。また、第３スイッチング素子Ｑ３のオンに伴う負荷抵抗Ｒ１の電源ライン１０への接続により負荷抵抗Ｒ１の両端子に加わる電圧、即ち、出力電圧に応じた電圧がオペアンプ５０に入力され、オペアンプ５０で増幅されてＣＰＵ４０に送られる。

このようにして、ＣＰＵ４０は出力電圧を監視している。負荷抵抗Ｒ１，Ｒ２の値は、外来ノイズの影響を受けにくく、かつ、発熱も小さくできる値である（例えば電源電圧が２４ボルトの場合、例えば８．２ｋΩ）。

また、出力回路６には選択手段としてのＰＮＰ／ＮＰＮ切替スイッチ７０が備えられている。ＰＮＰ／ＮＰＮ切替スイッチ７０は、作業者が手動で切り替えるスライドスイッチである。ＰＮＰ／ＮＰＮ切替スイッチ７０は、図２のように負荷９０を接続した時と図３のように負荷９０を接続した時とで切り替え操作される。切替スイッチ７０は、制御信号に基づく出力制御を行うスイッチング素子を、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とから選択するためのものである。

第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４のベース同士が抵抗Ｒ１３，Ｒ１５を介して共通ライン６０に接続されている。共通ライン６０は、ＰＮＰ／ＮＰＮ切替スイッチ７０の切替接点７０ａを介して電源ライン１０またはグランドライン２０と接続することができるようになっている。そして、共通ライン６０を、切替スイッチ７０により選択されるスイッチング素子に応じて電源ライン１０と接続するかグランドライン２０と接続するかを切り替える。これにより、ＰＮＰ／ＮＰＮ切替スイッチ７０により第１スイッチング素子Ｑ１が選択されたときに第４スイッチング素子Ｑ４をオンし、また、第２スイッチング素子Ｑ２が選択されたときに第３スイッチング素子Ｑ３をオンするようになっている。

第３スイッチング素子Ｑ３のベースと電源ライン１０との間には抵抗Ｒ１２が接続されている。また、第４スイッチング素子Ｑ４のベースとグランドライン２０との間には抵抗Ｒ１４が接続されている。

このようにして、負荷抵抗（内部負荷抵抗）を２つに分割して抵抗Ｒ１，Ｒ２とし、それぞれスイッチング素子を付けている。即ち、負荷抵抗を２つに分割して抵抗Ｒ１，Ｒ２とし、第１負荷抵抗Ｒ１の一方の端子をダイオードＤ１０とスイッチング素子（トランジスタ）Ｑ１との間に接続する。同様に、第２負荷抵抗Ｒ２の一方の端子をダイオードＤ２０とスイッチング素子（トランジスタ）Ｑ２との間に接続する。第１負荷抵抗Ｒ１の他方の端子は第３スイッチング素子Ｑ３を介して電源ライン１０に接続する。第２負荷抵抗Ｒ２の他方の端子は第４スイッチング素子Ｑ４を介してグランドライン２０に接続する。

図２の出力回路６において内部回路８０が電源ライン１０とグランドライン２０の間に接続されている。内部回路８０は、例えば、投光器と受光器の通信回路であって、受光素子からの受光素子の信号を増幅するアンプ（トランジスタ）とアナログスイッチとシフトレジスタとワンチップマイコンと動作表示灯を含んでいる。

制御手段としてのＣＰＵ４０は、検出手段としてのヘッド２，３が物体を検出したか否かを判定し、この判定結果に基づいて第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２を制御する。

次に、検出スイッチの作用を説明する。
まず、図２に示すように、ＰＮＰモード、即ち、負荷９０を出力端子３１とグランド端子２１との間に接続し、ＰＮＰ／ＮＰＮ切替スイッチ７０により第１スイッチング素子（ＰＮＰトランジスタ）Ｑ１を選択して制御信号に基づく出力制御を行うスイッチング素子を第１スイッチング素子Ｑ１とした場合について説明する。

電源端子１１とグランド端子２１との間には２４ボルト電源Ｅが接続される。ＰＮＰ／ＮＰＮ切替スイッチ７０の接点７０ａは、共通ライン６０と電源ライン１０とをつなぐ。電源端子１１から切替スイッチ７０の接点７０ａを経た電流ｉ１３がスイッチング素子Ｑ４のベース・エミッタ間に流れ、スイッチング素子Ｑ４がオンされる。この第４スイッチング素子Ｑ４のオンにより抵抗Ｒ２がスイッチング素子Ｑ４を通してグランドライン２０に接続されることになる。なお、スイッチング素子Ｑ３はオフなので抵抗Ｒ１はオープン状態となる。

この状態でヘッド２，３が物体を検出すると、ＣＰＵ４０は第１スイッチング素子Ｑ１をオンする。これにより、電源端子１１→第１スイッチング素子Ｑ１→出力端子３１→負荷９０へ電流が流れる。一方、ＣＰＵ４０はオペアンプ５０の出力信号レベルから第２負荷抵抗Ｒ２の両端子間電圧を検出することにより出力電圧（出力破損）を検知する。そして、オペアンプ５０の出力信号レベルが所定範囲から外れると、異常であると判定してロックアウト（機能停止）する。具体的には、ロックアウト用表示灯を点滅させる。

次に、図３に示すように、ＮＰＮモード、即ち、負荷９０を電源端子１１と出力端子３１との間に接続し、ＰＮＰ／ＮＰＮ切替スイッチ７０により第２スイッチング素子（ＮＰＮトランジスタ）Ｑ２を選択して制御信号に基づく出力制御を行うスイッチング素子を第２スイッチング素子Ｑ２とした場合について説明する。

電源端子１１とグランド端子２１との間には２４ボルト電源Ｅが接続される。ＰＮＰ／ＮＰＮ切替スイッチ７０の接点７０ａは、共通ライン６０とグランドライン２０とをつなぐ。電源端子１１からスイッチング素子Ｑ３のエミッタ・ベース間→切替スイッチ７０の接点７０ａを経た電流ｉ２３が流れ、スイッチング素子Ｑ３がオンする。この第３スイッチング素子Ｑ３のオンにより第１負荷抵抗Ｒ１がスイッチング素子Ｑ３を通して電源ライン１０に接続されることになる。

ヘッド２，３が物体を検出すると、ＣＰＵ４０は第２スイッチング素子Ｑ２をオンする。これにより、負荷９０→出力端子３１→第２スイッチング素子Ｑ２→グランドライン２０へ電流が流れる。

一方、ＣＰＵ４０はオペアンプ５０の出力信号レベルから第１負荷抵抗Ｒ１の両端子間電圧を検出することにより出力電圧（出力破損）を検知する。そして、オペアンプ５０の出力信号レベルが所定範囲から外れると、異常であると判定してロックアウト（機能停止）する。具体的には、ロックアウト用表示灯を点滅させる。

次に、図２に示す状態から（ＰＮＰモードで負荷９０を接続して使用している際に）、図４に示すように、負荷９０とグランド端子２１との間（図４の×の箇所）が断線した場合について説明する。

電源Ｅのプラス端子から電流（ｉ３０）が、電源端子１１→内部回路８０→内部グランドライン２０→第４スイッチング素子Ｑ４のエミッタ・コレクタ間→抵抗Ｒ２まで電流が流れる。しかし、ダイオードＤ２０においては逆方向電流となるので、その流れが阻止される。よって、出力端子３１→負荷９０へ電流が流れることが回避される。

その結果、内部に負荷抵抗（Ｒ１，Ｒ２）を備えるＰＮＰ／ＮＰＮ共用の出力回路に対し、負荷９０を接続して使用している際に、負荷９０とグランド端子２１との間が断線したときに、電流が負荷９０に流れ込むことにより出力回路６（これを用いた検出スイッチ）が停止しているにもかかわらず負荷９０側（フォトカプラなど）が通電（オン）してしまうことを防止する。またさらには負荷９０が破損することを防止することができる。

以上のように本実施形態によれば、以下のような効果を得ることができる。
（１）第１スイッチング素子Ｑ１のコレクタと電源ライン１０との間に、第１負荷抵抗Ｒ１と第３スイッチング素子Ｑ３とを直列接続するとともに第２スイッチング素子Ｑ２のコレクタとグランドライン２０との間に、第２負荷抵抗Ｒ２と第４スイッチング素子Ｑ４とを直列接続し、切替スイッチ７０の操作に連動してスイッチング素子Ｑ３，Ｑ４を切り替えるようにした。よって、負荷９０とグランド端子２１との間が断線したときに、電流が負荷９０に流れ込むことにより出力回路６が停止しているにもかかわらず負荷９０側が通電してしまうことを防止する。またさらには負荷９０が破損することを防止することができる。

（２）第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４のベース同士が共通ライン６０に接続され、この共通ライン６０を切替スイッチ７０により選択されるスイッチング素子に応じて電源ライン１０と接続するかグランドライン２０と接続するかを切り替えて第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４をオン・オフするようにした。よって、ハード構成のみの構成とすることができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。

図２に代わる構成として、本実施形態では図５のようにしている。ＣＰＵ４０には第３スイッチング素子Ｑ３のベースが接続されるとともに第４スイッチング素子Ｑ４のベースが接続されている。これにより、スイッチング素子Ｑ３，Ｑ４を独立してＣＰＵ４０で制御することができる。また、ＣＰＵ４０には切替スイッチ７０が接続されており、切替スイッチ７０の操作状態をＣＰＵ４０で検知することができる。

そして、ＣＰＵ４０は切替スイッチ７０の操作状態に応じてスイッチング素子Ｑ３，Ｑ４を切り替える。つまり、切替スイッチ７０がＰＮＰ側に操作されていれば第３スイッチング素子Ｑ３をオフに、第４スイッチング素子Ｑ４をオンにする。一方、切替スイッチ７０がＮＰＮ側に操作されていれば第３スイッチング素子Ｑ３をオンに、第４スイッチング素子Ｑ４をオフにする。このようにＣＰＵ４０によりスイッチング素子Ｑ３とスイッチング素子Ｑ４をオン・オフする。

さらに、本実施の形態においては以下のような作用効果も奏する。
図２に示したようにＰＮＰモードで出力端子３１とグランド端子２１との間に負荷９０を接続していれば（正しい接続を行っていれば）、出力オフ時（スイッチング素子Ｑ１，Ｑ２のオフ時）には、出力端子３１の電位は０ボルトとなる。この状態において第４スイッチング素子Ｑ４のオンに伴う負荷抵抗Ｒ２のグランドライン２０への接続によりオペアンプ５０の出力が約１ボルトのＬレベルとなる。

しかしながら、図５においては、ＰＮＰ出力設定で、電源端子１１と出力端子３１との間に（ＮＰＮ側に）負荷９０を繋いでいる（誤配線している）。このとき、出力オフ時（スイッチング素子Ｑ１，Ｑ２のオフ時）には、出力端子３１の電位は約２４ボルトとなる。この状態において第４スイッチング素子Ｑ４のオンに伴う負荷抵抗Ｒ２のグランドライン２０への接続によりオペアンプ５０の出力が約２．４ボルトのＨレベルとなる。

このように、出力オフ時（図５のスイッチング素子Ｑ１，Ｑ２が共にオフ）において、間違った接続をしていると、オペアンプ５０の出力がＨレベルになり、これにより、ＣＰＵ４０において間違った接続をしていることが分かるので、スイッチング素子Ｑ３，Ｑ４を両方ともオフにする。また、ＣＰＵ４０は、遮光時に出力（負荷への通電）は行わない。

また、遮光時に間違った接続であることが判明すると、ＣＰＵ４０はその時点でロックアウト（出力をオフにして動作を停止）する。これにより、次回入光になってもオフのままにする。

その結果、ＰＮＰ出力設定でＮＰＮ側に負荷を繋いだ場合（誤配線した場合）にはスイッチング素子Ｑ４をオンしないことにより、図５においてｉ４０に示す漏れ電流が発生しないようにすることができる。即ち、スイッチング素子Ｑ４がオンすることに起因して負荷９０→出力端子３１→スイッチング素子Ｑ４→内部グランドライン２０に至る漏れ電流ｉ４０が流れようとするが、スイッチング素子Ｑ４をオフすることにより漏れ電流経路を遮断することができる。

実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・スイッチング素子Ｑ３，Ｑ４はバイポーラトランジスタ以外にもＦＥＴでも、メカニカル接点でもよい。

・図１の検出スイッチにおいてはコントローラ１と各センサヘッド（投光器側）２とをケーブル４で接続するとともにコントローラ１と各センサヘッド（受光器側）３とをケーブル５で接続した場合について説明したが、これ以外にも、ケーブルを用いずに各投光素子や各受光素子を電気的に接続した、一般的な多光軸光電スイッチに適用してもよい。つまり、投光器においては複数の投光素子及びこれら投光素子を順に駆動させる投光回路を備え、受光器においては投光器の複数の投光素子と一対一で対応するように対向配置された複数の受光素子及びこれら受光素子を順に駆動させる受光回路を備え、コントローラと投光器の投光回路とを電気的に接続するとともにコントローラと受光器の受光回路とを電気的に接続した場合に適用してもよい。

実施の形態における検出スイッチの全体構成図。 第１の実施の形態における出力回路のＰＮＰモードでの電気的構成図。 出力回路のＮＰＮモードでの電気的構成図。 出力回路の作用説明のための電気的構成図。 第２の実施の形態における出力回路の電気的構成図。 クレーム対応図。 従来技術を説明するための出力回路の電気的構成図

符号の説明

２，３…ヘッド、６…出力回路、１０…電源ライン、１１…電源端子、２０…グランドライン、２１…グランド端子、３０…出力信号ライン、３１…出力端子、４０…ＣＰＵ、６０…共通ライン、７０…切替スイッチ、９０…負荷、Ｄ１０，Ｄ２０…ダイオード、Ｑ１…第１スイッチング素子、Ｑ２…第２スイッチング素子、Ｑ３…第３スイッチング素子、Ｑ４…第４スイッチング素子、Ｒ１…第１負荷抵抗、Ｒ２…第２負荷抵抗。

Claims (4)

1. 電源ライン及びグランドラインの間に接続される第１スイッチング素子及び第２スイッチング素子を備え、ＰＮＰトランジスタよりなる前記第１スイッチング素子とＮＰＮトランジスタよりなる前記第２スイッチング素子とは制御手段からの制御信号に基づきスイッチング動作を行い、前記第１スイッチング素子及び前記第２スイッチング素子は、前記第１スイッチング素子が電源ライン側に、前記第２スイッチング素子がグランドライン側になるように直列接続され、前記第１スイッチング素子のコレクタと前記第２スイッチング素子のコレクタとの間には出力信号ラインが設けられ、前記電源ラインには電源端子、前記グランドラインにはグランド端子、前記出力信号ラインには出力端子がそれぞれ設けられ、外部において前記電源端子と前記出力端子との間、または、前記出力端子と前記グランド端子との間に負荷が接続可能な出力回路において、
   前記第１スイッチング素子のコレクタと前記出力信号ラインとの間、及び前記出力信号ラインと前記第２スイッチング素子のコレクタとの間にはそれぞれダイオードが前記電源ラインから前記グランドラインに向かう方向に整流するように設けられ、前記第１スイッチング素子のコレクタと前記電源ラインとの間には、第１負荷抵抗と第３スイッチング素子とが直列接続されるとともに、前記第２スイッチング素子のコレクタと前記グランドラインとの間には、第２負荷抵抗と第４スイッチング素子とが直列接続され、前記制御信号に基づく出力制御を行うスイッチング素子を、前記第１スイッチング素子と前記第２スイッチング素子とから選択する選択手段を備え、前記選択手段により前記第１スイッチング素子が選択されたときに前記第４スイッチング素子をオンし、また、前記第２スイッチング素子が選択されたときに前記第３スイッチング素子をオンするようにしたことを特徴とする出力回路。
2. 前記第３スイッチング素子と前記第４スイッチング素子のベース同士が共通ラインに接続され、この共通ラインを前記選択手段により選択されるスイッチング素子に応じて前記電源ラインと接続するか前記グランドラインと接続するかを切り替えて前記第３スイッチング素子と前記第４スイッチング素子をオン・オフするようにしたことを特徴とする請求項１に記載の出力回路。
3. 前記制御手段により前記第３スイッチング素子と前記第４スイッチング素子をオン・オフするようにしたことを特徴とする請求項１に記載の出力回路。
4. 請求項１〜３のいずれか１項に記載の出力回路と、検出領域の物体の有無を検出する検出手段と、を備え、前記制御手段は、前記検出手段が物体を検出したか否かを判定し、この判定結果に基づいて前記第１スイッチング素子と第２スイッチング素子を制御することを特徴とする検出スイッチ。

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