JP5223635B2

JP5223635B2 - 半導体装置

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Publication number: JP5223635B2
Application number: JP2008309828A
Authority: JP
Inventors: 剛天野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-12-04
Filing date: 2008-12-04
Publication date: 2013-06-26
Anticipated expiration: 2028-12-04
Also published as: JP2010135555A

Description

本発明は、半導体装置に関し、詳しくは、半導体装置におけるノイズの抑制技術に関する。

ＬＳＩ（Large Scale Integration）パッケージ等の半導体パッケージの設計においては、配置ルール（配置制約）に従って、パッケージ外部との間で信号の伝送等を行うための端子の割り当て（アサイン）が行われる。例えば、高速信号（例えば、１００ＭＨｚ以上の信号）が入力もしくは出力される端子は、ノイズ対策として、電源端子に近接して配置するなど周りをなるべくノイズが小さい信号の端子にしてノイズの影響をうけにくくするように配置される。

また、信号の同時動作により発生したノイズが電源ピンから信号ピンに伝播することを抑制するために、強化を施していない高インピーダンスの電源ピンに対して、強化を施した低インピーダンスの電源ピンを隣接して配置する方法が提案されている（例えば、特許文献１参照。）。

特開平１−２９７８５０号公報

しかしながら、高速信号が入力もしくは出力される端子の各々に対して電源端子を１つずつ配置すると、電源端子の数が高速信号数分増えてしまい、半導体パッケージの端子数は増加する。また、高速信号が入力もしくは出力される端子の周りをノイズが小さい信号の端子にしようとすると、端子の配置に係る制約が増大し設計作業が煩雑になる。
本発明の目的は、半導体パッケージの端子数の増加を抑制しながらも信号に対するノイズの影響を低減できるようにすることである。

本発明の一観点によれば、半導体ダイとそれが搭載された基板とを有し、複数の信号端子と、半導体ダイの複数の端子と接続された複数のパッドと、複数の信号端子の内の第１の信号端子と複数のパッドの内の第１のパッドとを接続する第１の配線と、第１の信号端子と第１のパッドと第１の配線とを囲み、複数の電源端子の内の一つに接続された第２の配線とを有する半導体装置が提供される。第２の配線は、複数の電源端子の内の一つとの接続部分に対して近い側の配線幅よりも接続部分に対して遠い側の配線幅が太い。

第１の信号端子と第１のパッドとそれらを接続する第１の配線とを囲み、電源端子に接続された第２の配線を設けることにより、信号に対しての相互干渉を避けることができる。したがって、所定の信号を伝送する信号端子同士を隣接させて配置することが可能となり、端子数の増加を抑制しながらも信号に対するノイズの影響を低減することができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態に係る半導体装置（半導体パッケージ）の構成例を示す図である。図１（Ａ）に模式的に示すように、本実施形態における半導体装置（半導体パッケージ）は、回路が形成されるとともにその回路に接続するための複数のパッドが配置された半導体ダイ（半導体チップ）１１と、半導体ダイ１１が搭載された基板１３とを有する。

ダイ１１のパッド１５と基板１３のボンディングパッド１７とが、ボンディングワイヤ２１により電気的に接続される。また、基板１３のボンディングパッド１７と端子１９とが、パッケージ内配線（インターポーザ）２３により電気的に接続される。端子１９は、パッケージ外部との間で信号の伝送等を行ったり、電源の供給を受けたりするためのものである。なお、図１（Ａ）においては、簡略に図示しているが、本実施形態における半導体パッケージでは、端子１９は、基板１３に格子状に配置されている。

例えば、端子１９は、半導体パッケージがＢＧＡ（ボールグリッドアレイ）であればボール（バンプ）を介してパッケージ外部に接続される。また、例えば、端子１９は、半導体パッケージがＬＧＡ（ランドグリッドアレイ）であればランドを介してパッケージ外部に接続され、ＰＧＡ（ピングリッドアレイ）であればピンを介してパッケージ外部に接続される。

ここで、半導体パッケージの設計においては、図２に示すような端子の割り当てが行われるのが一般的である。図２は、半導体パッケージの一部を示す平面図である。図２において、１１は半導体ダイであり、１３は基板である。ダイ１１のパッド１５と基板１３のボンディングパッド１７とが、ボンディングワイヤ２１により接続され、基板１３のボンディングパッド１７と端子１９とが、パッケージ内配線２３により接続されている。

端子１９のうち、１９ＨＳは高速信号（例えば、１００ＭＨｚ以上の信号、高周波信号）が入出力される、あるいは入力又は出力される端子（以下、「高速信号端子」とも称す。）である。高速信号端子１９ＨＳは、高速信号へのノイズ対策として、所定のルール（制約）に従い配置される。例えば、高速信号端子１９ＨＳは、電源端子１９ＰＷに近接して配置される。電源端子１９ＰＷは、高電位側電源（例えばＶｄｄ）を供給するための電源高電位側端子、又は低電位側電源（例えばＶｓｓ）を供給するための電源低電位側端子である。

また、例えば、高速信号端子１９ＨＳは、それら同士を隣接させないように、すなわち図２に示すように高速信号端子１９ＨＳ間に少なくとも他の１つの端子があるように配置されたり、出力端子と隣接させないように配置されたりする。また、例えば、高速信号端子１９ＨＳは、データ系の入力端子で周辺がガードされるように配置される。

このような所定のルールに従って高速信号端子１９ＨＳを配置することで、ノイズの影響を受けにくくするようにしている。しかしながら、上述した手法では、１つの高速信号端子１９ＨＳに対して、高速信号とは異なる信号に係る端子や電源端子を１つ以上割り当てなければならない。そのため、高速信号端子１９ＨＳの数の増加にともない、半導体パッケージに必要とされる端子数も増加する。

それに対して、本実施形態における半導体装置（半導体パッケージ）では、例えば、図１（Ｂ）に示すように端子の割り当てを行う。図１（Ｂ）は、図１（Ａ）に示した半導体パッケージの一部（図１（Ａ）に示した部分２５相当）を示す平面図である。

図１（Ｂ）に示すように、ダイ１１のパッド１５と基板１３のボンディングパッド１７とが、ボンディングワイヤ２１により接続され、基板１３のボンディングパッド１７と端子１９とが、パッケージ内配線２３により接続されている。

ここで、本実施形態における半導体パッケージは、高速信号（例えば１００ＭＨｚ以上の信号、高周波信号）に係るインタフェースを有しており、端子１９Ａ、１９Ｂは、パッケージ外部との間で高速信号が入出力される、あるいは入力又は出力される端子（以下、「高速信号端子」とも称す。）である。本実施形態において高速信号は、例えば、クロック、ＤＤＲ（Double Data Rate）−ＩＦ（interface）、ＳＡＴＡ（Serial Advanced Technology Attachment）−ＩＦ、ＰＣＩ−Ｅ（Peripheral Component Interconnect - Express）、ＳＥＲＤＥＳ（serializer/deserializer）、ＬＶＤＳ（Low Voltage Differential Signaling）などノイズに対して敏感なインタフェースからなる信号である。

高速信号端子１９Ａとボンディングパッド１７Ａとがパッケージ内配線により接続され、ボンディングパッド１７Ａとダイ１１のパッド１５Ａとがボンディングワイヤにより接続される。また、高速信号端子１９Ａとボンディングパッド１７Ａとそれを接続するパッケージ内配線とを囲むようにシールド用の配線ＧＬが形成されている。シールド用の配線ＧＬにより閉ループが形成され、そのループ内に高速信号端子１９Ａとボンディングパッド１７Ａとそれを接続するパッケージ内配線とがある。以下、このシールド用の配線を、ガードリングとも称す。

同様に、高速信号端子１９Ｂとボンディングパッド１７Ｂとがパッケージ内配線により接続され、ボンディングパッド１７Ｂとダイ１１のパッド１５Ｂとがボンディングワイヤにより接続される。また、高速信号端子１９Ｂとボンディングパッド１７Ｂとそれを接続するパッケージ内配線とを囲むように、ループ内に高速信号端子１９Ｂとボンディングパッド１７Ｂとそれを接続するパッケージ内配線とがある閉ループを形成するように、カードリングＧＬが形成されている。

なお、図１（Ｂ）に示した例では、高速信号端子１９Ａに係るガードリングＧＬと、高速信号端子１９Ｂに係るガードリングＧＬとは、一部の配線を共有するようにして形成されている。しかし、これに限定されるものではなく、高速信号端子１９Ａに係るガードリングＧＬと、高速信号端子１９Ｂに係るガードリングＧＬとが、それぞれ独立した配線により形成されても良い。

電源端子１９Ｐは、電源高電位側端子又は電源低電位側端子である。電源高電位側端子は、パッケージ外部から高電位側電源（例えばＶｄｄ）の供給を受けてダイ１１に供給するための端子である。また、電源低電位側端子は、パッケージ外部から低電位側電源（例えばＶｓｓやグランド電位）の供給を受けてダイ１１に供給するための端子であり、例えばＶｓｓ端子や接地（グランド）端子である。電源端子１９Ｐとボンディングパッド１７Ｐとがパッケージ内配線（ガードリングＧＬの一部）により接続され、ボンディングパッド１７Ｐとダイ１１のパッド１５Ｐとがボンディングワイヤにより接続される。

高速信号端子１９Ａに係るガードリングＧＬ及び高速信号端子１９Ｂに係るガードリングＧＬのそれぞれは、電源端子１９Ｐに接続される。すなわち、本実施形態では、異なる高速信号端子１９Ａ、１９Ｂに係る複数のガードリングＧＬがともに電源端子１９Ｐに接続される。

このように高速信号に対応してガードリングＧＬを設けることで、高速信号に対しての相互干渉を避けることができる。これにより、図１（Ｂ）に一例を示したように高速信号端子１９Ａ、１９Ｂ同士を隣接させ配置することが可能となり、端子数の増加を抑制しながらも高速信号に対するノイズの影響を低減することができる。

また、複数の高速信号端子（図１（Ｂ）に示した例では２つの高速信号端子１９Ａ、１９Ｂ）に対して、１つの電源端子１９Ｐを対応させれば良いので、高速信号端子毎に異なる電源端子を配置させる必要がなく、端子数の増加を抑制することができる。例えば、図２に示した例と同様にして端子の割り当てを行うと、例えば端子１９Ｘも電源端子となるが、本実施形態によれば電源端子以外の他の端子として割り当てることが可能となる。例えば、図２に示した例と同様の手法では端子１９Ｙに割り当てられるものを、端子１９Ｘに割り当てれば、端子１９Ｙを設ける必要がなく、端子数の増加を抑制することができる。なお、複数のガードリングＧＬがともに接続される電源端子は少なくとも１つあれば良く、その数は任意であるが、端子数の増加を抑制するために対応する高速信号端子（ガードリング）の数よりも少ないことが望ましい。

また、図２に示したような例と比較して、本実施形態によれば、端子の割り当て（アサイン）に係る配置制約（配置ルール）が緩和されて端子配置の自由度があがり、設計に係る負担を軽減することができる。
なお、図１（Ｂ）に示した例では、ボンディングパッド１７に対して、ボンディングパッド１７Ａ、１７Ｂをダイ１１側に配置しているが、ダイ１１に対する距離を同じにして、すべてのボンディングパッド１７を配置するようにしても良い。図１（Ｂ）に示すように配置した場合には、ボンディングパッドの間隔を広げなくともガードリングＧＬを通すことができる。

ここで、ガードリングＧＬは、カードリングＧＬの位置によらず流れる電流が一定となることが好ましい。ガードリングＧＬの配線幅等を位置（接続される電源端子１９Ｐに対する経路や距離）に応じて調整してインピーダンスを平均化したり、高速信号端子に接続されるパッケージ内配線２３とガードリングＧＬとの間の距離を所定の距離に保ったりすることで、流れる電流の均一化を図ることができる。

例えば、図１（Ｂ）に示したように、電源端子１９Ｐからの距離に応じ、距離が大きくなる配線ＧＬＡ、ＧＬＢ、ＧＬＣ、ＧＬＤの順で配線幅が太くなるようにガードリングＧＬの配線幅を変えればよい。例えば、電源端子１９Ｐに対して遠い側のガードリングＧＬの配線幅を、電源端子１９Ｐに対して近い側のガードリングＧＬの配線幅よりも太くする。このようにすることで、電源端子１９Ｐに近い配線は単位長さあたりの抵抗値が大きく、遠くなるに従い単位長さあたりの抵抗値が小さくなり、流れる電流の均一性を改善することができる。

また、ガードリングＧＬの配線幅は、例えば次のようにして決めても良い。図１（Ｂ）に示した例では、高速信号端子１９Ａ、１９Ｂに係るガードリングＧＬは、配線ＧＬＡとＧＬＢとＧＬＣにより１つのループを形成し、配線ＧＬＡとＧＬＢとＧＬＤにより１つのループを形成し、配線ＧＬＣとＧＬＤにより１つのループを形成する。

したがって、図１（Ｂ）に示したガードリングＧＬは、模式的に図３に示す回路図で示される。図３において、Ｐ１及びＰ２は、例えばボンディングパッド及び電源端子に対応する。上述した３つのループでの抵抗値が一定（略一定であっても良く、所定範囲内）になるように、すなわちＲ１＋Ｒ２＋Ｒ３＝Ｒ１＋Ｒ２＋Ｒ４＝Ｒ３＋Ｒ４を満たすように、各配線ＧＬＡ、ＧＬＢ、ＧＬＣ、ＧＬＤの抵抗値を決定する。そして、Ｒ＝ρｌ／ｗｔ…（式１）により配線幅を決めればよい。なお、式１において、Ｒは抵抗値、ρは抵抗率、ｌは配線長（配置により決定される）、ｗは配線幅、ｔは配線厚さである。なお、配線厚さは一般的には一定であるが、配線に応じて配線厚さが調整可能である場合には配線厚さも調整するようにしても良い。また、ガードリングＧＬにより３つのループが形成される場合について説明したが、対応する高速信号端子の数や構成によってガードリングＧＬにて形成されるループの数も変わるので、形成されるループの数に応じて同様に配線幅等を求めればよい。

なお、図１に示した例では、高速信号端子に隣接する端子を電源端子１９ＰとしてガードリングＧＬが接続されているが、これに限定されるものではない。例えば、図４に示すように、高速信号端子に隣接する端子ではなく、少なくとも１つの端子を間に挟むような近接する位置の端子を電源端子１９ＰとしてガードリングＧＬを接続するようにしても良い。また、例えば、図５に示すように、高速信号端子に対して遠方に位置する端子を電源端子１９ＰとしてガードリングＧＬを接続するようにしても良い。図４及び図５において、図１に示した構成要素と同一の構成要素には同一の符号を付している。

図４及び図５に一例を示すように、ガードリングＧＬが接続される電源端子の位置は任意であり、ガードリングＧＬが接続される電源端子の位置にかかわらず、図１に示した例と同様の効果を得ることができる。例えば、図２に示した例と同様にして端子の割り当てを行うと、例えば端子１９ＸＡ、１９ＸＢは電源端子となるが、本実施形態によれば電源端子以外の他の端子として割り当てることが可能となる。また、例えば、図４及び図５に示すように、電源端子１９Ｐからの距離に応じ、距離が大きくなる配線ＧＬＡ、ＧＬＢ、ＧＬＣ、ＧＬＤの順で配線幅が太くなるようにガードリングＧＬの配線幅を変えることで、流れる電流の均一性を改善することができる。

また、上述した説明では、シングルエンドの高速信号に関して説明したが、これに限定されるものではなく、図６に一例を示すように差動伝送される高速信号に対しても適用可能である。図６は、本実施形態における半導体装置（半導体パッケージ）のその他の構成例を示す図であり、半導体装置（半導体パッケージ）の一部を示す平面図である。

図６に示すように、半導体ダイ１１のパッド１５と基板１３のボンディングパッド１７とが、ボンディングワイヤ２１により接続され、基板１３のボンディングパッド１７と端子１９とが、パッケージ内配線２３により接続されている。端子１９Ａ、１９Ｂ、１９Ｃ、１９Ｄは、高速信号端子であり、パッケージ外部との間で差動伝送される高速信号が入出力される、あるいは入力又は出力される。端子１９Ａ、１９Ｃを介して１組の高速差動信号が伝送され、端子１９Ｂ、１９Ｄを介して他の１組の高速差動信号が伝送されるものとする。

高速信号端子１９Ａとボンディングパッド１７Ａとがパッケージ内配線（インターポーザ）により接続され、ボンディングパッド１７Ａとダイ１１のパッド１５Ａとがボンディングワイヤにより接続される。高速信号端子１９Ｃとボンディングパッド１７Ｃとがパッケージ内配線により接続され、ボンディングパッド１７Ｃとダイ１１のパッド１５Ｃとがボンディングワイヤにより接続される。

また、高速信号端子１９Ａとボンディングパッド１７Ａとそれを接続するパッケージ内配線、及び高速信号端子１９Ｃとボンディングパッド１７Ｃとそれを接続するパッケージ内配線を囲むようにガードリングＧＬが形成されている。ガードリングＧＬは閉ループを形成し、そのループ内に高速信号端子１９Ａ、１９Ｃとボンディングパッド１７Ａ、１７Ｃとそれらを接続するパッケージ内配線とがある。

同様に、高速信号端子１９Ｂとボンディングパッド１７Ｂとがパッケージ内配線により接続され、ボンディングパッド１７Ｂとダイ１１のパッド１５Ｂとがボンディングワイヤにより接続される。高速信号端子１９Ｄとボンディングパッド１７Ｄとがパッケージ内配線により接続され、ボンディングパッド１７Ｄとダイ１１のパッド１５Ｄとがボンディングワイヤにより接続される。

また、高速信号端子１９Ｂとボンディングパッド１７Ｂとそれを接続するパッケージ内配線、及び高速信号端子１９Ｄとボンディングパッド１７Ｄとそれを接続するパッケージ内配線を囲むようにガードリングＧＬが形成されている。ガードリングＧＬは閉ループを形成し、そのループ内に高速信号端子１９Ｂ、１９Ｄとボンディングパッド１７Ｂ、１７Ｄとそれらを接続するパッケージ内配線とがある。

つまり、差動伝送される１組の高速信号に対して１つのガードリングが形成される点が異なるだけで、シングルエンドの高速信号の場合と同様に構成され、ガードリングがともに接続される電源端子１９Ｐも少なくとも１つあれば良い。また、ガードリングＧＬが接続される電源端子の位置も任意である。このように差動伝送される高速信号に対して本実施形態を適用しても、図１に示した例と同様の効果を得ることができる。

なお、図６に示した例においても、高速信号端子１９Ａ、１９Ｃに係るガードリングＧＬと、高速信号端子１９Ｂ、１９Ｄに係るガードリングＧＬとは、一部の配線を共有するようにして形成されているが、それぞれのガードリングＧＬを独立した配線により形成するようにしても良い。

また、上述した説明では、ガードリングＧＬの配線幅を抵抗値が一定となるように抵抗率を用いた計算により求める例を示したが、予め用意した配線テーブルを用いてガードリングＧＬの配線幅を決定するようにしても良い。半導体装置（半導体パッケージ）は、外形サイズや配線幅や配線ピッチなどルール化することができ、それらを利用して配線幅を決定することにより簡単な処理で容易に配線幅を決めることが可能である。

例えば、ガードリングＧＬにより形成される閉ループにおいて、電流経路（電源端子からの距離）の短い部分から離れていくにつれて配線幅を太くしていくようにする。すなわち、図７に一例を示すようにガードリングＧＬの配線幅が決定されるよう配線テーブルを予め用意し、それを参照して配線幅を決定する。図７に示した例では、電流経路の短い部分（基準位置とする）における配線の配線幅をＧＬＷ０とし、そこから１ボールピッチ分の距離Ｄ１だけ離れた部分における配線の配線幅をＧＬＷ１（ＧＬＷ１＞ＧＬＷ０）とする。また、基準位置から２ボールピッチ分の距離Ｄ２だけ離れた部分における配線の配線幅をＧＬＷ２（ＧＬＷ２＞ＧＬＷ１）とし、基準位置から３ボールピッチ分の距離Ｄ３だけ離れた部分における配線の配線幅をＧＬＷ３（ＧＬＷ３＞ＧＬＷ２）とする。このように、基準とする位置からの距離が所定の値（例えば、ボールピッチ）の１倍、２倍、３倍、…の位置での配線幅をテーブルに規定しておき、それを基にガードリングＧＬの配線幅が決定されても良い。

このように配線テーブルを用いてガードリングＧＬの配線幅を決定するようにした場合には、煩雑な演算処理を行う必要がなく、容易に配線幅を決めることができる。また、例えばパッケージのタイプによりボールピッチ等は異なるので、絶対的な距離ではなくボールピッチ等を用いて配線テーブルを規定することで、具体的な数値を予め定義しておく必要がなく汎用性が向上される。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
半導体ダイと、前記半導体ダイが搭載された基板とを有し、
前記基板は、
外部と信号を伝送する信号端子と、
外部より電源が供給される電源端子と、
前記半導体ダイに配置されている複数のパッドとワイヤで接続された複数のボンディングパッドと、
所定の信号を伝送する前記信号端子、当該信号端子に対応する前記ボンディングパッド、及び当該信号端子と当該ボンディングパッドとを接続する第１の配線を囲み、かつ前記電源端子に接続された第２の配線とを有することを特徴とする半導体装置。
（付記２）
前記第２の配線は、１つの前記電源端子に接続されていることを特徴とする付記１記載の半導体装置。
（付記３）
複数の前記第２の配線が、当該第２の配線の数よりも少ない数の前記電源端子にともに接続されていることを特徴とする付記１記載の半導体装置。
（付記４）
前記第２の配線は、接続された前記電源端子に対する経路及び距離の少なくとも一方に応じて配線幅が異なることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）
前記第２の配線は、接続された前記電源端子に対する距離の増加に伴って単位長さあたりの抵抗値が減少することを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記６）
前記第２の配線は、接続された前記電源端子に対する距離の増加に伴って配線幅が太くなることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記７）
前記第２の配線は、接続された前記電源端子に対して遠い側の配線幅が、当該電源端子に対して近い側の配線幅より太いことを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記８）
前記所定の信号を伝送する前記信号端子が隣接して配置され、隣接して配置された前記信号端子の間で一部を共用して、各々の前記信号端子に対応する前記第２の配線が形成されていることを特徴とする付記１〜７の何れか１項に記載の半導体装置。
（付記９）
前記所定の信号は差動信号であって、当該差動信号を伝送する１組の前記信号端子、当該１組の信号端子に対応する１組の前記ボンディングパッド、及び当該信号端子と当該ボンディングパッドとを接続する第１の配線を囲み、前記第２の配線が形成されていることを特徴とする付記１〜８の何れか１項に記載の半導体装置。

本発明の実施形態における半導体装置の構成例を示す図である。半導体装置での端子割り当ての一例を示す図である。本実施形態におけるガードリングに係る回路を模式的に示した図である。本実施形態における半導体装置の他の構成例を示す図である。本実施形態における半導体装置のその他の構成例を示す図である。本実施形態における半導体装置のその他の構成例を示す図である。本実施形態におけるガードリングの配線幅の他の決定方法を説明するための図である。

符号の説明

１１半導体ダイ（半導体チップ）
１３基板
１５パッド
１７ボンディングパッド
１９端子
１９Ａ〜１９Ｄ信号端子
１９Ｐ電源端子
２１ボンディングワイヤ
２３インターポーザ
ＧＬシールド用配線（ガードリング）

Claims

半導体ダイと、前記半導体ダイが搭載された基板とを有し、
前記基板は、
複数の信号端子と、
外部より電源が供給される複数の電源端子と、
前記半導体ダイに配置されている複数の端子と接続された複数のパッドと、
前記複数の信号端子の内の第１の信号端子と前記複数のパッドの内の第１のパッドとを接続する第１の配線と、
前記第１の信号端子と前記第１のパッドと前記第１の配線とを囲み、前記複数の電源端子の内の一つに接続された第２の配線とを有し、
前記第２の配線は、前記複数の電源端子の内の一つとの接続部分に対して近い側の配線幅よりも前記接続部分に対して遠い側の配線幅が太いことを特徴とする半導体装置。
前記第２の配線は、前記複数の電源端子の内の一つとの接続部分に対する距離の増加に伴って単位長さあたりの抵抗値が減少することを特徴とする請求項１に記載の半導体装置。
前記第１の信号端子と隣接して配置される前記複数の信号端子の内の第２の信号端子と、
前記複数のパッドの内の第２のパッドと、
前記第２の信号端子と前記第２のパッドとを接続する第３の配線と、
前記第２の信号端子と前記第２のパッドと前記第３の配線とを囲み、前記第２の配線と一部を共用する第４の配線とを有することを特徴とする請求項１又は２に記載の半導体装置。
前記第４の配線は、前記複数の電源端子の内の一つとの接続部分に対して近い側の配線幅よりも前記接続部分に対して遠い側の配線幅が太いことを特徴とする請求項３に記載の半導体装置。