JP5230251B2 - 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造 - Google Patents

Description

本発明は、ビアコンタクトの製造不良の抑制に対して有効な標準セル、標準セルライブラリ、及び半導体集積回路のレイアウト構造に関するものである。

先ず、本明細書で使用する文言の定義を以下に記す。

「ダミーメタル配線」とはダミーでないメタル配線以外のメタル配線を指す。「ダミーでないメタル配線」とは、あるメタル配線の一領域全体を取り除き前記メタル配線と接続されているビアコンタクト以下の層又は以上の層との接続を遮断した場合に、回路が所望の論理動作を実現できなくなる時、前記メタル配線はダミーでないメタル配線であると定義される。尚、本明細書においては、ダミーでないメタル配線を単に「メタル配線」と記す。

「ダミービアコンタクト」とは、ダミーメタル配線以外のメタル配線とは接続されていないビアコンタクトを指し、ダミービアコンタクトの有無が回路の所望の論理動作の実現を左右することはない。

「ゲート配線」とは、ポリシリコンなどで形成されたトランジスタのゲートと同層に同物質で形成され、前記トランジスタのゲートと同層で繋がっている素子分離領域（ＳＴＩ：Shallow Trench Isolation）上の配線を指す。

「活性ゲート」とは、トランジスタのゲートとゲート配線とを併せた概念である。

「ダミーゲート」とは、活性ゲートと同層に同物質で形成されているが活性ゲートとは同層で接続されていない素子分離領域上の配線を指す。

「ゲート領域」とは、活性ゲート及びダミーゲートと併せた概念である。

「オフトランジスタ」とは、Ｐチャネルトランジスタのゲート電位を電源電位に固定又はＮチャネルトランジスタのゲート電位を接地電位に固定しオフ状態に保たれているトランジスタを指す。

一般的に、半導体集積回路の製造歩留まりの低下要因の１つであるビアコンタクトの製造不良には、ビアコンタクトの粗密が大きく関係しており、従来、様々な対策が提案されている。例えば、特許文献１では、チップ内でビアコンタクトの分布が粗な部分として、トランジスタが配置されない素子分離領域に着目し、この素子分離領域上にダミービアコンタクトを配置して、ビアコンタクトの配置分布の不均一を解消している。また、特許文献２では、ビアコンタクトが接続されている下側の層を共有してビアコンタクトと同電位のダミービアコンタクトを配置する構成を採用している。
特開平６−８５０８０号公報 特開２００７−１２９０３０号公報

しかしながら、特許文献１記載の技術では、次の問題がある。近年の微細化技術では、トランジスタのゲート寸法ばらつきを抑制するため、ゲート間隔を均等にするレイアウト構造が一般的で、トランジスタのゲート同士の間隔だけでなく、図３７に示すように、素子分離領域２００７上にダミーゲート２００６を配置し、このダミーゲート２００６と回路の所望論理動作を実現するトランジスタの活性ゲート領域２００５との間隔も所定間隔tに均一化している。この状況下で特許文献１記載の技術を実施すると、前記所定間隔ｔを実現することが不可能となる。また、ダミーゲート２００６を確保した上で図３７中のダミーゲート２００６の右隣の素子分離領域上にダミービアコンタクトを配置することも可能ではあるが、標準セルのレイアウトにおける重要要素である小面積化の実現においてはダミーゲート２００６の右隣の素子分離領域上には不純物拡散領域又はゲート領域が配置されることがほとんどであり、ダミービアコンタクトが配置できるだけの素子分離領域は確保できないのが現状である。よって、素子分離領域上にダミービアコンタクトを配置するという特許文献１記載の技術では、不純物拡散領域とゲート領域が大半を占める標準セルのレイアウト構造においては、ビアコンタクトの疎密はほとんど改善されない。尚、図３７中、２００１、２００２は不純物拡散領域、２００３は不純物拡散領域２００２上にビアコンタクトを介して接続されたメタル配線である。

また、特許文献２記載の技術は、回路動作上必要なビアコンタクトに隣接してダミービアコンタクトを配置する技術であるが、現実的には、ダミービアコンタクトを配置する余裕のある領域が存在していれば、この領域に更なるビアコンタクトを配置し、実動作に使われるビアコンタクトの個数を増やして、メタル配線の接続を確実にする手法を選択するため、ダミービアコンタクトを配置する余裕の領域はないのが一般的である。更に、特許文献２記載の技術では、論理動作上必要なビアコンタクトに対して同電位のダミービアコンタクトを配置する技術しか記載されておらず、また、そもそもビアコンタクトが配置されていない箇所はケアされていないため、例えば、オフトランジスタを構成している不純物拡散領域や、ダミー不純物拡散領域や、ダミーゲートや、不純物拡散領域を共有する直列トランジスタが密集している箇所に対しては、ビアコンタクトの疎密を調整することができない。更に、同電位上だけの調整となるため、逆にビアコンタクト又はダミービアコンタクトが集中配置されてしまう場合も想定される。

本発明の目的は、前記従来の問題点を解決するように、粗の領域にできる限り多くのダミービアコンタクトを配置して、ビアコンタクトの粗密を軽減して、ビアコンタクトの製造不良を軽減することにある。

前記の目的を達成するため、本発明では、粗の領域として、回路の論理動作上は不必要であるオフトランジスタの不純物拡散領域、ダミー不純物拡散領域、トランジスタのゲート上、若しくはダミーゲート上、又は直列に接続されたトランジスタに含まれる共有不純物拡散領域を対象とし、この領域にダミービアコンタクトを配置する構成を採用する。

具体的に、請求項１記載の発明の標準セルのレイアウト構造は、オフトランジスタを有する標準セルのレイアウト構造において、前記オフトランジスタを構成している不純物拡散領域のうち少なくとも１つの領域上にダミービアコンタクトを有することを特徴とする。

請求項２記載の発明の標準セルのレイアウト構造は、ダミー不純物拡散領域を有する標準セルのレイアウト構造において、前記ダミー不純物拡散領域のうち少なくとも１つの領域上にダミービアコンタクトを有することを特徴とする。

請求項３記載の発明の標準セルのレイアウト構造は、トランジスタを有する標準セルのレイアウト構造において、前記トランジスタのうち少なくとも１つのトランジスタのゲート上にダミービアコンタクトを有することを特徴とする。

請求項４記載の発明の標準セルのレイアウト構造は、ダミーゲートを有する標準セルのレイアウト構造において、前記ダミーゲートのうち少なくとも１つの領域上にダミービアコンタクトを有することを特徴とする。

請求項５記載の発明の標準セルのレイアウト構造は、直列に接続された第１、第２及び第３のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタとは第１の不純物拡散領域を共有し、前記第２のトランジスタと前記第３のトランジスタとは第２の不純物拡散領域を共有する標準セルのレイアウト構造において、前記第１の不純物拡散領域及び前記第２の不純物拡散領域の何れか一方の領域上に当該不純物拡散領域と接続するダミービアコンタクトを有することを特徴とする。

請求項６記載の発明は、前記請求項１〜４の何れか１項に記載の標準セルのレイアウト構造において、前記ダミーコンタクトは、ダミーメタル配線に接続されていることを特徴とする。

請求項７記載の発明は、前記請求項５記載の標準セルのレイアウト構造において、前記ダミーコンタクトは、ダミーメタル配線に接続されていることを特徴とする。

請求項８記載の発明は、前記請求項５又は７記載の標準セルのレイアウト構造において、前記標準セルは３入力以上のＮＡＮＤ回路であり、前記第１ないし第３のトランジスタはＮｃｈトランジスタであることを特徴とする。

請求項９記載の発明は、前記請求項５又は７記載の標準セルのレイアウト構造において、前記標準セルは３入力以上のＮＯＲ回路であり、前記第１ないし第３のトランジスタはＰｃｈトランジスタであることを特徴とする。

請求項１０記載の発明は、前記請求項５又は７記載の標準セルのレイアウト構造において、前記標準セルはインバータ回路であり、前記第１ないし第３のトランジスタはＮｃｈトランジスタ又はＰｃｈトランジスタであることを特徴とする。

請求項１１記載の発明は、前記請求項６又は７記載の標準セルのレイアウト構造において、前記ダミービアコンタクトは、１つのダミーメタル配線領域内に複数存在することを特徴とする。

請求項１２記載の発明の標準セルのレイアウト構造は、直列に接続された第１、第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタとは不純物拡散領域を共有する標準セルのレイアウト構造において、前記不純物拡散領域上に当該不純物拡散領域と接続するダミービアコンタクトを有することを特徴とする。

請求項１３記載の発明は、前記請求項１２記載の標準セルのレイアウト構造において、前記標準セルは２入力以上のＮＡＮＤ回路であり、前記第１のトランジスタはＮｃｈトランジスタであることを特徴とする。

請求項１４記載の発明は、前記請求項１２記載の標準セルのレイアウト構造において、前記標準セルは２入力以上のＮＯＲ回路であり、前記第１のトランジスタはＰｃｈトランジスタであることを特徴とする。

請求項１５記載の発明は、前記請求項１２記載の標準セルのレイアウト構造において、前記標準セルはインバータ回路であり、前記第１のトランジスタはＮｃｈトランジスタ又はＰｃｈトランジスタであることを特徴とする。

請求項１６記載の発明の標準セルのレイアウト構造は、直列に接続された第１、第２及び第３のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタとは第１の不純物拡散領域を共有し、前記第２のトランジスタと前記第３のトランジスタとは第２の不純物拡散領域を共有する標準セルのレイアウト構造において、前記第１の不純物拡散領域及び前記第２の不純物拡散領域の少なくとも一方の領域上に当該不純物拡散領域と接続するダミービアコンタクトを有することを特徴とする。

請求項１７記載の発明は、前記請求項１６に記載の標準セルのレイアウト構造において、前記ダミーコンタクトのうち何れか一方のダミーコンタクトはダミーメタル配線に覆われていることを特徴とする。

請求項１８記載の発明は、前記請求項１６又は１７記載の標準セルのレイアウト構造において、前記標準セルは３入力以上のＮＡＮＤ回路であり、前記第１ないし第３のトランジスタはＮｃｈトランジスタであることを特徴とする。

請求項１９記載の発明は、前記請求項１６又は１７記載の標準セルのレイアウト構造において、前記標準セルは３入力以上のＮＯＲ回路であり、前記第１ないし第３のトランジスタはＰｃｈトランジスタであることを特徴とする。

請求項２０記載の発明は、前記請求項１６又は１７記載の標準セルのレイアウト構造において、前記標準セルはインバータ回路であり、前記第１ないし第３のトランジスタはＮｃｈトランジスタ又はＰｃｈトランジスタであることを特徴とする。

請求項２１記載の発明は、前記請求項１６又は１７記載の標準セルのレイアウト構造において、前記ダミービアコンタクトは、１つのダミーメタル配線領域内に複数存在することを特徴とする。

請求項２２記載の発明の標準セルライブラリは、前記請求項１〜２１の何れか１項に記載のレイアウト構造を持った標準セルにより構成されることを特徴とする。

請求項２３記載の発明の半導体集積回路のレイアウト構造は、ＬＳＩ上に、前記請求項１〜２１の何れか１項に記載のレイアウト構造を持った標準セルが混載されていることを特徴とする。

以上により、請求項１〜２３記載の発明では、回路の論理動作上は不必要であるオフトランジスタの不純物拡散領域、ダミー不純物拡散領域、トランジスタのゲート上、若しくはダミーゲート上、又は直列に接続されたトランジスタに含まれる共有不純物拡散領域を対象として、この領域にダミービアコンタクトが配置される。従って、従来のように特定の箇所に必ずダミービアコンタクトを配置する必要がないので、レイアウト効率を考えながらダミービアコンタクトを配置することができる。よって、レイアウト面積を増大させることなくビアコンタクトの粗密差を軽減することができ、ビアコンタクトの製造不良を低減させ、ＬＳＩの製造歩留まりを向上させることができる。

以上説明したように、請求項１〜２３記載の発明の標準セルのレイアウト構造によれば、レイアウト効率を考えながらダミービアコンタクトを配置できるので、レイアウト面積を増大させることなくビアコンタクトの粗密差を軽減することができ、ビアコンタクトの製造不良を低減させ、ＬＳＩの製造歩留まりを向上させることができる。

以下、本発明にかかわる標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造の実施形態を図面に基づいて詳細に説明する。

（第１の実施形態）
図１、図２、図３及び図４は、本発明の第１の実施形態を示す標準セルのレイアウト構造の簡略図である。

図１〜図３において、１０１〜１０６は不純物拡散領域、１０７〜１０９は活性ゲート領域、１１０〜１１５はビアコンタクト、１１６〜１１７はダミービアコンタクト、１１８〜１２１はメタル配線、１２２〜１２３はダミーメタル配線である。

不純物拡散領域１０１、１０２及び活性ゲート領域１０７で形成されるＮチャネルトランジスタ１２４と、不純物拡散領域１０４、１０５及び活性ゲート領域１０７で形成されるＰチャネルトランジスタ１２５と、ビアコンタクトとメタル配線とにより、Ｖｉｎを入力信号、Ｖｏｕｔを出力信号とするインバータ回路が構成されている。

前記Ｎチャネルトランジスタ１２４と不純物拡散領域１０２を共有し且つ不純物拡散領域１０２、１０３及び活性ゲート領域１０８で形成されるＮチャネルトランジスタ１２６は、メタル配線１１８及びビアコンタクト１１２を介して接地電位ＶＳＳが与えられているので、オフトランジスタである。また、前記Ｐチャネルトランジスタ１２５と不純物拡散領域１０５を共有し且つ不純物拡散領域１０５、１０６及び活性ゲート領域１０９で形成されるＰチャネルトランジスタ１２７も、そのゲートに、メタル配線１１９及びビアコンタクト１１５を介して電源電位ＶＤＤが与えられているので、オフトランジスタである。このようなオフトランジスタ１２６、１２７は、ダミーゲートの代替や回路の実動作に使われるトランジスタの不純物拡散領域の拡大を図るなど、特性の向上のために配置される。

前記図１を例に、コンタクト１１６〜１１７がダミービアコンタクトであること、及び配線１２２〜１２３がダミーメタル配線であることを説明する。

例えば、メタル配線１１８を取り除くと、ビアコンタクト１１０を介して不純物拡散領域１０１に接地電位ＶＳＳが供給されなくなり、所望の論理動作が実現できなくなることは明白であり、メタル配線１１９〜１２１においても同様のことが言える。これに対し、例えば、ダミーメタル配線１２２を取り除いたとしても、前記インバータ回路の論理動作は左右されない。ダミーメタル配線１２３についても同様であり、このように存在の有無が回路の論理動作に影響しないメタル配線は、本明細書で定義しているダミーメタル配線に該当する。そして、ダミーメタル配線１２２、１２３に接続されたコンタクト１１６、１１７は、ダミーメタル配線１２２、１２３とのみ接続されているダミービアコンタクトに該当し、ダミーメタル配線１２２、１２３と同様に、ダミービアコンタクト１１６、１１７の存在の有無がインバータ回路の論理動作を左右することはない。

次に、図１及び図４〜図９を用いて、本発明の効果を説明する。

一般的に、オフトランジスタがレイアウトに利用される場合、図５や図６のように不純物拡散領域１２８〜１３３上には、この不純物拡散領域に接続されるビアコンタクトは配置されない。しかし、このようなレイアウト構造が密集したり、図６のようにオフトランジスタの本数が複数本数の場合には、ビアコンタクトの粗密が大きくなる。そこで、図１及び図４のようにオフトランジスタ上の論理動作上はビアコンタクトが不要な不純物拡散領域１０３、１０６上にダミービアコンタクト１１６、１１７を配置することにより、ビアコンタクトの粗密を抑えることが可能となる。尚、図１では並ぶオフトランジスタの本数が１本であるが、図４では並ぶオフトランジスタの本数が２本の場合を例示している。

また、図７に示したように、ダミービアコンタクト１３５、１３６同士をダミーメタル配線１３４で接続したり、図８に示したように、ダミービアコンタクト１３９、１４０同士をダミーメタル配線１３７で接続したり、ダミービアコンタクト１４１、１４２同士をダミーメタル配線１３８で接続した形状であっても良い。

尚、本実施形態では、例として、インバータ回路にオフトランジスタを隣接させるが、隣接させる回路は何であっても実施可能であり、効果に違いはないのは勿論である。

また、図９に例示したように、オフトランジスタ１２７’において、論理動作上はビアコンタクトが不要な不純物拡散領域１０６に複数のダミービアコンタクト１１７ａ、１１７ｂを確保した場合にも、同様の効果が得られることは明白である。従って、このような構成についての説明は、以下の実施形態では説明を省略する。

尚、本実施形態は、該当する全箇所に対して必ずしも適用する必要はなく、適用可能な箇所のみ実施するだけでも効果は得られる。よって、周辺のレイアウト構造の状況に応じて適用を選択することが可能である。これについても、以下の実施形態に関して同様であるので、以下では説明を省略する。

（第２の実施形態）
図１０は本発明の第２の実施形態を示す標準セルのレイアウト構造の簡略図である。

２０３、２０４はダミー不純物拡散領域である。前記ダミー不純物拡散領域２０３、２０４上には、各々、ダミーメタル配線２０５、２０６及びダミービアコンタクト２０７、２０８が配置されている。

不純物拡散領域の粗密をなくすために、ダミー不純物拡散領域をチップ内に配置することは一般的であるが、前記ダミー不純物拡散領域に本実施形態に従ったダミービアコンタクト及びダミーメタル配線を配置することにより、ビアコンタクトの粗密もケアすることができる。

（第３の実施形態）
図１１、図１２及び図１３は、本発明の第３の実施形態を示す標準セルのレイアウト構造の簡略図である。

図１１〜図１３において、３０１、３０２は不純物拡散領域、３０３は活性ゲート領域であり、不純物拡散領域３０１、３０２及び活性ゲート領域３０３によってＮチャネルトランジスタ３１２が形成されている。

また、３０４、３０５、３０６はビアコンタクト、３０７、３０８、３０９はメタル配線、３１０はダミーメタル配線、３１１はダミービアコンタクトである。図１１では、前記Ｎチャネルトランジスタ３１２は、ソース電位及びドレイン電位が接地電位ＶＳＳに固定され、且つトランジスタ３１２のゲートは電源電位ＶＤＤに固定され、電源と接地間の容量として作用させるトランジスタ（以下、容量トランジスタと呼ぶ）になっている。そして、前記容量トランジスタ３１２のゲート上にダミービアコンタクト３１１及びダミーメタル配線３１０が接続されている。

一般的に、容量トランジスタのゲート長は、容量を多く稼げるように、図１１のように最小のゲート長よりも大きいゲート長を用いることが多い。このようなゲート長が大きなトランジスタが固まって多く配置されると、図１４に示したようにビアコンタクトが粗になり、チップ全体で見た時にビアコンタクトの粗密が大きくなる。そこで、図１１のようにトランジスタ３１２のゲート上を利用してダミービアコンタクト３１１及びダミーメタル配線３１０を配置し、これにより、ビアコンタクトの粗密を軽減している。

尚、本実施形態では、Ｎチャネルトランジスタ３１２という容量トランジスタを例に説明したが、必ずしも容量トランジスタである必要はなく、また、Ｎチャネルトランジスタである必要もない。

また、ゲート長も必ずしも最小より大きい必要はなく、ゲート上にビアコンタクトが置けるのであれば、本実施形態の適用が可能である。

（第４の実施形態）
図１５は、本発明の第４の実施形態を示す標準セルのレイアウト構造の簡略図である。

同図において、４０１、４０２はダミーゲート領域、４０３、４０４はダミーメタル配線、４０５、４０６はダミービアコンタクトである。

チップ内にダミーゲート領域を配置する場合、一般的には、図１６に示したようにダミーゲート領域４０７、４０８上にはビアコンタクトは配置しない。本実施形態では、図１５のように、ダミーゲート領域４０１、４０２を利用して、ダミービアコンタクト４０５、４０６及びダミーメタル配線４０３、４０４を配置し、これにより、ビアコンタクトの粗密を軽減している。

また、ゲート領域の平坦性向上のために、ダミーゲートを配置する場合なども、そのダミーゲート領域を利用して本実施形態に従ってダミービアコンタクト及びダミーメタル配線を配置すれば、ビアコンタクトの平坦性も併せて軽減できる。

（第５の実施形態）
図１７は、本発明の第５の実施形態を示す標準セルのレイアウト構造の簡略図である。

同図において、５０１、５０２、５０３、５０４は不純物拡散領域、５０５、５０６、５０７は活性ゲート領域、５０８、５０９はビアコンタクト、５１０、５１１はメタル配線、５１２はダミービアコンタクト、５１３はダミーメタル配線である。

不純物拡散領域５０１、５０２及び活性ゲート領域５０５により、Ｎチャネルトランジスタ５１４が形成される。同様に、不純物拡散領域５０２、５０３及び活性ゲート５０５により、Ｎチャネルトランジスタ５１５が形成され、不純物拡散領域５０３、５０４及び活性ゲート領域５０６により、Ｎチャネルトランジスタ５１６が形成されている。

前記Ｎチャネルトランジスタ５１４とＮチャネルトランジスタ５１５とは、不純物拡散領域５０２を共有し、前記Ｎチャネルトランジスタ５１５とＮチャネルトランジスタ５１６とは、不純物拡散領域５０３を共有しており、このような形で３本のＮチャネルトランジスタ５１４、５１５、５１６が直列接続されている。

前記３本のＮチャネルトランジスタ５１４〜５１６と同様に、同図上側には３本のＰチャネルトランジスタ５１７、５１８、５１９が形成され、これら６本のトランジスタ５１４〜５１９により、３入力ＮＡＮＤ回路が構成されている。

そして、前記直列接続された３本のＮチャネルトランジスタ５１４〜５１６内において、共有された２つの不純物拡散領域５０２、５０３のうち、不純物拡散領域５０２上にのみ、ダミービアコンタクト５１２及びダミーメタル配線５１３が配置されている。

前記３入力ＮＡＮＤ回路において共有されている不純物拡散領域５０２、５０３には、基本的には図１８に示したようにビアコンタクトは配置されない。そこで、この空き領域を利用してダミービアコンタクト５１２及びダミーメタル配線５１３を配置することにより、ビアコンタクトの粗密を軽減している。

但し、全ての共有不純物拡散領域上、例えば図１７の場合では、２つの共有不純物拡散領域５０２、５０３の両方にダミービアコンタクト及びダミーメタル配線を配置するとなると、配線可能領域が極端に制限されるため、標準セルの面積が増加する恐れがある。そこで、共有不純物拡散領域のうち１箇所以上はダミービアコンタクト及びダミーメタル配線を配置せず、自由に配線に使える領域としておく。

このように、共有不純物拡散領域のうち少なくとも１箇所以上にダミービアコンタクト及びダミーメタル配線が配置された共有不純物拡散領域と、少なくとも１箇所以上のダミービアコンタクト及びダミーメタル配線が存在しない共有不純物拡散領域とを持たせることにより、レイアウトの配線自由度を確保しつつ、ビアコンタクトの粗密差を有効に小さくすることができる。

尚、本実施形態では、３入力ＮＡＮＤ回路を例に説明したが、３入力ＮＡＮＤ回路に限定されるものではない。例えば、４入力のNAND回路であれば、図１９、図２０、図２１のようなパターンが可能であり、４入力以上のＮＡＮＤ回路であれば、前記ＮＡＮＤ回路には３箇所以上の共有不純物拡散領域が含まれているので、少なくとも１箇所以上のダミービアコンタクト及びダミーメタル配線が配置された共有不純物拡散領域と、少なくとも１箇所以上のダミービアコンタクト及びダミーメタル配線が存在しない共有不純物拡散領域とを持たせることができる。

図２２及び図２３、図２４は、本実施形態の変形例を示し、図２２は３入力のＮＯＲ回路、図２３は、図２４に示した回路図で表されるインバータ回路である。このように、本実施形態は、ＮＡＮＤ回路構造に限定されるものではなく、トランジスタが３本以上直列接続されている部分を含む回路であれば、適用可能である。

図２５、図２６は、本実施形態５の変形例を示す標準セルのレイアウト構造の簡略図である。前記図１７との相違点は、ダミービアコンタクト上にダミーメタル配線を配置せず、ダミービアコンタクト５２０のみとした点である。

ダミービアコンタクトとダミーメタル配線とをセットで配置する場合、ダミーメタル配線と周囲のメタル配線とのスペースを確保する必要があるため、周辺のメタル配線幅を細くしたり配線間隔を狭くする必要が出てきたりと、必ずしも製造歩留まりを向上させるためのレイアウトにはできない場合がある。そこで、メタル配線を配置する充分なスペースが確保できない場合は、ダミービアコンタクトのみを配置し、ダミービアコンタクト上にダミーメタル配線は配置しない構成とする。ダミーメタル配線はそもそも回路の論理動作上必要のないメタル配線であるので、無くても問題ない。ダミーメタル配線を除去することにより、周囲のメタル配線とのスペースが広がるので、メタル配線同士のショートやビアコンタクトに対するメタル配線のカバレッジ不足などの製造歩留まりの発生を抑制することができる。また、ダミービアコンタクト上にダミーメタル配線がないので、ダミービアコンタクトと周辺のメタル配線とのショートが発生しないようにダミービアコンタクトとメタル配線との間のアライメントマージンなど異層間の関係を考慮した間隔を確保すれば良く、前記のショートが発生しないための間隔はダミーメタル配線と周辺のメタル配線との間の間隔よりも小さいため、その差分だけレイアウトを小さくできる場合もある。また、ダミービアコンタクト上にダミーメタル配線がないと、ダミーメタルと周辺のメタル配線との配線間容量を軽減することができるので、遅延時間を小さくしたい場合においては遅延特性向上にもつながる。

このように、ダミーメタル配線の配置が難しい箇所に対しては、ダミービアコンタクトのみを配置することにより、ビアコンタクトの粗密さを少なくし、平坦化を向上して、製造歩留まりを向上させつつ、メタル配線の製造歩留まりも向上させることができ、更には、標準セルの面積削減や、遅延特性を変えることもできる。

尚、ダミービアコンタクト上にダミーメタル配線を配置しない形状は、本実施形態では、例として第５の実施形態を取り上げて比較したが、第５の実施形態に記載された直列トランジスタ上のダミービアコンタクトに限定されるものではなく、前記第１〜第４の実施形態に記載されたダミービアコンタクトに対しても適用可能であり、全てのレイアウト形状において必ずしもダミービアコンタクトとダミーメタル配線がセットである必要はない。
（第６の実施形態）
図２７は、本発明の第６の実施形態を示す標準セルのレイアウト構造の簡略図である。

同図において、６０１、６０２、６０３は不純物拡散領域、６０５、６０６は活性ゲート領域、６０８、６０９はビアコンタクト、６１０、６１１はメタル配線、６１２はダミービアコンタクトである。

不純物拡散領域６０１、６０２及び活性ゲート領域６０５により、Ｎチャネルトランジスタ６１４が形成される。同様に、不純物拡散領域６０２、６０３及び活性ゲート６０６により、Ｎチャネルトランジスタ６１５が形成されている。

前記Ｎチャネルトランジスタ６１４とＮチャネルトランジスタ６１５とは、不純物拡散領域６０２を共有しており、このような形で２本のＮチャネルトランジスタ６１４、６１５が直列接続されている。

前記２本のＮチャネルトランジスタ６１４〜６１５と同様に、同図上側には２本のＰチャネルトランジスタ６１７、６１８が形成され、これら４本のトランジスタ６１４〜６１５、６１７〜６１８により、２入力ＮＡＮＤ回路が構成されている。

そして、前記直列接続された２本のＮチャネルトランジスタ６１４〜６１５内において、共有された不純物拡散領域６０２上に、ダミービアコンタクト６１２が配置されている。

前記２入力ＮＡＮＤ回路において共有されている不純物拡散領域６０２には、基本的には図２８に示したようにビアコンタクトは配置されない。そこで、この空き領域を利用してダミービアコンタクト６１２を配置することにより、ビアコンタクトの粗密を軽減している。

ここで、ダミービアコンタクト６１２上には、ダミーメタル配線を配置しない。これにより、ダミーメタル配線とダミービアコンタクト周辺のメタル配線との配線間容量が軽減される。また、ダミービアコンタクト６１２周辺の配線はダミーメタル配線に対して配線間隔を確保する必要がなくなるので、配線自由度が向上し、更に、ダミービアコンタクト６１２に対するアライメントマージンなどの異層間の関係を考慮するだけでよいので、ダミーメタル配線があった場合のダミービアコンタクトと周辺のメタル配線との間隔よりも狭い間隔で設計することが可能となり、面積削減効果が得られる。

このように、共有不純物拡散領域上にダミービアコンタクトのみが配置された共有不純物拡散領域を持たせることにより、レイアウトの配線自由度を確保しつつ、ビアコンタクトの粗密差を有効に小さくすることができ、更には面積削減効果も得られる。

尚、本実施形態では、２入力ＮＡＮＤ回路を例に説明したが、２入力ＮＡＮＤ回路に限定されるものではない。例えば、３入力のNAND回路であれば、図２９のようなパターンも可能であり、３入力以上のＮＡＮＤ回路であれば、前記ＮＡＮＤ回路には２箇所以上の共有不純物拡散領域が含まれているので、少なくとも１箇所以上のダミービアコンタクトが配置された共有不純物拡散領域を持たせることができる。

図３０及び図３１は、本実施形態の変形例を示し、図３０は２入力のＮＯＲ回路、図３１はインバータ回路である。このように、本実施形態は、ＮＡＮＤ回路構造に限定されるものではなく、トランジスタが２本以上直列接続されている部分を含む回路であれば、適用可能である。

（第７の実施形態）
図３２は、本発明の第７の実施形態を示す標準セルのレイアウト構造の簡略図である。

同図において、７０１、７０２、７０３、７０４は不純物拡散領域、７０５、７０６、７０７は活性ゲート領域、７０８、７０９はビアコンタクト、７１０、７１１はメタル配線、７１２、７１３はダミービアコンタクト、７２０はダミーメタル配線である。

不純物拡散領域７０１、７０２及び活性ゲート領域７０５により、Ｎチャネルトランジスタ７１４が形成される。同様に、不純物拡散領域７０２、７０３及び活性ゲート７０６により、Ｎチャネルトランジスタ７１５が形成され、不純物拡散領域７０３、７０４及び活性ゲート領域７０６により、Ｎチャネルトランジスタ７１６が形成されている。

前記Ｎチャネルトランジスタ７１４とＮチャネルトランジスタ７１５とは、第１の不純物拡散領域７０２を共有し、前記Ｎチャネルトランジスタ７１５とＮチャネルトランジスタ７１６とは、第２の不純物拡散領域７０３を共有しており、このような形で３本のＮチャネルトランジスタ７１４、７１５、７１６が直列接続されている。

前記３本のＮチャネルトランジスタ７１４〜７１６と同様に、同図上側には３本のＰチャネルトランジスタ７１７、７１８、７１９が形成され、これら６本のトランジスタ７１４〜７１９により、３入力ＮＡＮＤ回路が構成されている。

そして、前記直列接続された３本のＮチャネルトランジスタ７１４〜７１６内において、共有された第１及び第２の不純物拡散領域７０２、７０３には、ダミービアコンタクト７１２、７１３が配置されており、ダミービアコンタクト７１２上にはダミーメタル配線７２０が配置されている。

前記３入力ＮＡＮＤ回路において共有されている不純物拡散領域７０２、７０３には、基本的には図１８に示したようにビアコンタクトは配置されない。そこで、この空き領域を利用してダミービアコンタクト７１２、７１３及びダミーメタル配線７２０を配置することにより、ビアコンタクトの粗密を軽減している。

前記第５の実施形態との違いは、第５の実施形態はダミービアコンタクトを配置しない共有不純物拡散領域を設けて配線自由度を向上させるという配線自由度を優先した方法であるが、本実施形態は、論理動作上必要なビアコンタクトが配置されていない全ての共有不純物拡散領域にダミービアコンタクト配置した上で、ダミーメタル配線の有無で配線自由度を確保するというダミービアコンタクトの平坦化を優先した方法である。

このように、共有不純物拡散領域上にダミービアコンタクトが配置された共有不純物拡散領域と、少なくとも１箇所以上のダミーメタル配線が存在しない共有不純物拡散領域とを持たせることにより、レイアウトの配線自由度を確保しつつ、ビアコンタクトの粗密差を有効に小さくすることができる。

尚、本実施形態では、３入力ＮＡＮＤ回路を例に説明したが、３入力ＮＡＮＤ回路に限定されるものではない。例えば、４入力のNAND回路であれば、図３３、図３４などのパターンも可能であり、４入力以上のＮＡＮＤ回路であれば、前記ＮＡＮＤ回路には３箇所以上の共有不純物拡散領域が含まれているので、ダミービアコンタクト配置された共有不純物拡散領域と、少なくとも１箇所以上のダミーメタル配線が存在しない共有不純物拡散領域とを持たせることができる。

図３５及び図３６は、本実施形態の変形例を示し、図３５は３入力のＮＯＲ回路、図３６はインバータ回路である。このように、本実施形態は、ＮＡＮＤ回路構造に限定されるものではなく、トランジスタが３本以上直列接続されている部分を含む回路であれば、適用可能である。

前記第１〜第７の実施形態で説明した標準セルのレイアウト構造は標準セルライブラリとして予め記憶されており、この標準セルライブラリの標準セルと、この標準セルライブラリ以外のライブラリに記憶された標準セルとを混載、使用してＬＳＩ（半導体集積回路）が形成される。

以上説明したように、本発明は、レイアウト効率を考えながらダミービアコンタクトを配置できるので、レイアウト面積を増大させることなく、ビアコンタクトの粗密差を軽減することができ、ビアコンタクトの製造不良を低減させ、ＬＳＩの製造歩留まりを向上させることができるので、標準セル、標準セルライブラリ、半導体集積回路のレイアウト構造や各種電子機器に搭載される半導体集積回路等に有用である。

本発明の第１の実施形態を示す標準セルのレイアウト構造の簡略図である。 同レイアウト構造のＡ−Ａ’線断面図である。 同レイアウト構造のＢ−Ｂ’線断面図である。 同実施形態を示す標準セルの他のレイアウト構造の簡略図である。 従来の標準セルのレイアウト構造の概略図である。 従来の標準セルの他のレイアウト構造の概略図である。 本発明の第１の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 同レイアウト構造の他の変形例を示す簡略図である。 同レイアウト構造の更に他の変形例を示す簡略図である。 本発明の第２の実施形態を示す標準セルのレイアウト構造の簡略図である。 本発明の第３の実施形態を示す標準セルのレイアウト構造の簡略図である。 同レイアウト構造のＡ−Ａ’線断面図である。 同レイアウト構造のＢ−Ｂ’線断面図である。 従来の標準セルのレイアウト構造の概略図である。 本発明の第４の実施形態を示す標準セルのレイアウト構造の簡略図である。 従来の標準セルのレイアウト構造の概略図である。 本発明の第５の実施形態を示す標準セルのレイアウト構造の簡略図である。 従来の標準セルのレイアウト構造の概略図である。 本発明の第５の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 本発明の第５の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 本発明の第５の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 本発明の第５の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 同レイアウト構造の他の変形例を示す簡略図である。 同レイアウト構造の回路図である。 本発明の第５の実施形態を示す標準セルのレイアウト構造の他の変形例を示す簡略図である。 同レイアウト構造のＣ−Ｃ’線断面図である。 本発明の第６の実施形態を示す標準セルのレイアウト構造の簡略図である。 従来の標準セルのレイアウト構造の概略図である。 本発明の第６の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 本発明の第６の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 同レイアウト構造の他の変形例を示す簡略図である。 本発明の第７の実施形態を示す標準セルのレイアウト構造の簡略図である。 本発明の第７の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 本発明の第７の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 本発明の第７の実施形態を示す標準セルのレイアウト構造の変形例を示す簡略図である。 同レイアウト構造の他の変形例を示す簡略図である。 従来の標準セルのレイアウト構造の要部構成図である。

符号の説明

１０１〜１０６ 不純物拡散領域
１０７〜１０９ 活性ゲート領域
１１０〜１１５ ビアコンタクト
１１６、１１７ ダミービアコンタクト
１１８〜１２１ メタル配線
１２２、１２３ ダミーメタル配線
１２４、１２６ Ｎチャネルトランジスタ
１２５、１２７ Ｐチャネルトランジスタ
１２８、１２９ 不純物拡散領域
１３０〜１３３ 不純物拡散領域
１３４ ダミーメタル配線
１３５、１３６ ダミービアコンタクト
１３７、１３８ ダミーメタル配線
１３９〜１４２ ダミービアコンタクト
２０１、２０２ 不純物拡散領域
２０３、２０４ ダミー不純物拡散領域
２０５、２０６ ダミーメタル配線
２０７、２０８ ダミービアコンタクト
３０１、３０２ 不純物拡散領域
３０３ 活性ゲート領域
３０４〜３０６ ビアコンタクト
３０７〜３０９ メタル配線
３１０ ダミーメタル配線
３１１ ダミービアコンタクト
４０１、４０２ ダミーゲート
４０３、４０４ ダミーメタル配線
４０５、４０６ ダミービアコンタクト
５０１〜５０４ 不純物拡散領域
５０５〜５０７ 活性ゲート領域
５０８、５０９ ビアコンタクト
５１０、５１１ メタル配線
５１２ ダミービアコンタクト
５１３ ダミーメタル配線
５１４〜５１６ Ｎチャネルトランジスタ
５１７〜５１９ Ｐチャネルトランジスタ
５２０ ダミービアコンタクト

Claims (10)

1. オフトランジスタを有する標準セルのレイアウト構造において、
   前記オフトランジスタを構成している不純物拡散領域のうち少なくとも１つの領域上にダミービアコンタクトを有する
   ことを特徴とする標準セルのレイアウト構造。
2. トランジスタを有する標準セルのレイアウト構造において、
   前記トランジスタのうち少なくとも１つのトランジスタのゲート上にダミービアコンタクトを有する
   ことを特徴とする標準セルのレイアウト構造。
3. 前記請求項１記載の標準セルのレイアウト構造において、
   前記オフトランジスタを構成している不純物拡散領域の少なくとも１つと、前記オフトランジスタに隣接するトランジスタの不純物拡散領域とが共有されている
   ことを特徴とする標準セルのレイアウト構造。
4. 前記請求項１記載の標準セルのレイアウト構造において、
   前記オフトランジスタが並ぶ本数が複数本である
   ことを特徴とする標準セルのレイアウト構造。
5. 前記請求項１記載の標準セルのレイアウト構造において、
   前記ダミービアコンタクトを複数備え、前記複数のダミービアコンタクト同士がダミーメタル配線で接続されている
   ことを特徴とする標準セルのレイアウト構造。
6. 前記請求項２記載の標準セルのレイアウト構造において、
   前記トランジスタのうちゲート上にダミービアコンタクトを有するトランジスタが、容量トランジスタである
   ことを特徴とする標準セルのレイアウト構造。
7. 前記請求項２記載の標準セルのレイアウト構造において、
   前記トランジスタのうちゲート上にダミービアコンタクトを有するトランジスタのゲート長は、最小のゲート長より大きい
   ことを特徴とする標準セルのレイアウト構造。
8. 前記請求項１〜７の何れか１項に記載の標準セルのレイアウト構造において、
   前記ダミービアコンタクトは、ダミーメタル配線に接続されている
   ことを特徴とする標準セルのレイアウト構造。
9. 前記請求項１〜８の何れか１項に記載のレイアウト構造を持った標準セルにより構成される
   ことを特徴とする標準セルライブラリ。
10. ＬＳＩ上に、前記請求項１〜８の何れか１項に記載のレイアウト構造を持った標準セルが混載されている
    ことを特徴とする半導体集積回路のレイアウト構造。

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