JP5240056B2 - 半導体メモリおよびシステム - Google Patents

Description

本発明は、メモリセルに接続されたワード線を有する半導体メモリおよびシステムに関する。

半導体素子構造の微細化に伴い、回路の動作タイミングのばらつきは大きくなり、動作マージンが低下する傾向にある。例えば、半導体メモリでは、ワード線の活性化によりメモリセルからデータが読み出されるタイミングと、センスアンプが活性化されるタイミングとがずれると、動作マージンは低下する。動作マージンの低下を防止するために、センスアンプを活性化するタイミング信号を、ワード線あるいはダミーワード線に伝達される信号を用いて生成する手法が提案されている（例えば、特許文献１、２、３参照）。

一方、ＳＲＡＭ（Static Random Access Memory）等の半導体メモリでは、メモリセルのデータ保持特性が素子構造の微細化により低下することを防止するために、ワード線の高レベル電圧を下げる傾向にある。これにより、ワード線信号の伝搬遅延時間は増え、動作マージンは低下する。さらに、動作マージンは、ワード線に接続されるメモリセルの数が多いほど低下する。

特表２００５−５０６６４５号公報 特開２００５−２６７７４４号公報 特開昭６３−４４４００号公報

多数のメモリセルがワード線に接続されるとき、動作マージンはメモリセルの位置に応じて異なってしまう。このとき、半導体メモリの性能は、ワーストの動作マージンにより決定される。

本発明の目的は、半導体メモリの動作マージンを向上することである。

ワードリピータ回路は、ワード線信号を伝達するために複数のメモリセルに接続されたワード線の途中に配置され、ワード線の高レベル電圧を抑える負荷回路を有する。第１ダミーリピータ回路は、第１ダミーワード線信号を伝達するためにワード線に沿って配置された第１ダミーワード線の途中に配置され、ワードリピータ回路の負荷回路と同じ負荷回路を有する。カラムスイッチは、メモリセルに接続されたビット線をデータ線に接続する。カラムリピータ回路は、カラムスイッチを動作させるカラム選択信号を伝達するためにワード線に沿って配置されたカラム選択線の途中に配置され、第１ダミーリピータ回路に入力される第１ダミーワード線信号に同期して、受けたカラム選択信号を出力する。

カラム選択信号を、第１ダミーワード信号に同期してカラムリピータ回路から出力することにより、カラム選択信号をワード線信号の伝達タイミングに合わせて伝達できる。ワード線に多数のメモリセルが接続される場合にも、カラムリピータ回路毎にカラム選択信号のタイミングを調整できる。この結果、半導体メモリの動作マージンを向上できる。

一実施形態における半導体メモリの例を示している。 図１に示したメモリセルおよびダミーメモリセルの例を示している。 図１に示したプリチャージ回路、カラムスイッチおよびセンスアンプの例を示している。 図１に示したメモリコアの例を示している。 図１に示したメモリコアの要部の例を示している。 図１に示した半導体メモリの書き込み動作の一部を示している。 図１に示した半導体メモリの書き込み動作の別の一部を示している。 図１に示した半導体メモリの読み出し動作の一部を示している。 図１に示した半導体メモリの読み出し動作の別の一部を示している。 別の半導体メモリのメモリコアの例を示している。 図１０に示した半導体メモリのメモリコアの要部を示している。 図１０および図１１に示した半導体メモリの書き込み動作の一部を示している。 図１０および図１１に示した半導体メモリの書き込み動作の別の一部を示している。 図１０および図１１に示した半導体メモリの読み出し動作の一部を示している。 図１０および図１１に示した半導体メモリの読み出し動作の別の一部を示している。 別の実施形態における半導体メモリのメモリコアの例を示している。 図１６に示したメモリコアの要部の例を示している。 別の実施形態における半導体メモリのメモリコアの例を示している。 図１８に示したメモリコアの要部の例を示している。 別の実施形態における半導体メモリのメモリコアの例を示している。 図２０に示したメモリコアの要部の例を示している。 上述した実施形態の半導体メモリが搭載されるシステムの例を示している。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号および末尾に”Ｘ”が付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。その他の信号は、特に断らない限り正論理を示している。図中の二重の四角印は、外部端子を示している。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、例えば、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作する。なお、半導体メモリＭＥＭは、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、コマンドデコーダ１０、コア制御回路１２、アドレス入力回路１４、データ入出力回路１６およびメモリコア１８を有している。特に限定されないが、半導体メモリＭＥＭは、例えば、１．１Ｖの電源電圧ＶＤＤを受けて動作する。

コマンドデコーダ１０は、メモリコア１８を動作するためのコマンド信号ＣＭＤをデコードし、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号、アウトプットイネーブル信号およびライトイネーブル信号である。

コア制御回路１２は、コマンドデコーダ１０からの読み出し信号ＲＤＺまたは書き込み信号ＷＲＺに応じて、メモリコア１８を動作するための制御信号（タイミング信号）を出力する。制御信号は、図５に示すクロック信号ＰＣＫ、イコライズ信号ＥＱＤ０、センスアンプイネーブル信号ＳＡＥ０およびライトイネーブル信号ＷＥ０を含む。

アドレス入力回路１４は、アドレス端子ＡＤで受けるアドレス信号をロウアドレス信号ＲＡおよびカラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡにより、ワード線ＷＬの１つが選択される。カラムアドレス信号ＣＡにより、データ端子ＤＱ毎にビット線対ＢＬ、ＢＬＸの１つが選択され、メモリセルＭＣがアクセスされる。

データ入出力回路１６は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータを、データバスＤＢおよびライトアンプＷＡを介してメモリセルアレイＡＲＹに出力する。データ入出力回路１６は、読み出し動作時に、リードアンプＲＡおよびデータバスＤＢを介してメモリセルアレイＡＲＹから出力される読み出しデータをデータ端子ＤＱに出力する。特に限定されないが、データ端子ＤＱは、例えば７２ビットである。

メモリコア１８は、ロウデコーダＲＤＥＣ、ワード線ドライバＷＤＲＶ、プリチャージ回路ＰＲＥ、カラムスイッチＣＳＷ、センスアンプＳＡ、カラムデコーダＣＤＥＣ、リードアンプＲＡ、ライトアンプＷＡおよびメモリセルアレイＡＲＹを有している。メモリコア１８の詳細は、図２から図５に示す。

ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬの１つを選択するためのロウデコード信号ＤＥＣＲＡを活性化する。ワード線ドライバＷＤＲＶは、ワード線ＷＬにそれぞれ対応して形成されている。活性化されたロウデコード信号ＤＥＣＲＡを受けるワード線ドライバＷＤＲＶは、対応するワード線ＷＬに高レベルを出力する。

プリチャージ回路ＰＲＥは、コマンド信号ＣＭＤが供給されないスタンバイ期間に、全てのビット線ＢＬ、ＢＬＸおよび全ての読み出しデータ線ＲＤ、ＲＤＸを高レベルに設定する。また、プリチャージ回路ＰＲＥは、コマンド信号ＣＭＤが供給されるアクティブ期間に、アクセスされないメモリブロックのビット線ＢＬ、ＢＬＸおよび読み出しデータ線ＲＤ、ＲＤＸを高レベルに設定する。ここで、アクティブ期間は、書き込み動作が実行される書き込みアクセス期間および読み出し動作が実行される読み出しアクセス期間である。

カラムスイッチＣＳＷは、ビット線対ＢＬ、ＢＬＸにそれぞれ対応して形成されている。高レベルのカラム選択信号ＣＯＬを受けるカラムスイッチＣＳＷはオンし、対応するビット線対ＢＬ、ＢＬＸをライトアンプＷＡまたはセンスアンプＳＡに接続する。センスアンプＳＡは、読み出し動作が実行されるときに、ビット線ＢＬ、ＢＬＸから読み出しデータ線ＲＤ、ＲＤＸに転送された相補の読み出しデータ信号の電圧差を増幅する。

カラムデコーダＣＤＥＣは、カラムアドレス信号ＣＡをデコードし、データ端子ＤＱ毎にビット線対ＢＬ、ＢＬＸの１つを選択するためのカラムデコード信号ＤＥＣＣＡを活性化する。カラムデコード信号ＤＥＣＣＡは、タイミングが調整され、カラム選択信号ＣＯＬとしてカラムスイッチＣＳＷ等に供給される。リードアンプＲＡは、読み出し動作時に、カラムスイッチＣＳＷを介して出力される相補の読み出しデータ信号を増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢから供給される書き込みデータを、相補の書き込みデータ信号として、カラムスイッチＣＳＷを介してビット線対ＢＬ、ＢＬＸに出力する。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のスタティックメモリセルＭＣと複数のダミーメモリセルＤＭＣとを有している。図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図の横方向に並ぶダミーメモリセルＤＭＣは、共通のダミーワード線ＤＷＬに接続されている。なお、図３に示すように、３本のダミーワード線ＤＷＬＰ、ＤＷＬＥ、ＤＷＬＳが、ダミーワード線ＤＷＬとして配線される。図の縦方向に並ぶメモリセルＭＣ、ＤＭＣは、共通のビット線対ＢＬ、ＢＬＸに接続されている。メモリセルＭＣは、データ端子ＤＱで受ける書き込みデータを保持するリアルメモリセルである。ダミーメモリセルＤＭＣは、論理０を常に保持する。メモリセルＭＣおよびダミーメモリセルＤＭＣの詳細は、図２に示す。

図２は、図１に示したメモリセルＭＣおよびダミーメモリセルＤＭＣの例を示している。符号の先頭に”Ｐ”を付けたトランジスタは、ｐＭＯＳトランジスタを示す。符号の先頭に”Ｎ”を付けたトランジスタは、ｎＭＯＳトランジスタを示す。

メモリセルＭＣは、入力と出力が互いに接続された一対のＣＭＯＳインバータＩＶＴ１、ＩＶＴ２および一対のトランスファトランジスタＮＴ１、ＮＴ２を有している。インバータＩＶＴ１は、負荷トランジスタＰＬ１およびドライバトランジスタＮＤ１を有している。インバータＩＶＴ２は、負荷トランジスタＰＬ２およびドライバトランジスタＮＤ２を有している。インバータＩＶＴ１の出力は、記憶ノードＣＺを介してインバータＩＶＴ２の入力に接続されている。インバータＩＶＴ２の出力は、記憶ノードＣＸを介してインバータＩＶＴ１の入力に接続されている。トランスファトランジスタＮＴ１、ＮＴ２のゲートは、ワード線ＷＬに接続されている。

記憶ノードＣＺは、メモリセルＭＣの正論理の記憶ノードである。記憶ノードＣＸは、メモリセルＭＣの負論理の記憶ノードである。すなわち、メモリセルＭＣに論理１が記憶されているとき、記憶ノードＣＺは論理１を保持し、記憶ノードＣＸは論理０を保持する。

ダミーメモリセルＤＭＣは、リアルメモリセルＭＣと同じ回路である。ダミーメモリセルＤＭＣのレイアウトは、インバータＩＮＶ２の入力ノードＣＺが電源線ＶＤＤに接続されていることを除き、リアルメモリセルＭＣのレイアウトと同じである。ダミーメモリセルＤＭＣは、記憶ノードＣＺに論理１（Ｈ）を保持し、記憶ノードＣＸに論理０（Ｌ）を保持している。なお、ダミーメモリセルＤＭＣのインバータＩＮＶ１の入力を電源線ＶＤＤに接続してもよい。ダミーメモリセルＤＭＣのトランスファトランジスタＮＴ１、ＮＴ２のゲートは、ダミーワード線ＤＷＬに接続されている。

図３は、図１に示したプリチャージ回路ＰＲＥ、カラムスイッチＣＳＷおよびセンスアンプＳＡの例を示している。プリチャージ回路ＰＲＥは、ビット線対ＢＬ、ＢＬＸに接続されたプリチャージ回路ＰＲＥ１と、読み出しデータ線対ＲＤ、ＲＤＸに接続されたプリチャージ回路ＰＲＥ２とを有している。

プリチャージ回路ＰＲＥ１は、ビット線ＢＬ、ＢＬＸを電源線ＶＤＤにそれぞれ接続するｐＭＯＳトランジスタおよびビット線ＢＬ、ＢＬＸを互いに接続するｐＭＯＳトランジスタを有している。プリチャージ回路ＰＲＥ１は、低レベルのカラム選択信号ＣＯＬを受けている間、相補のビット線ＢＬ、ＢＬＸを電源電圧ＶＤＤにプリチャージする。

カラムスイッチＣＳＷは、読み出しスイッチＲＳ１、ＲＳ２および書き込みスイッチＷＳ１、ＷＳ２を有している。例えば、読み出しスイッチＲＳ１、ＲＳ２は、ｐＭＯＳトランジスタであり、書き込みスイッチＷＳ１、ＷＳ２は、ｎＭＯＳトランジスタである。読み出しスイッチＲＳ１は、カラム選択信号ＣＯＬが高レベルに活性化されているときにオンし、ビット線ＢＬを読み出しデータ線ＲＤに接続する。読み出しスイッチＲＳ２は、カラム選択信号ＣＯＬが高レベルに活性化されているときにオンし、ビット線ＢＬＸを読み出しデータ線ＲＤＸに接続する。

書き込みスイッチＷＳ１は、カラム選択信号ＣＯＬおよびライトイネーブル信号ＷＥＮがともに高レベルに活性化されているときにオンし、書き込みデータＷＤをビット線ＢＬに供給する。書き込みスイッチＷＳ２は、カラム選択信号ＣＯＬおよびライトイネーブル信号ＷＥＮがともに高レベルに活性化されているときにオンし、書き込みデータＷＤの反転論理をビット線ＢＬＸに供給する。なお、読み出しスイッチＲＳ１、ＲＳ２および書き込みスイッチＷＳ１、ＷＳ２は、ＣＭＯＳ伝達ゲートで形成されてもよい。

プリチャージ回路ＰＲＥ２は、読み出しデータ線ＲＤ、ＲＤＸを電源線ＶＤＤにそれぞれ接続するｐＭＯＳトランジスタおよび読み出しデータ線ＲＤ、ＲＤＸを互いに接続するｐＭＯＳトランジスタを有している。プリチャージ回路ＰＲＥ２は、低レベルのイコライズ信号ＥＱＤを受けている間、相補の読み出しデータ線ＲＤ、ＲＤＸを電源電圧ＶＤＤにプリチャージする。

センスアンプＳＡは、入力と出力が互いに接続された一対のＣＭＯＳインバータと、ＣＭＯＳインバータと接地線ＶＳＳとの間に配置され、センスアンプイネーブル信号ＳＡＥをゲートで受けるｎＭＯＳトランジスタとを有している。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥが高レベルの間に動作し、読み出しデータ線ＲＤ、ＲＤＸの電圧差を増幅する。

図４は、図１に示したメモリコア１８の例を示している。例えば、ワード線ＷＬは、３つのリピータ回路ＲＥＰ１を介して４つのワード線（サブワード線とも称する）に分割されている。図４では、図１に示したワード線ドライバＷＤＲＶに近い３つのサブワード線を示している。サブワード線は、その位置に応じて、符号ＷＬにノードＮ０、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１のいずれかを付けて表す。末尾に”０”を付けたサブワード線は、ワード線ドライバＷＤＲＶに近い端を示す。末尾に”１”を付けたサブワード線は、ワード線ドライバＷＤＲＶから遠い端を示す。

特に限定されないが、各サブワード線ＷＬ−Ｎ、ＷＬ−Ｍ、ＷＬ−Ｆは、データ端子ＤＱ０−１７、ＤＱ１８−３５、ＤＱ３６−５３に対応している。リピータ回路ＲＥＰ１を介してサブワード線ＷＬ−Ｆに接続され、ワード線ドライバＷＤＲＶに最も遠く位置するサブワード線は、データ端子ＤＱ５４−７１に対応している。各サブワード線は、データ端子ＤＱ毎に、カラムアドレス信号ＣＡで識別される１６個のメモリセルＭＣを接続している。すなわち、各サブワード線は、２８８個のメモリセルＭＣを接続している。ワード線ＷＬの途中に配置されるリピータ回路ＲＥＰ１は、ワード線ＷＬに沿って並ぶ２８８個のメモリセルＭＣ毎に配置されている。書き込み動作または読み出し動作では、サブワード線ＷＬ−Ｎ、ＷＬ−Ｍ、ＷＬ−Ｆ毎に１８個のメモリセルＭＣがカラムアドレス信号ＣＡに応じて選択され、データが入力または出力される。

リピータ回路ＲＥＰ１は、ワード線ドライバＷＤＲＶから遠い次のサブワード線を駆動するバッファ回路である。リピータ回路ＲＥＰ１をワード線の間に挿入することにより、ワード線ＷＬの高レベル電圧が低く設定される半導体メモリＭＥＭにおいて、ワード線ＷＬの高レベルを確実かつ迅速に伝達できる。特に、リピータ回路ＲＥＰ１は、ワード線ＷＬに接続されるメモリセルＭＣの数が多いときに有効である。リピータ回路ＲＥＰ１の詳細は、図５に示す。

ダミーワード線ＤＷＬＰは、３つのリピータ回路ＲＥＰ１を介して４つのダミーワード線（サブダミーワード線とも称する）に分割されている。ダミーワード線ＤＷＬＥ、ＤＷＬＳも、ダミーワード線ＤＷＬＰと同様に、３つのリピータ回路ＲＥＰ１を介して４つのサブダミーワード線に分割されている。ワード線ＷＬの途中に配置されたリピータ回路ＲＥＰ１は、ワード線ドライバＷＤＲＶから遠い次のサブワード線を駆動するバッファ回路である。各ダミーワード線ＤＷＬＰ、ＤＷＬＰ、ＤＷＬＰの途中に配置されるリピータ回路ＲＥＰ１も、ワード線ＷＬの途中に配置されるリピータ回路ＲＥＰ１と同じ間隔で配置されている。

ダミーワード線ＤＷＬＰ（または、ＤＷＬＰ、ＤＷＬＰ）の途中に配置されるリピータ回路ＲＥＰ１は、ワード線ＷＬの途中に配置されるリピータ回路ＲＥＰ１と同じ回路である。すなわち、ダミーワード線ＤＷＬＰ（または、ＤＷＬＰ、ＤＷＬＰ）の途中に配置されるリピータ回路ＲＥＰ１は、ワード線ドライバＷＤＲＶから遠い次のサブダミーワード線を駆動するバッファ回路である。リピータ回路ＲＥＰ１をサブワード線の間に挿入することにより、ダミーワード線信号ＤＷＬＰ（または、ＤＷＬＰ、ＤＷＬＰ）を、ワード線ＷＬ上に伝達されるワード線信号ＷＬと同じタイミングで伝達できる。

図４では、図１に示したワード線ドライバＷＤＲＶに近い３つのサブダミーワード線をそれぞれ示している。サブダミーワード線は、サブワード線と同様に、その位置に応じて、符号ＤＷＬに符号Ｎ０、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１のいずれかを付けて表す。各サブダミーワード線ＤＷＬＰ−Ｎ、ＤＷＬＰ−Ｍ、ＤＷＬＰ−Ｆは、サブワード線ＷＬ−Ｎ、ＷＬ−Ｍ、ＷＬ−Ｆと同様に、２８８個のダミーメモリセルＤＭＣを接続している。

カラム選択線ＣＯＬは、３つのリピータ回路ＲＥＰ２を介して４つのサブカラム選択線に分割されている。ライトイネーブル信号線ＷＥＮは、３つのリピータ回路ＲＥＰ２を介して４つのライトイネーブル信号線に分割されている。イコライズ信号線ＥＱＤは、３つのリピータ回路ＲＥＰ２を介して４つのサブイコライズ信号線に分割されている。センスアンプイネーブル信号線ＳＡＥは、３つのリピータ回路ＲＥＰ２を介して４つのサブセンスアンプイネーブル信号線に分割されている。リピータ回路ＲＥＰ２は、ワード線ＷＬの途中に配置されるリピータ回路ＲＥＰ１と同じ間隔で配置されている。

カラム選択線ＣＯＬの途中に配置されたリピータ回路ＲＥＰ２は、ドライバＤＲＶから遠い次のサブカラム選択線を駆動するバッファ回路である。ライトイネーブル信号線ＷＥＮの途中に配置されたリピータ回路ＲＥＰ２は、ドライバＤＲＶから遠い次のサブライトイネーブル信号線を駆動するバッファ回路である。イコライズ信号線ＥＱＤの途中に配置されたリピータ回路ＲＥＰ２は、ドライバＤＲＶから遠い次のサブイコライズ信号線を駆動するバッファ回路である。センスアンプイネーブル信号線ＳＡＥの途中に配置されたリピータ回路ＲＥＰ２は、ドライバＤＲＶから遠い次のサブセンスアンプイネーブル信号線を駆動するバッファ回路である。

図４では、図１に示したワード線ドライバＷＤＲＶに近い３つのサブカラム選択線、３つのサブイコライズ信号線および３つのサブセンスアンプイネーブル信号線を示している。サブカラム選択線、サブイコライズ信号線およびサブセンスアンプイネーブル信号線を識別する符号は、サブワード線と同様である。なお、この実施形態では、例えば、サブワード線毎に１６個のメモリセルを選択するために、１６本のカラム選択線ＣＯＬが配線されているが、図４では、１本のカラム選択線ＣＯＬのみを示している。

例えば、サブダミーワード線信号ＤＷＬＰ−Ｎ１を受ける２つのリピータ回路ＲＥＰ２は、ワード線信号ＷＬ−Ｎ１を受けるリピータ回路ＲＥＰ１に対応する位置に配置されている。サブダミーワード線信号ＤＷＬＥ−Ｎ１、ＤＷＬＳ−Ｎ１を受けるリピータ回路ＲＥＰ２は、ワード線信号ＷＬ−Ｎ１を受けるリピータ回路ＲＥＰ１に対応する位置にそれぞれ配置されている。

例えば、カラム選択信号ＣＯＬ−Ｎ１を受けるリピータ回路ＲＥＰ２は、カラム選択信号ＣＯＬ−Ｍ０をダミーワード線信号ＤＷＬＰ−Ｎ１に同期して次のサブカラム選択線ＣＯＬ−Ｍ０に出力する。ライトイネーブル信号ＷＥＮ−Ｎ１を受けるリピータ回路ＲＥＰ２は、ライトイネーブル信号ＷＥＮ−Ｍ０をダミーワード線信号ＤＷＬＰ−Ｎ１に同期して次のライトイネーブル信号線ＷＥＮ−Ｍ０に出力する。イコライズ信号ＥＱＤ−Ｎ１を受けるリピータ回路ＲＥＰ２は、イコライズ信号ＥＱＤ−Ｍ０をダミーワード線信号ＤＷＬＥ−Ｎ１に同期して次のイコライズ信号線ＥＱＤ−Ｍ０に出力する。センスアンプイネーブル信号ＳＡＥ−Ｎ１を受けるリピータ回路ＲＥＰ２は、センスアンプイネーブル信号ＳＡＥ−Ｍ０をダミーワード線信号ＤＷＬＳ−Ｎ１に同期して次のセンスアンプイネーブル信号線ＳＡＥ−Ｍ０に出力する。

図５は、図１に示したメモリコア１８の要部の例を示している。ワード線ドライバＷＤＲＶは、互いに同じ回路である。このため、ここでは、サブワード線ＷＬ−Ｎ０に接続されたワード線ドライバＷＤＲＶを説明する。ワード線ドライバＷＤＲＶは、入力回路ＩＮ、ハーフキーパーＨＫおよび負荷回路ＬＤを有している。

入力回路ＩＮは、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されたｐＭＯＳトランジスタと２つのｎＭＯＳトランジスタを有している。入力回路ＩＮは、入力端子Ａで受けるクロック信号ＰＣＫが低レベルのときに高レベルを出力する。また、入力回路ＩＮは、クロック信号ＰＣＫおよび入力端子Ｂで受けるロウデコード信号ＤＥＣＲＡがともに高レベルのときに低レベルを出力する。入力回路ＩＮは、入力端子Ａで高レベルを受け、入力端子Ｂで低レベルを受けるとき、出力端子をフローティング状態に設定する。この種の入力回路ＩＮは、ダイナミック型ＡＮＤ回路とも称される。

ハーフキーパーＨＫは、入力回路ＩＮの出力レベルを反転し、ワード線信号ＷＬとして出力するＣＭＯＳインバータと、ＣＭＯＳインバータの出力をゲートで受けるｐＭＯＳトランジスタとを有している。ｐＭＯＳトランジスタは、ワード線信号ＷＬが低レベルのときにオンし、ワード線信号ＷＬを低レベルに保持するために入力回路ＩＮの出力を電源線ＶＤＤに接続する。

負荷回路ＬＤは、ワード線ＷＬと接地線ＶＳＳの間に配置されたｎＭＯＳトランジスタを有している。ワード線ＷＬの高レベル電圧がｎＭＯＳトランジスタの閾値電圧より高いとき、ｎＭＯＳトランジスタはオンする。これにより、ワード線ＷＬの高レベル電圧の値は、電源電圧ＶＤＤより低く抑えられ、メモリセルＭＣに保持されたデータが失われることが防止される。具体的には、ワード線ＷＬの活性化によりトランスファトランジスタＮＴ１、ＮＴ２がオンしたときに、ビット線ＢＬ、ＢＬＸのプリチャージ電圧によりメモリセルＭＣに保持された論理０のデータが反転することが防止される。

サブカラム選択線ＣＯＬ−Ｎ０、サブライトイネーブル信号ＷＥＮ−Ｎ０、サブイコライズ信号線ＥＱＤ−Ｎ０およびサブセンスアンプイネーブル信号ＳＡＥ−Ｎ０に接続されたドライバＤＲＶは、例えば、図１に示したワード線ドライバＷＤＲＶのレイアウト領域に配置されている。ドライバＤＲＶは、互いに同じ回路である。ドライバＤＲＶは、ワード線ドライバＷＤＲＶから負荷回路ＬＤを削除して形成されている。

リピータ回路ＲＥＰ１は、直列に接続された２つのＣＭＯＳインバータと、後段のＣＭＯＳインバータの出力に接続された負荷回路ＬＤとを有している。負荷回路ＬＤにより、ワード線ＷＬの高レベル電圧の値は、電源電圧ＶＤＤより低く抑えられ、メモリセルＭＣに保持されたデータが失われることが防止される。リピータ回路ＲＥＰ２は、直列に接続された入力回路ＩＮおよびＣＭＯＳインバータを有している。入力回路ＩＮは、入力端子Ａで高レベルを受け、入力端子Ｂで低レベルを受けるとき、出力端子であるダイナミックノードＤＮがフローティング状態になる。

ダミーワード線信号ＤＷＬＰ−Ｎ０を出力するワード線ドライバＷＤＲＶおよびカラム選択線ＣＯＬ−Ｎ０を出力するドライバＤＲＶは、ともにクロック信号ＰＣＫに同期して動作する。ダミーワード線信号ＤＷＬＰ−Ｎ０は、ワード線信号ＷＬ−Ｎ０と同じタイミングで出力される。ダミーワード線信号ＤＷＬＰ−Ｎ０およびワード線信号ＷＬ−Ｎ０の活性化タイミングは、負荷回路ＬＤの作用により、カラム選択信号ＣＯＬ−Ｎ０の活性化タイミングより遅くなる。換言すれば、カラム選択信号ＣＯＬ−Ｎ０、Ｎ１は、ワード線信号ＷＬ−Ｎ０、Ｎ１より早く出力される。

しかし、カラム選択線ＣＯＬ−Ｎ１に接続されたリピータ回路ＲＥＰ２は、高レベルのダミーワード線信号ＤＷＬＰと高レベルのカラム選択信号ＣＯＬ−Ｎ１を受けているときに高レベルのカラム選択信号ＣＯＬ−Ｍ０を出力する。リピータ回路ＲＥＰ２は、ダミーワード線信号ＤＷＬＰ−Ｎ１に同期して動作するため、カラム選択信号ＣＯＬ−Ｍ０の活性化タイミングは、ワード線信号ＷＬ−Ｎ１の活性化タイミングとほぼ同じになる。したがって、カラム選択信号ＣＯＬが、負荷回路ＬＤを持たないリピータ回路ＲＥＰ２を介して伝達されるときにも、カラム選択信号ＣＯＬの活性化タイミングが早くなることを防止できる。特に、ワード線信号ＷＬが複数のリピータ回路ＲＥＰ１を介して伝達される場合に、ドライバＤＲＶから遠いサブカラム選択信号ＣＯＬの活性化タイミングが、ワード線信号ＷＬの活性化タイミングより早くなりすぎることを防止できる。この効果は、ライトイネーブル信号ＷＥＮ、プリチャージ信号ＥＱＤおよびセンスアンプイネーブル信号ＳＡＥにおいても得ることができる。

図６および図７は、図１に示した半導体メモリＭＥＭの書き込み動作の例を示している。図６は、図４に示したノードＮ０からノードＭ０までの動作を示し、図７は、図４に示したノードＭ１からノードＦ１までの動作を示している。図７において、クロック信号ＣＬＫからロウデコード信号ＤＥＣＲＡ、カラムデコード信号ＤＥＣＣＡまでの波形は、図６と同じである。半導体メモリＭＥＭは、クロック信号ＣＬＫの１サイクルで書き込み動作を実行する。半導体メモリＭＥＭがクロックに非同期で動作するとき、クロック信号ＰＣＫは、書き込みコマンドに同期して生成される。例えば、書き込み動作の前、全てのメモリセルＭＣは論理１のデータを保持している。

半導体メモリＭＥＭをアクセスするコントローラは、クロック信号ＣＬＫの立ち上がりエッジに同期して書き込みコマンド、書き込みデータおよびデータを書き込むメモリセルＭＣを示すアドレス信号ＡＤを半導体メモリＭＥＭに出力する。例えば、図１に示したコマンドデコーダ１０は、低レベルのライトイネーブル信号／ＷＥおよび高レベルのアウトプットイネーブル信号／ＯＥを、クロック信号ＣＬＫを遅延させた内部クロック信号に同期して受けたときに書き込みコマンドを認識する。

コア制御回路１２は、クロック信号ＣＬＫと同じ波形を有するクロック信号ＰＣＫ、ブロック選択信号ＢＬＫ、イコライズ信号ＥＱＤ０およびライトイネーブル信号ＷＥ０を出力し、センスアンプイネーブル信号ＳＡＥ０を低レベルに保持する（図６（ａ））。ここで、メモリコア１８は、複数のメモリブロックを有している。ブロック選択信号ＢＬＫ、イコライズ信号ＥＱＤ０およびライトイネーブル信号ＷＥ０は、ロウアドレス信号ＲＡに応じて、書き込み動作が実行されるメモリブロックのみに供給される。

図１に示したロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡに応じてロウデコード信号ＤＥＣＲＡのいずれかを出力する。ロウデコード信号ＤＥＣＲＡの数は、ワード線ＷＬの数に等しい。図１に示したカラムデコーダＣＤＥＣは、カラムアドレス信号ＣＡに応じてカラムデコード信号ＤＥＣＣＡのいずれかを出力する。例えば、カラムデコード信号ＤＥＣＣＡの数は、メモリブロック毎に１６本である。ロウデコード信号ＤＥＣＲＡおよびカラムデコード信号ＤＥＣＣＡは、クロック信号ＣＬＫに同期して出力される（図６（ｂ））。

図１に示したライトアンプＷＡは、データ端子ＤＱに供給される書き込みデータＷＤ０−５をカラムスイッチＣＳＷに出力する（図６（ｃ））。ここでは、説明を分かりやすくするため、書き込みデータＷＤ０−５は、全て論理０（Ｌ）である。なお、図６では、図４に合わせて６ビットの書き込みデータＷＤ０−５を記載している。実際には、ライトアンプＷＡは、書き込みコマンド毎に７２ビットの書き込みデータをメモリセルアレイＡＲＹに出力する。

カラムデコード信号ＤＥＣＣＡを受けるドライバＤＲＶは、クロック信号ＰＣＫに同期してカラム選択信号ＣＯＬ−Ｎ０を出力する（図６（ｄ））。ライトイネーブル信号ＷＥ０を受けるドライバＤＲＶは、クロック信号ＰＣＫに同期してライトイネーブル信号ＷＥＮ−Ｎ０を出力する。ライトイネーブル信号ＷＥＮ−Ｎ０は、カラム選択信号ＣＯＬ−Ｎ０とほぼ同じタイミングで出力されるため、同じ波形で示している。イコライズ信号ＥＱＤ０を受けるドライバＤＲＶは、ブロック選択信号ＢＬＫに同期してイコライズ信号ＥＱＤ−Ｎ０を出力する（図６（ｅ））。

ロウデコード信号ＤＥＣＲＡを受けるワード線ドライバＷＤＲＶは、クロック信号ＰＣＫに応答してワード線信号ＷＬ−Ｎ０を出力する（図６（ｆ））。クロック信号ＰＣＫを受けるワード線ドライバＷＤＲＶは、クロック信号ＰＣＫに応答してダミーワード線信号ＤＷＬＰ−Ｎ０を出力する。ダミーワード線信号ＤＷＬＰ−Ｎ０は、ワード線信号ＷＬ−Ｎ０とほぼ同じタイミングで出力されるため、同じ波形で示している。イコライズ信号ＥＱＤ０を受けるワード線ドライバＷＤＲＶは、クロック信号ＰＣＫに応答してダミーワード線信号ＤＷＬＥ−Ｎ０を出力する（図６（ｇ））。

ワード線信号ＷＬ−Ｎ０およびダミーワード線信号ＤＷＬＰ−Ｎ０、ＤＷＬＥ−Ｎ０を出力するワード線ドライバＷＤＲＶは、負荷回路ＬＤを有している。このため、ワード線信号ＷＬ−Ｎ０およびダミーワード線信号ＤＷＬＰ−Ｎ０、ＤＷＬＥ−Ｎ０の立ち上がりエッジは、カラム選択信号ＣＯＬ−Ｎ０、ライトイネーブル信号ＷＥＮ−Ｎ０およびイコライズ信号ＥＱＤ−Ｎ０の立ち上がりエッジに比べて時間Ｔ１だけ遅れる（図６（ｈ））。したがって、ノードＮ０に近接するメモリセルＭＣの実書き込み動作時間ＷＴは、ワード線信号ＷＬ−Ｎ０の立ち上がりエッジからカラム選択信号ＣＯＬ−Ｎ０の立ち下がりエッジまでである（図６（ｉ））。

書き込み動作では、書き込みデータＷＤ０−５（低レベル）は、書き込みスイッチＷＳ１、ＷＳ２のオンによりビット線ＢＬ−Ｎ０に伝達され、メモリセルＭＣ−Ｎ０に書き込まれる。すなわち、メモリセルＭＣ−Ｎ０の記憶ノードＣＺは、高レベルから低レベルに変化する（図６（ｊ））。ビット線ＢＬ−Ｎ０、ＢＬＸ−Ｎ０に示した実線はビット線ＢＬ−Ｎ０を示し、破線はビット線ＢＬＸ−Ｎ０を示す。

ワード線ドライバＷＤＲＶから遠いメモリセルＭＣ−Ｎ１の書き込み動作は、配線等の負荷により動作タイミングが僅かに遅れることを除き、上述したメモリセルＭＣ−Ｎ０の書き込み動作と同じである（図６（ｋ））。すなわち、ノードＮ１に近接するメモリセルＭＣの実書き込み動作時間ＷＴは、ノードＮ０に近接するメモリセルＭＣの実書き込み動作時間ＷＴと同じである（図６（ｌ））。

一方、ノードＭ０に近接するメモリセルＭＣの書き込み動作では、ワード線信号ＷＬ−Ｍ０は、リピータ回路ＲＥＰ１を介してノードＮ１側から伝達される。リピータ回路ＲＥＦ１は負荷回路ＬＤを有する。このため、ワード線信号ＷＬ−Ｍ０の立ち上がりエッジは、ワード線信号ＷＬ−Ｎ１の立ち上がりエッジに比べて時間Ｔ２だけ遅れる（図６（ｍ））。リピータ回路ＲＥＰ１を介して伝達されるダミーワード線信号ＤＷＬＰ−Ｍ０、ＤＷＬＥ−Ｍ０の立ち上がりエッジタイミングは、ワード線信号ＷＬ−Ｍ０の立ち上がりエッジタイミングと同じである。

ノードＮ１に接続されたリピータ回路ＲＥＰ２は、ダミーワード線信号ＤＷＬＰ−Ｎ１、ＤＷＬＥ−Ｎ１のいずれかを受けてそれぞれ動作する。このため、カラム選択信号ＣＯＬ−Ｍ０、ライトイネーブル信号ＷＥＮ−Ｍ０およびイコライズ信号ＥＱＤ−Ｍ０は、ダミーワード線信号ＤＷＬＰ−Ｎ１、ＤＷＬＥ−Ｎ１の立ち上がりエッジに同期して高レベルに変化する（図６（ｎ））。したがって、カラム選択信号ＣＯＬ−Ｍ０、ライトイネーブル信号ＷＥＮ−Ｍ０の活性化タイミングおよびイコライズ信号ＥＱＤ−Ｍ０の非活性化タイミングは、ワード線信号ＷＬ−Ｍ０の活性化タイミングに比べて時間Ｔ２だけ早い。

負荷回路ＬＤを持たないリピータ回路ＲＥＰ２における立ち上がりエッジの伝搬遅延時間は、負荷回路ＬＤを持つリピータ回路ＲＥＰ１における立ち上がりエッジの伝搬遅延時間より短い。しかしながら、リピータ回路ＲＥＰ２を各ダミーワード線信号ＤＷＬＰ−Ｎ１、ＤＷＬＥ−Ｎ１に同期して動作させることで、カラム選択信号ＣＯＬ−Ｍ０、ライトイネーブル信号ＷＥＮ−Ｍ０およびイコライズ信号ＥＱＤ−Ｍ０が早く出力されることを防止できる。したがって、カラム選択信号ＣＯＬ−Ｍ０、ライトイネーブル信号ＷＥＮ−Ｍ０の活性化タイミングおよびイコライズ信号ＥＱＤ−Ｍ０の非活性化タイミングをワード線信号ＷＬ−Ｍ０の活性化タイミングに合わせて遅らせることができる。換言すれば、負荷回路ＬＤを持たないリピータ回路ＲＥＰ２から出力される信号の出力タイミングを、負荷回路ＬＤを持つリピータ回路ＲＥＰ１から出力される信号の出力タイミングに合わせて遅らせることができる。この結果、ノードＭ０に近接するメモリセルＭＣの実書き込み動作時間ＷＴを、ノードＮ０またはＮ１に近接するメモリセルＭＣの実書き込み動作時間ＷＴとほぼ同じにできる。すなわち、書き込み動作マージンが低下することを防止できる。

図７において、メモリセルＭＣ−Ｍ０に比べてワード線ドライバＷＤＲＶから遠いメモリセルＭＣ−Ｍ１の書き込み動作は、配線等の負荷により動作タイミングが僅かに遅れることを除き、上述したメモリセルＭＣ−Ｍ０の書き込み動作と同じである（図７（ａ））。すなわち、ノードＭ１に近接するメモリセルＭＣの実書き込み動作時間ＷＴは、ノードＭ０に近接するメモリセルＭＣの実書き込み動作時間ＷＴと同じである（図７（ｂ））。

ノードＦ０に近接するメモリセルＭＣの書き込み動作では、カラム選択信号ＣＯＬ−Ｆ０、ライトイネーブル信号ＷＥＮ−Ｆ０およびイコライズ信号ＥＱＤ−Ｆ０は、ダミーワード線信号ＤＷＬＰ−Ｍ１、ＤＷＬＥ−Ｍ１の立ち上がりエッジに同期して高レベルに変化する（図７（ｃ））。ワード線信号ＷＬ−Ｆ０の立ち上がりエッジは、リピータ回路ＲＥＦ１の負荷回路ＬＤの影響により、ワード線信号ＷＬ−Ｍ１の立ち上がりエッジに比べて時間Ｔ２だけ遅れる（図７（ｄ））。したがって、カラム選択信号ＣＯＬ−Ｆ０、ライトイネーブル信号ＷＥＮ−Ｆ０の活性化タイミングおよびイコライズ信号ＥＱＤ−Ｆ０の非活性化タイミングは、ワード線信号ＷＬ−Ｆ０の活性化タイミングに比べて時間Ｔ２だけ早い。この結果、ノードＦ０に近接するメモリセルＭＣの実書き込み動作時間ＷＴを、ノードＭ０、Ｍ１に近接するメモリセルＭＣの実書き込み動作時間ＷＴと同じにできる。これ以降、ノードＦ１およびノードＦ１より遠端側のメモリセルＭＣの実書き込み動作時間ＷＴを、全て同じにできる。

なお、この実施形態では、ライトイネーブル信号ＷＥＮおよびイコライズ信号ＥＱＤの伝達経路に、ダミーワード線信号ＤＷＬＰ、ＤＷＬＥに同期して動作するリピータ回路ＲＥＰ２を配置する例を述べた。しかし、ライトイネーブル信号ＷＥＮおよびイコライズ信号ＥＱＤの高レベル期間を、カラム選択信号ＣＯＬの高レベル期間を含み、かつカラム選択信号ＣＯＬの高レベル期間より長く設定することで、リピータ回路ＲＥＰ２は不要にできる。すなわち、書き込み動作においては、カラム選択信号ＣＯＬのタイミングのみを調整することで、書き込み動作マージンを向上できる。

図８および図９は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。図６および図７と同じ動作については、詳細な説明は省略する。図８は、図４に示したノードＮ０からノードＭ０までの動作を示し、図９は、図４に示したノードＭ１からノードＦ１までの動作を示している。図９において、クロック信号ＣＬＫからロウデコード信号ＤＥＣＲＡ、カラムデコード信号ＤＥＣＣＡまでの波形は、図８と同じである。半導体メモリＭＥＭは、クロック信号ＣＬＫの1サイクルで読み出し動作を実行する。例えば、読み出し動作の前、全てのメモリセルＭＣは論理０のデータを保持している。

半導体メモリＭＥＭをアクセスするコントローラは、クロック信号ＣＬＫの立ち上がりエッジに同期して読み出しコマンドおよびデータを読み出すメモリセルＭＣを示すアドレス信号ＡＤを半導体メモリＭＥＭに出力する。例えば、図１に示したコマンドデコーダ１０は、高レベルのライトイネーブル信号／ＷＥおよび低レベルのアウトプットイネーブル信号／ＯＥを、クロック信号ＣＬＫを遅延させた内部クロック信号に同期して受けたときに読み出しコマンドを認識する。

コア制御回路１２は、図６と同じタイミングでクロック信号ＰＣＫ、ブロック選択信号ＢＬＫを出力し（図８（ａ））、ライトイネーブル信号ＷＥ０を低レベルに保持する（図８（ｂ））。コア制御回路１２は、図６に比べて立ち下がりタイミングが遅いイコライズ信号ＥＱＤ０を出力する（図８（ｃ））。さらに、コア制御回路１２は、クロック信号ＰＣＫの立ち下がりエッジに同期して高レベルに活性化され、イコライズ信号ＥＱＤ０の立ち下がりエッジに同期して低レベルに非活性化されるセンスアンプイネーブル信号ＳＡＥ０を低レベルに保持する（図８（ｄ））。ブロック選択信号ＢＬＫ、イコライズ信号ＥＱＤ０およびセンスアンプイネーブル信号ＳＡＥ０は、ロウアドレス信号ＲＡに応じて、読み出し動作が実行されるメモリブロックのみに供給される。

図８および図９では、センスアンプイネーブル信号ＳＡＥ０、ＳＡＥ−Ｎ０、ＳＡＥ−Ｎ１、．．．、ＳＡＥ−Ｆ１が生成され、ライトイネーブル信号ＷＥ０、ＷＥ−Ｎ０、ＷＥ−Ｎ１、．．．、ＷＥ−Ｆ１の生成が禁止される。センスアンプイネーブル信号ＳＡＥ−Ｎ０、ＳＡＥ−Ｎ１、．．．、ＳＡＥ−Ｆ１が順次遅れていく様子は、イコライズ信号ＥＱＤ−Ｎ０、ＥＱＤ−Ｎ１、．．．、ＥＱＤ−Ｆ１が順次遅れていく様子と同じである。

例えば、ノードＮ０に近接するメモリセルＭＣの読み出し動作では、ワード線信号ＷＬ−Ｎ０の高レベルへの活性化に同期して、メモリセルＭＣに保持されている相補のデータがビット線ＢＬ−Ｎ０、ＢＬＸ−Ｎ０に読み出される（図８（ｅ））。ビット線ＢＬ−Ｎ０、ＢＬＸ−Ｎ０に示した実線はビット線ＢＬ−Ｎ０を示し、破線はビット線ＢＬＸ−Ｎ０を示す。

カラム選択信号ＣＯＬ−Ｎ０の高レベルへの活性化により、ビット線ＢＬ−Ｎ０と読み出しデータ線ＲＤ−Ｎ０が接続され、ビット線ＢＬＸ−Ｎ０と読み出しデータ線ＲＤＸ−Ｎ０とが接続される。これにより、読み出しデータ線ＲＤ−Ｎ０の電圧は、ビット線ＢＬ−Ｎ０の電圧とともに低下する（図８（ｆ））。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥ−Ｎ０の高レベルへの活性化に同期して増幅動作を開始する。センスアンプイネーブル信号ＳＡＥ−Ｎ０の活性化タイミングは、ワード線信号ＷＬ−Ｎ０の非活性化タイミングとほぼ同じである（図８（ｇ））。これにより、読み出しデータがメモリセルＭＣからビット線ＢＬ−Ｎ０、ＢＬＸ−Ｎ０上に十分に読み出された後、センスアンプＳＡの動作を開始できる。そして、読み出しデータ線対ＲＤ−Ｎ０、ＲＤＸ−Ｎ０の電圧が増幅される（図８（ｈ））。増幅された読み出しデータは、リードアンプＲＡおよびデータ入出力回路１６を介してデータ端子ＤＱに出力される。

ワード線信号ＷＬ−Ｎ０、ＷＬ−Ｎ１、．．．、ＷＬ−Ｆ１およびダミーワード線信号ＤＷＬＰ−Ｎ０、ＤＷＬＰ−Ｎ１、．．．、ＤＷＬＰ−Ｆ１の波形は、図６および図７と同じである。カラム選択信号ＣＯＬ−Ｎ０、ＣＯＬ−Ｎ１、．．．、ＣＯＬ−Ｆ１の波形は、図６および図７と同じである。したがって、時間Ｔ１、Ｔ２は、図６および図７と同じである。実読み出し動作時間ＲＴは、図６および図７の実書き込み動作時間ＷＴと同じである。ここで、例えば、ノードＮ０に近接するメモリセルＭＣの実読み出し動作時間ＲＴは、ワード線信号ＷＬ−Ｎ０の立ち上がりエッジからカラム選択信号ＣＯＬ−Ｎ０の立ち下がりエッジまでである（図８（ｉ））。あるいは、ノードＮ０に近接するメモリセルＭＣの実読み出し動作時間ＲＴは、ワード線信号ＷＬ−Ｎ０の立ち上がりエッジからセンスアンプイネーブル信号ＳＡＥ−Ｎ０の立ち上がりエッジまでである
読み出し動作においても、例えば、カラム選択信号ＣＯＬ−Ｍ０およびイコライズ信号ＥＱＤ−Ｍ０が早く出力されることを防止できる。すなわち、カラム選択信号ＣＯＬ−Ｍ０の活性化タイミングおよびイコライズ信号ＥＱＤ−Ｍ０の非活性化タイミングをワード線信号ＷＬ−Ｍ０の活性化タイミングに合わせて遅らせることができる。例えば、図８において、カラム選択信号ＣＯＬ−Ｍ０、Ｍ１、Ｆ０、Ｆ１の活性化タイミングを、伝達される信号線の位置に拘わりなく、ワード線信号ＷＬ−Ｍ０、Ｍ１、Ｆ０、Ｆ１の活性化タイミングに比べてそれぞれ常に時間Ｔ２だけ早くできる。同様に、イコライズ信号ＥＱＤ−Ｍ０、Ｍ１、Ｆ０、Ｆ１の非活性化タイミングを、伝達される信号線の位置に拘わりなく、ワード線信号ＷＬ−Ｍ０、Ｍ１、Ｆ０、Ｆ１の活性化タイミングに比べてそれぞれ常に時間Ｔ２だけ早くできる。

さらに、センスアンプイネーブル信号ＳＡＥ−Ｍ１、Ｆ０、Ｆ１の活性化タイミングを、伝達される信号線の位置に拘わりなく、ワード線信号ＷＬ−Ｍ１、Ｆ０、Ｆ１の非活性化タイミングに合わせて設定できる。この結果、ノードＭ０（あるいは、Ｍ１、Ｆ０、Ｆ１）に近接するメモリセルＭＣの実読み出し動作時間ＲＴを、ノードＮ０またはＮ１に近接するメモリセルＭＣの実読み出し動作時間ＲＴとほぼ同じにできる。すなわち、読み出し動作マージンが低下することを防止できる。

なお、この実施形態では、イコライズ信号ＥＱＤおよびセンスアンプイネーブル信号ＳＡＥの伝達経路に、ダミーワード線信号ＤＷＬＥ、ＤＷＬＳに同期して動作するリピータ回路ＲＥＰ２を配置する例を述べた。しかし、イコライズ信号ＥＱＤの高レベル期間を、カラム選択信号ＣＯＬの高レベル期間を含み、かつカラム選択信号ＣＯＬの高レベル期間より長く設定することで、リピータ回路ＲＥＰ２は不要にできる。同様に、センスアンプイネーブル信号ＳＡＥの活性化タイミングを、ワード線信号ＷＬの非活性化タイミングより十分に遅らせることで、リピータ回路ＲＥＰ２は不要にできる。すなわち、読み出し動作においては、リピータ回路ＲＥＰ２によりカラム選択信号ＣＯＬのタイミングのみを調整することでも、読み出し動作マージンを向上できる。これは、カラム選択信号ＣＯＬのタイミングを調整することで、センスアンプイネーブル信号ＳＡＥの活性化タイミングの遅れを最小限にできるためである。

図１０は、別の半導体メモリＭＥＭのメモリコアの例を示している。図４で説明した同じ要素については、詳細な説明は省略する。図１０に示したメモリコアは、図４に示したダミーワード線ＤＷＬＰ、ＤＷＬＥ、ＤＷＬＳおよびダミーメモリセルＤＭＣを持たない。図１０では、カラム選択信号ＣＯＬ、ライトイネーブル信号ＷＥＮ、イコライズ信号ＥＱＤおよびセンスアンプイネーブル信号ＳＡＥは、リピータ回路ＲＥＰ３を介して、図の左側から右側に伝達される。その他の構成は、図４と同じである。

図１１は、図１０に示した半導体メモリＭＥＭのメモリコアの要部を示している。この例では、図５に示したリピータ回路ＲＥＰ２の代わりにリピータ回路ＲＥＰ３が配置されている。リピータ回路ＲＥＰ３は、２つのＣＭＯＳインバータを有するバッファ回路である。メモリコアのその他の構成は、ダミーワード線ＤＷＬＰ、ＤＷＬＥ、ＤＷＬＳおよびダミーメモリセルＤＭＣを持たないことを除き、図４と同じである。

図１２および図１３は、図１０および図１１に示した半導体メモリＭＥＭの書き込み動作の例を示している。図１２は、図１０に示したノードＮ０からノードＭ０までの動作を示し、図１３は、図１０に示したノードＭ１からノードＦ１までの動作を示している。図１３において、クロック信号ＣＬＫからロウデコード信号ＤＥＣＲＡ、カラムデコード信号ＤＥＣＣＡまでの波形は、図１２と同じである。図６および図７と同じ動作については、詳細な説明は省略する。

この例では、カラム選択信号ＣＯＬ−Ｎ０（あるいは、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１）の活性化からワード線信号ＷＬ−Ｎ０（あるいは、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１）が活性化されるまでの時間Ｔ１、Ｔ２、Ｔ３は、信号が伝達されるにつれて徐々に長くなっていく。これにより、メモリセルＭＣの実書き込み動作時間ＷＴは、ワード線ドライバＷＬＤＲＶから遠いメモリセルＭＣほど短くなる。例えば、図１３のメモリセルＭＣ−Ｆ０、Ｆ１の書き込み動作では、データ（論理０）が記憶ノードＣＺに十分に書き込まれる前にカラム選択信号ＣＯＬ−Ｆ０、Ｆ１が低レベルに非活性化される（図１３（ａ、ｂ））。このとき、メモリセルＭＣ−Ｆ０、Ｆ１にデータは書き込まれず、書き込み不良が発生する（図１３（ｃ、ｄ））。すなわち、書き込み動作マージンは低い。論理１のデータを書き込む場合も同様に、書き込み不良が発生する。書き込み動作マージンを向上するためには、クロック信号ＣＬＫの周期を長くして、書き込みサイクル時間を長くする必要がある。このとき、半導体メモリＭＥＭの性能および半導体メモリＭＥＭを搭載するシステムの性能は低下する。

なお、図１２および図１３に示した書き込み動作では、メモリセルＭＣ−Ｆ０、Ｆ１にデータが書き込まれない例を示している。しかし、書き込み動作不良は、カラム選択信号ＣＯＬ−Ｍ０の活性化からワード線信号ＷＬ−Ｍ０が活性化されるまでの時間Ｔ２が比較的長い図１２に示したメモリセルＭＣ−Ｍ０でも起こりえる。これに対して、上述した図６では、リピータ回路ＲＥＰ２の動作により、時間Ｔ２の時間Ｔ１に対する増加はわずかである。このため、図６では、メモリセルＭＣ−Ｍ０の書き込み不良は発生しない。換言すれば、メモリセルアレイＡＲＹ内に少なくとも１つのリピータ回路ＲＥＰ２が配置されることで、書き込み動作マージンを向上できる。

図１４および図１５は、図１０および図１１に示した半導体メモリＭＥＭの読み出し動作の例を示している。図１４は、図１０に示したノードＮ０からノードＭ０までの動作を示し、図１５は、図１０に示したノードＭ１からノードＦ１までの動作を示している。図１５において、クロック信号ＣＬＫからロウデコード信号ＤＥＣＲＡ、カラムデコード信号ＤＥＣＣＡまでの波形は、図１４と同じである。図８および図９と同じ動作については、詳細な説明は省略する。

読み出し動作においても、図１２および図１３に示した書き込み動作と同様に、カラム選択信号ＣＯＬ−Ｎ０（あるいは、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１）の活性化からワード線信号ＷＬ−Ｎ０（あるいは、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１）が活性化までの時間Ｔ１、Ｔ２、Ｔ３は、徐々に長くなっていく。センスアンプイネーブル信号ＳＡＥ−Ｎ０（あるいは、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１）の活性化タイミングは、ワード線信号ＷＬ−Ｎ０（あるいは、Ｎ１、Ｍ０、Ｍ１、Ｆ０、Ｆ１）が活性化タイミングより徐々に早くなっていく。これにより、メモリセルＭＣの実読み出し動作時間ＲＴは、ワード線ドライバＷＬＤＲＶから遠いメモリセルＭＣほど短くなる。例えば、図１５のメモリセルＭＣ−Ｆ０、Ｆ１の読み出し動作では、ビット線対ＢＬ−Ｆ１、ＢＬＸ−Ｆ１の電圧差が十分に大きくなる前に、カラム選択信号ＣＯＬ−Ｆ０、Ｆ１は非活性化される（図１５（ａ、ｂ））。これにより、読み出しデータ線ＲＤ、ＲＤＸはビット線対ＢＬ−Ｆ１、ＢＬＸ−Ｆ１から切り離される。さらに、ビット線対ＢＬ−Ｆ１、ＢＬＸ−Ｆ１の電圧差が十分に大きくなる前に、センスアンプイネーブル信号ＳＡＥ−Ｆ０、Ｆ１が高レベルに活性化される（図１５（ｃ、ｄ））。これにより、誤ったデータがセンスアンプＳＡで増幅されると、読み出し不良が発生する。すなわち、読み出し動作マージンは低い。図では、メモリセルＭＣに保持された論理０のデータを読み出す例を示しているが、メモリセルＭＣに保持された論理１を読み出し場合も同様に、読み出し不良が発生する。読み出し動作マージンを向上するためには、クロック信号ＣＬＫの周期を長くして、カラム選択信号ＣＯＬ−Ｆ０等の非活性化タイミングおよびセンスアンプイネーブル信号ＳＡＥ−Ｆ０等の活性化タイミング遅くする必要がある。このとき、半導体メモリの性能および半導体メモリを搭載するシステムの性能は低下する。

なお、図１４および図１５に示した読み出し動作では、メモリセルＭＣ−Ｆ０、Ｆ１からデータが読み出させない例を示している。しかし、読み出し動作不良は、カラム選択信号ＣＯＬ−Ｍ０の活性化からワード線信号ＷＬ−Ｍ０が活性化されるまでの時間Ｔ２が比較的長い図１４に示したメモリセルＭＣ−Ｍ０でも起こりえる。これに対して、上述した図８では、リピータ回路ＲＥＰ２の動作により、時間Ｔ２の時間Ｔ１に対する増加はわずかであり、実読み出し動作時間ＲＴの短縮はわずかである。このため、図８では、メモリセルＭＣ−Ｍ０の読み出し不良は発生しない。換言すれば、メモリセルアレイＡＲＹ内に少なくとも１つのリピータ回路ＲＥＰ２が配置されることで、読み出し動作マージンを向上できる。

以上、この実施形態では、リピータ回路ＲＥＰ２毎にカラム選択信号ＣＯＬ、ライトイネーブル信号ＷＥＮ、イコライズ信号ＥＱＤおよびセンスアンプイネーブル信号ＳＡＥの各々の生成タイミングを、ワード線信号ＷＬの生成タイミングに合わせることができる。この結果、ワード線ＷＬに多数のメモリセルＭＣが接続され、ワード線ＷＬの長さが長いときにも、半導体メモリＭＥＭの書き込み動作マージンおよび読み出し動作マージンを向上できる。これにより、半導体メモリＭＥＭの歩留を向上でき、半導体メモリＭＥＭの性能を向上できる。

図１６は、別の実施形態における半導体メモリＭＥＭのメモリコア１８の例を示している。図４で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図４に示したリピータ回路ＲＥＰ１の代わりにリピータ回路ＲＥＰ４が配置されている。半導体メモリＭＥＭのその他の構成は、図１から図４と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作する。なお、半導体メモリＭＥＭは、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

図１７は、図１６に示したメモリコア１８の要部の例を示している。この例では、図５に示したリピータ回路ＲＥＰ１の代わりにリピータ回路ＲＥＰ４が配置されている。リピータ回路ＲＥＰ４は、リピータ回路ＲＥＰ２に負荷回路ＬＤを追加して形成されている。入力回路ＩＮにおいて、接地線ＶＳＳに接続されたｎＭＯＳトランジスタのゲートは、電源線ＶＤＤに接続されている。残りのｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲートは、ワード線ＷＬに接続されている。

この実施形態では、リピータ回路ＲＥＰ２を、リピータ回路ＲＥＰ４における負荷回路ＬＤを除く回路と同じにすることで、ワード線信号ＷＬとカラム選択信号ＣＯＬのタイミングのずれを少なくできる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線信号ＷＬとカラム選択信号ＣＯＬのタイミングのずれを少なくできるため、図６および図７に示した書き込み動作時間ＷＴを長くでき、書き込み動作マージンを向上できる。同様に、図８および図９に示した読み出し動作時間ＲＴを長くでき、読み出し動作マージンを向上できる。

図１８は、別の実施形態における半導体メモリＭＥＭのメモリコア１８の例を示している。図４で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図４に示したリピータ回路ＲＥＰ１、ＲＥＰ２の代わりにリピータ回路ＲＥＰ５、ＲＥＰ６が配置されている。半導体メモリＭＥＭのその他の構成は、図１から図４と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作する。なお、半導体メモリＭＥＭは、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

図１９は、図１８に示したメモリコア１８の要部の例を示している。この例では、図５に示したリピータ回路ＲＥＰ１、ＲＥＰ２の代わりにリピータ回路ＲＥＰ５、ＲＥＰ６が配置されている。リピータ回路ＲＥＰ５は、ワード線ドライバＷＬＤＲＶと同じ回路であり、ハーフキーパ回路ＨＫを有している。リピータ回路ＲＥＰ５の入力回路ＩＮにおいて、接地線ＶＳＳに接続されたｎＭＯＳトランジスタのゲートは、電源線ＶＤＤに接続されている。残りのｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲートは、ワード線ＷＬに接続されている。

リピータ回路ＲＥＰ６は、リピータ回路ＲＥＰ５から負荷回路ＬＤを削除している。換言すれば、リピータ回路ＲＥＰ６は、図５に示したリピータ回路ＲＥＰ２のインバータの代わりにハーフキーパ回路ＨＫを有している。

書き込み動作および読み出し動作では、例えば、カラムアドレス信号ＣＡに応じて１６本のカラム選択信号ＣＯＬの１つが高レベルに活性化され、残りのカラム選択信号ＣＯＬは低レベル（非活性化状態）に保持される。低レベルに保持されるカラム選択信号ＣＯＬを受けるリピータ回路ＲＥＰ６では、ダミーワード線信号ＤＷＬＰが高レベルに活性化されている間、入力回路ＩＮの出力であるダイナミックノードＤＮは、高レベルのフローティング状態になる。しかし、ハーフキーパ回路ＨＫによって、ダイナミックノードＤＮを高レベルに維持できる。

また、図１７と同様に、リピータ回路ＲＥＰ６を、リピータ回路ＲＥＰ５における負荷回路ＬＤを除く回路と同じにすることで、ワード線信号ＷＬとカラム選択信号ＣＯＬのタイミングのずれを少なくできる。これにより、書き込み動作マージンおよび読み出し動作マージンを向上できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、クロックサイクル時間が長く、ダミーワード線信号ＤＷＬＰが高レベルに活性化されている期間が長いときにも、ダイナミックノードＤＮを高レベルに確実に維持できる。この結果、半導体メモリＭＥＭの誤動作を防止でき、書き込み動作マージンおよび読み出し動作マージンが低下することを防止できる。

図２０は、別の実施形態における半導体メモリＭＥＭのメモリコア１８の例を示している。図４で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図４に示したリピータ回路ＲＥＰ１、ＲＥＰ２の代わりにリピータ回路ＲＥＰ７、ＲＥＰ８が配置されている。半導体メモリＭＥＭのその他の構成は、図１から図４と同じである。すなわち、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作する。なお、半導体メモリＭＥＭは、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

図２１は、図２０に示したメモリコア１８の要部の例を示している。この例では、図５に示したリピータ回路ＲＥＰ１、ＲＥＰ２の代わりにリピータ回路ＲＥＰ７、ＲＥＰ８が配置されている。リピータ回路ＲＥＰ７、ＲＥＰ８は、図１９に示したリピータ回路ＲＥＰ５、ＲＥＰ６のハーフキーパ回路ＨＫの代わりにフルキーパ回路ＦＫを有している。フルキーパ回路ＦＫは、入力と出力が互いに接続された一対のＣＭＯＳインバータを有している。

書き込み動作および読み出し動作では、ダミーワード線信号ＤＷＬＰが低レベルに非活性化される前にカラム選択信号ＣＯＬが低レベルに非活性化される。このとき、入力回路ＩＮの出力であるダイナミックノードＤＮは、低レベルのフローティング状態になる。しかし、フルキーパ回路ＦＫにより、ダイナミックノードＤＮを低レベルに維持できる。フルキーパ回路ＦＫは、入力回路ＩＮの出力であるダイナミックノードＤＮが高レベルのフローティング状態のときも、ハーフキーパ回路ＨＫと同様に、ダイナミックノードＤＮを高レベルに維持できる。

ダミーワード線信号ＤＷＬＰが低レベルに非活性化される前にライトイネーブル信号ＷＥＮが低レベルに非活性化されるときも同様に、ダイナミックノードＤＮを低レベルに維持できる。ダミーワード線信号ＤＷＬＥが低レベルに非活性化される前にイコライズ信号ＥＱＤが低レベルに活性化されるときも同様に、ダイナミックノードＤＮを低レベルに維持できる。さらに、ダミーワード線信号ＤＷＬＳが低レベルに非活性化される前にセンスアンプイネーブル信号ＳＡＥが低レベルに非活性化されるときも同様に、ダイナミックノードＤＮを低レベルに維持できる。

また、図１７と同様に、リピータ回路ＲＥＰ８を、リピータ回路ＲＥＰ７における負荷回路ＬＤを除く回路と同じにすることで、ワード線信号ＷＬとカラム選択信号ＣＯＬのタイミングのずれを少なくできる。これにより、書き込み動作マージンおよび読み出し動作マージンを向上できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、例えば、ダミーワード線信号ＤＷＬＰの非活性化からカラム選択信号ＣＯＬの非活性化までの時間が長いときにも、ダイナミックノードＤＮを低レベルに確実に維持できる。この結果、半導体メモリＭＥＭの誤動作を防止でき、書き込み動作マージンおよび読み出し動作マージンが低下することを防止できる。

図２２は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＣは、ＣＰＵ（コントローラ）、ＲＯＭ、周辺回路Ｉ／Ｏおよび上述した半導体メモリＭＥＭを有している。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作および書き込み動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。

なお、上述した実施形態は、ＳＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、リピータ回路を介して接続されたワード線を有するＤＲＡＭ、強誘電体メモリあるいはフラッシュメモリ等の半導体メモリに適用できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルに接続され、ワード線信号を伝達するワード線と、
前記ワード線の途中に配置され、前記ワード線の高レベル電圧を抑える第１負荷回路を有する少なくとも１つのワードリピータ回路と、
前記ワード線に沿って配置され、第１ダミーワード線信号を伝達する第１ダミーワード線と、
前記第１ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第１負荷回路と同じ構成の第２負荷回路を有する少なくとも１つの第１ダミーリピータ回路と、
前記メモリセルに接続された複数のビット線と、
前記ビット線をデータ線にそれぞれ接続する複数のカラムスイッチと、
前記ワード線に沿って配置され、前記カラムスイッチを動作させるカラム選択信号を伝達するカラム選択線と、
前記カラム選択線の途中に配置され、前記第１ダミーリピータ回路に入力される前記第１ダミーワード線信号に同期して、受けた前記カラム選択信号を出力する少なくとも１つのカラムリピータ回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記第１ダミーリピータ回路および前記カラムリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記カラムリピータ回路は、対応する前記第１ダミーリピータ回路に入力される前記第１ダミーワード線信号に同期して、受けた前記カラム選択信号を出力すること
を特徴とする付記１記載の半導体メモリ。
（付記３）
前記カラムスイッチは、前記ビット線から前記データ線に読み出しデータを伝達するために、前記カラム選択信号が活性化されているときにオンする読み出しスイッチを備えていること
を特徴とする付記１または付記２記載の半導体メモリ。
（付記４）
前記ワード線に沿って配置され、ライトイネーブル信号を伝達するライトイネーブル信号線と、
前記ライトイネーブル信号線の途中に配置され、前記第１ダミーリピータ回路に入力される前記第１ダミーワード線信号に同期して、受けた前記ライトイネーブル信号を出力する少なくとも１つのライトリピータ回路と
を備え、
前記カラムスイッチは、前記データ線から前記ビット線に書き込みデータを伝達するために、前記カラム選択信号および前記ライトイネーブル信号がともに活性化されているときにオンする書き込みスイッチを備えていること
を特徴とする付記３記載の半導体メモリ。
（付記５）
前記ワードリピータ回路および前記第１ダミーリピータ回路は、前記カラムリピータ回路と同じ回路に前記第１負荷回路と同じ構成の第３負荷回路を追加して形成されていること
を特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記６）
前記カラムリピータ回路は、
活性化レベルの前記第１ダミーワード線信号および非活性化レベルの前記カラム選択信号を受けたときに、出力をフローティング状態に設定する入力回路と、
前記入力回路の出力が高レベルからフローティング状態に変化するときに、前記入力回路の出力を高レベルに保持するハーフキーパ回路と
を備えていることを特徴とする付記５記載の半導体メモリ。
（付記７）
前記カラムリピータ回路は、
活性化レベルの前記第１ダミーワード線信号および非活性化レベルの前記カラム選択信号を受けたときに、出力をフローティング状態に設定する入力回路と、
前記入力回路の出力がフローティング状態に変化するときに、前記入力回路の出力を直前のレベルに保持するフルキーパ回路と
を備えていることを特徴とする付記５記載の半導体メモリ。
（付記８）
前記ワード線に沿って配置され、第２ダミーワード線信号を伝達する第２ダミーワード線と、
前記第２ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第１負荷回路と同じ構成の第３負荷回路を有する少なくとも１つの第２ダミーリピータ回路と、
前記データ線にそれぞれ接続された複数のセンスアンプと、
前記ワード線に沿って配置され、前記センスアンプを動作させるセンスアンプイネーブル信号を伝達するセンスアンプイネーブル信号線と、
前記センスアンプイネーブル信号線の途中に配置され、前記第２ダミーリピータ回路に入力される前記第２ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力する少なくとも１つのセンスリピータ回路と
を備えていることを特徴とする付記１ないし付記７のいずれか１項記載の半導体メモリ。
（付記９）
前記第２ダミーリピータ回路および前記センスリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記センスリピータ回路は、対応する前記第２ダミーリピータ回路に入力される前記第２ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力すること
を特徴とする付記８記載の半導体メモリ。
（付記１０）
前記ワード線に沿って配置され、第３ダミーワード線信号を伝達する第３ダミーワード線と、
前記第３ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第１負荷回路と同じ構成の第４負荷回路を有する少なくとも１つの第３ダミーリピータ回路と、
前記データ線にそれぞれ接続された複数のデータプリチャージ回路と、
前記ワード線に沿って配置され、前記データプリチャージ回路を動作させるプリチャージ信号を伝達するプリチャージ信号線と、
前記プリチャージ信号線の途中に配置され、前記第３ダミーリピータ回路に入力される前記第３ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力する少なくとも１つのプリチャージリピータ回路と
を備えていることを特徴とする付記１ないし付記９のいずれか１項記載の半導体メモリ。
（付記１１）
前記第３ダミーリピータ回路および前記プリチャージリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記プリチャージリピータ回路は、対応する前記第３ダミーリピータ回路に入力される前記第３ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力すること
を特徴とする付記１０記載の半導体メモリ。
（付記１２）
前記ビット線にそれぞれ接続され、前記カラムリピータ回路から出力されるカラム選択信号に応じて動作する複数のビットプリチャージ回路を
を備えていることを特徴とする付記１ないし付記１１のいずれか１項記載の半導体メモリ。
（付記１３）
前記負荷回路は、前記ワード線と接地線の間に配置され、ゲートが前記ワード線に接続されたｎＭＯＳトランジスタであること
を特徴とする付記１ないし付記１２のいずれか１項記載の半導体メモリ。
（付記１４）
付記１ないし付記１３のいずれか１項記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備えていることを特徴とするシステム。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥コマンドデコーダ；１２‥コア制御回路；１４‥アドレス入力回路；１６‥データ入出力回路；１８‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬ、ＢＬＸ‥ビット線；ＣＤＥＣ‥カラムデコーダ；ＣＯＬ‥カラム選択線；ＣＳＷ‥カラムスイッチ；ＤＭＣ‥ダミーメモリセル；ＤＷＬＰ、ＤＷＬＥ、ＤＷＬＳ‥ダミーワード線；ＥＱＤ‥イコライズ信号線；ＦＫ‥フルキーパ回路；ＨＫ‥ハーフキーパー；ＩＮ‥入力回路；ＬＤ‥負荷回路；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＤ、ＲＤＸ‥読み出しデータ線；ＲＤＥＣ‥ロウデコーダ；ＲＥＰ１−８‥リピータ回路；ＲＳ１、ＲＳ２‥読み出しスイッチ；ＳＡ‥センスアンプ；ＳＡＥ‥センスアンプイネーブル信号線；ＷＡ‥ライトアンプ；ＷＤ‥書き込みデータ線；ＷＤＲＶ‥ワード線ドライバ；ＷＥＮ‥ライトイネーブル信号線；ＷＬ‥ワード線；ＷＳ１、ＷＳ２‥書き込みスイッチ

Claims (11)

1. 複数のメモリセルに接続され、ワード線信号を伝達するワード線と、
   前記ワード線の途中に配置され、前記ワード線の高レベル電圧を抑える第１負荷回路を有する少なくとも１つのワードリピータ回路と、
   前記ワード線に沿って配置され、第１ダミーワード線信号を伝達する第１ダミーワード線と、
   前記第１ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第１負荷回路と同じ構成の第２負荷回路を有する少なくとも１つの第１ダミーリピータ回路と、
   前記メモリセルに接続された複数のビット線と、
   前記ビット線をデータ線にそれぞれ接続する複数のカラムスイッチと、
   前記ワード線に沿って配置され、前記カラムスイッチを動作させるカラム選択信号を伝達するカラム選択線と、
   前記カラム選択線の途中に配置され、前記第１ダミーリピータ回路に入力される前記第１ダミーワード線信号に同期して、受けた前記カラム選択信号を出力する少なくとも１つのカラムリピータ回路と
   を備えていることを特徴とする半導体メモリ。
2. 前記第１ダミーリピータ回路および前記カラムリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
   前記カラムリピータ回路は、対応する前記第１ダミーリピータ回路に入力される前記第１ダミーワード線信号に同期して、受けた前記カラム選択信号を出力すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記カラムスイッチは、前記ビット線から前記データ線に読み出しデータを伝達するために、前記カラム選択信号が活性化されているときにオンする読み出しスイッチを備えていること
   を特徴とする請求項１または請求項２記載の半導体メモリ。
4. 前記ワード線に沿って配置され、ライトイネーブル信号を伝達するライトイネーブル信号線と、
   前記ライトイネーブル信号線の途中に配置され、前記第１ダミーリピータ回路に入力される前記第１ダミーワード線信号に同期して、受けた前記ライトイネーブル信号を出力する少なくとも１つのライトリピータ回路と
   を備え、
   前記カラムスイッチは、前記データ線から前記ビット線に書き込みデータを伝達するために、前記カラム選択信号および前記ライトイネーブル信号がともに活性化されているときにオンする書き込みスイッチを備えていること
   を特徴とする請求項３記載の半導体メモリ。
5. 前記ワードリピータ回路および前記第１ダミーリピータ回路は、前記カラムリピータ回路と同じ回路に前記第１負荷回路と同じ構成の第３負荷回路を追加して形成されていること
   を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
6. 前記ワード線に沿って配置され、第２ダミーワード線信号を伝達する第２ダミーワード線と、
   前記第２ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第１負荷回路と同じ構成の第３負荷回路を有する少なくとも１つの第２ダミーリピータ回路と、
   前記データ線にそれぞれ接続された複数のセンスアンプと、
   前記ワード線に沿って配置され、前記センスアンプを動作させるセンスアンプイネーブル信号を伝達するセンスアンプイネーブル信号線と、
   前記センスアンプイネーブル信号線の途中に配置され、前記第２ダミーリピータ回路に入力される前記第２ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力する少なくとも１つのセンスリピータ回路と
   を備えていることを特徴とする請求項１ないし請求項５のいずれか１項記載の半導体メモリ。
7. 前記第２ダミーリピータ回路および前記センスリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
   前記センスリピータ回路は、対応する前記第２ダミーリピータ回路に入力される前記第２ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力すること
   を特徴とする請求項６記載の半導体メモリ。
8. 前記ワード線に沿って配置され、第３ダミーワード線信号を伝達する第３ダミーワード線と、
   前記第３ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第１負荷回路と同じ構成の第４負荷回路を有する少なくとも１つの第３ダミーリピータ回路と、
   前記データ線にそれぞれ接続された複数のデータプリチャージ回路と、
   前記ワード線に沿って配置され、前記データプリチャージ回路を動作させるプリチャージ信号を伝達するプリチャージ信号線と、
   前記プリチャージ信号線の途中に配置され、前記第３ダミーリピータ回路に入力される前記第３ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力する少なくとも１つのプリチャージリピータ回路と
   を備えていることを特徴とする請求項１ないし請求項７のいずれか１項記載の半導体メモリ。
9. 前記第３ダミーリピータ回路および前記プリチャージリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
   前記プリチャージリピータ回路は、対応する前記第３ダミーリピータ回路に入力される前記第３ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力すること
   を特徴とする請求項８記載の半導体メモリ。
10. 前記負荷回路は、前記ワード線と接地線の間に配置され、ゲートが前記ワード線に接続されたｎＭＯＳトランジスタであること
    を特徴とする請求項１ないし請求項９のいずれか１項記載の半導体メモリ。
11. 請求項１ないし請求項１０のいずれか１項記載の半導体メモリと、
    前記半導体メモリをアクセスするコントローラと
    を備えていることを特徴とするシステム。

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