JP5255246B2 - チップスケールパッケージ、ｃｍｏｓイメージスケールパッケージおよびｃｍｏｓイメージスケールパッケージの製造方法 - Google Patents

Description

本発明は、電子装置のチップスケールパッケージに関し、特に、ＣＭＯＳイメージセンサのチップスケールパッケージ（ＣＩＳ−ＣＳＰｓ）の絶縁構造とその製造方法に関する。

ＣＭＯＳイメージセンサ装置は、デジタルスチルカメラ（ＤＳＣ）等、幅広く様々なアプリケーションに用いられる。これらの装置はアクティブ画素のアレイやイメージセンサセル、フォトダイオード素子等を利用し、電磁波放射線を受信して、イメージをデジタルデータのストリームに転換する。

チップスケールパッケージ（ＣＳＰｓ）は、例えば、パッケージ基板、モジュール基板、或いは、プリント回路板等、支持基板上へのフリップチップボンディングに設計される。フリップチップボンディングの時、バンプ、ピン、或いは、その他のパッケージ上のコンタクト端子が支持基板上のコンタクトに接合される。接合後のコンタクト端子は、パッケージと支持基板間の物理接続、及び、電気的接続を提供する。

特許文献１は、チップスケールイメージセンサ半導体パッケージ、パッケージの製造方法とパッケージを含むシステムを開示する。しかし、ワイヤボンド、或いは、テープリードによる基板ボンディングコンタクトとダイボンディングコンタクト間のボンディング接続の形成は複雑である。

ボンディング接続の問題を改善するため、シェルケース半導体装置のチップスケール技術が開発された。例えば、特許文献２では、半導体チップスケールパッケージ技術が開示され、基板ボンディングコンタクトとダイボンディングコンタクト間にＴ字接続配線が提供される。Ｔ字型接続配線はパッシベーション層により保護される。ウェハアセンブリが複数の分離した集積回路装置パッケージにダイシングされることにより単一化された後、Ｔ字型接続配線端は露出し、その結果、腐蝕や剥離の損傷を起こしやすくなる。よって、集積回路装置パッケージは、例えば、高温／高湿度試験等の信頼性試験をパスできない。

図１、及び、図２は、公知のチップスケールパッケージウェハアセンブリのダイシング工程を示す。図１を参照すると、透明基板１０はチップスケールパッケージの支持構造であり、ダイ回路を装着するＣＭＯＳイメージセンサダイ２０からなる。ＣＭＯＳイメージセンサダイ２０は、マイクロレンズアレイ２２を有するセンサからなり、像平面となる。パッシベーション層２４はマイクロレンズアレイ２２上に設置される。スペーサ１５は、基板１０とＣＭＯＳイメージセンサダイ２０間にキャビティ１８を定義する。封止材料３０は基板上に形成されて、ＣＭＯＳイメージセンサダイ２０を封止する。Ｔ字型接続配線４０はダイ回路からパッケージの複数のコンタクト端子７０に延伸する。Ｔ字型接続配線４０はパッシベーション層６０により保護される。

図２を参照すると、得られたウェハスケールアセンブリ１が切断されて、複数のパッケージされた集積回路装置１Ａと１Ｂを形成されている。その後、Ｔ字型接続配線の一端が露出され、腐蝕や剥離の損傷を起こりやすくなる。この露出したＴ字型接続配線は、水分浸透により、腐蝕や剥離の問題に遭遇する。その結果、集積回路装置のパッケージは、例えば、高温／高湿度試験等の信頼性試験をパスできない。
そのため、露出した接続配線を水分浸透ダメージから守ることができる隔離設計が長い間模索されてきた。

米国特許第６９１７０９０号明細書 米国特許出願公開第２００１／００１８２３６号明細書

上述の問題を解決するため、本発明は、露出した接続配線を、水分浸透による腐蝕や剥離から保護する半導体装置のチップスケールパッケージの分離構造を提供することを目的とする。

上述の目的を達成するため、本発明は、電子装置のチップスケールパッケージを提供し、チップスケールパッケージの支持構造となり、第一切断端面と該第一切断端面と段差を設けて形成されている第二切断端面とを有する基板と、前記基板上に装着されるダイ回路を有する半導体ダイと、前記基板上で、半導体ダイを封止する封止材料と、前記ダイ回路から、前記封止材料上のチップスケールパッケージの複数のコンタクト端子に延伸し、第一切断端面と同一平面上の第三切断端面を有する接続配線と、前記第一切断端面と前記接続配線の前記第三切断端面とを被覆する、絶縁体からなる分離構造部とからなり、前記分離構造部は前記第二切断端面と同一平面であって、前記第二切断端面から連続して前記第三切断端面よりも高い位置まで形成されている平面を有する特徴を有する。

本発明は、更に、ＣＭＯＳイメージセンサのチップスケールパッケージを提供し、パッケージの支承構造となり、第一切断端面と該第一切断端面と段差を設けて形成されている第二切断端面とを有する基板と、前記基板上に装着されるダイ回路を有する半導体ダイと、前記基板上で、半導体ダイを封止する封止材料と、前記ダイ回路から、前記封止材料上のチップスケールパッケージの複数のコンタクト端子に延伸し、第一切断端面と同一平面上の第三切断端面を有する接続配線と、前記第一切断端面と前記接続配線の前記第三切断端面とを被覆する、絶縁体からなる分離構造部とからなり、前記分離構造部は前記第二切断端面と同一平面であって、前記第二切断端面から連続して前記第三切断端面よりも高い位置まで形成されている平面を有する特徴を有する。

本発明は、更に、ＣＭＯＳイメージセンサのチップスケールパッケージ製造方法を提供する。まず、二つの近接するＣＭＯＳイメージセンサダイを有する透明基板が提供される。そして、封止材料により、前記した各ＣＭＯＳイメージセンサダイが封止され、接続配線は、両ＣＭＯＳイメージセンサダイ間に延伸し、各パッケージに対応して、封止材料上のパッケージの複数のコンタクト端子に接続される。前記した透明基板は第一幅により所定の深さに切断されて溝部を形成し、その結果、各ＣＭＯＳイメージセンサダイに対応する接続配線の一部が露出する。絶縁体はこの溝部にフル充填されて露出した接続配線を保護するのに用いられる。透明基板は前記第一幅より小さい第二幅により切断されてＣＭＯＳイメージセンサパッケージを分離する。

本発明により、露出した接続配線を、水分浸透による腐蝕や剥離から保護する半導体装置のチップスケールパッケージの絶縁構造が提供される。

図３乃至図６は、本発明のＣＭＯＳイメージセンサチップスケールパッケージの製造工程を示す端面図である。図３で示されるように、ウェハスケールアセンブリ１００は、二つの近接したチップスケールパッケージ１００Ａと１００Ｂからなる。ウェハスケールアセンブリ１００の支持構造となる透明基板１１０が提供される。透明基板１１０は好ましくはレンズ品質のガラスか石英である。ダイ回路が装着された半導体ダイが透明基板上に搭載されている。例えば、ＣＭＯＳイメージセンサ装置ダイ１２０はフリップチップの方式で透明基板１１０上に接着される。ＣＭＯＳイメージセンサ装置ダイ１２０は、マイクロレンズアレイ１２２を有するセンサ領域を有し、像平面となる。パッシベーション層１２４はマイクロレンズアレイ１２２上に形成される。基板１１０とＣＭＯＳイメージセンサ装置ダイ１２０間のキャビティ１１８は、スペーサ１１５、例えば、空洞壁やダム構造により区画される。エポキシ樹脂等の封止材料１３０が基板上に形成され、ＣＭＯＳイメージセンサ装置ダイ１２０を封止する。光学構造体１３５、例えば、ガラスが封止材料１３０上に設置されてパッケージを強化する。Ｔ字型接続配線１４０は、ダイ回路から、封止材料上のパッケージの複数のコンタクト端子に延伸している。Ｔ字型接続配線１４０は基板上のボンディングコンタクト部（図示しない）とダイボンディングコンタクト１２５を接続する。バッファ層１５０はＴ字型接続配線１４０上に設置される。Ｔ字型接続配線１４０は第一パッシベーション層１６０により被覆される。Ｔ字型接続配線１４０はダイコンタクト１２５に接着される水平部と、チップスケールパッケージのコンタクト端子に接着する傾斜部分を有する。この他、ウェハスケールアセンブリ１００を完成させるのに必要な別の工程を含むが、本発明を理解するための本質的な特徴ではないので説明を省略する。

本具体例はＣＭＯＳイメージセンサのチップスケールパッケージを例としているが、本発明の特徴は、集積回路、光電子デバイス、電気機械装置、弾性表面波装置等を含むその他の電子装置のチップスケールパッケージに適用することもできる。

ボールグリッドアレイ１７０がチップスケールパッケージ１００Ａ、１００Ｂのコンタクト端子上に形成される。例えば、ソルダーマスク層（図示しない）がチップスケールパッケージ１００Ａ、１００Ｂ上に形成され、所定のコンタクト端子領域を露出する。続いて、ソルダーボールのアレイは露出したコンタクト端子領域上に形成される。

図４を参照すると、ウェハスケールアセンブリ１００が切断線に沿って所定の深さｄまで切断され、透明基板１１０中に溝部１０５を形成して、両ＣＭＯＳイメージセンサダイ１２０が分離され、接続配線１４０を露出させる表面１０５ａが形成されている。ウェハスケールアセンブリ１００は第一幅ｗ１を有するダイシングソーによって切断される。よって、溝部１０５の深さｄは、好ましくは、約２０μｍ〜５０μｍの間である。溝部１０５の第一幅ｗ１は、好ましくは、約１００μｍ〜１５０μｍの間である。

図５を参照すると、絶縁体１８０が溝部１０５に充填され、露出した接続配線が保護されている。絶縁体１８０は化学気相蒸着（ＣＶＤ）、物理気相蒸着（ＰＶＤ）、スパッタリング、印刷、インクジェット印刷、塗布、浸漬、或いは、スピンコーティングにより形成される。絶縁体１８０は有機、或いは、無機材料からなり、好ましくは、エポキシ、ポリイミド、樹脂、酸化ケイ素、酸化金属、或いは、窒化ケイ素である。

図６を参照すると、ウェハスケールアセンブリ１００が、その後、切断線に沿って切断されて、ＣＭＯＳイメージセンサパッケージ１００Ａと１００Ｂに分断されている。ウェハスケールアセンブリ１００は第二幅ｗ２を有するダイシングソーにより切断される。ダイシングソーの第二幅ｗ２は好ましくは１００μｍ以下である。図示しないその他の工程により、ＣＭＯＳイメージセンサチップスケールパッケージが完成する。

このように、本発明の具体例により、パッケージの支持構造となる透明基板１１０からなるＣＭＯＳイメージセンサチップスケールパッケージが形成される。透明基板は第一切断端面１０５ａと第二切断端面１０５ｂを有する。ダイ回路を有するＣＭＯＳイメージセンサダイ１２０が透明基板１１０に取り付けられる。封止材料１３０が基板上に設置されて、ＣＭＯＳイメージセンサダイ１２０を封止する。接続配線１４０は、ダイ回路から、封止材料上のパッケージの複数のコンタクト端子に延伸し、ダイボンディングコンタクト１２５に接着される水平部と、チップスケールパッケージのコンタクト端子に連接する傾斜部分を有する。接続配線１４０は終端となり、第一切断端面１０５ａにより露出される。絶縁体１８０は、第一切断端面１０５ａ上に設けられ、露出した接続配線１４０を被覆し、第二切断端面１０５ｂと同一平面を形成する。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

チップスケールパッケージウェハアセンブリをダイシングする公知の製造工程を示す端面図である。 チップスケールパッケージウェハアセンブリをダイシングする公知の製造工程を示す端面図である。 本発明のＣＭＯＳイメージセンサチップスケールパッケージの製造工程を示す端面図である。 本発明のＣＭＯＳイメージセンサチップスケールパッケージの製造工程を示す端面図である。 本発明のＣＭＯＳイメージセンサチップスケールパッケージの製造工程を示す端面図である。 本発明のＣＭＯＳイメージセンサチップスケールパッケージの製造工程を示す端面図である。

符号の説明

１ ウェハスケールアセンブリ
１Ａ、１Ｂ 相隣するチップスケールパッケージ
１０ 透明基板
１５ スペーサ
１８ キャビティ
２０ ＣＭＯＳイメージセンサダイ
２２ マイクロレンズアレイ
２４ パッシベーション層
３０ 封止材料
３５ 光学構造
４０ Ｔ字型接続配線
６０ パッシベーション層
５０ バッファ層
７０ ボールグリッドアレイ
１００ チップスケールアセンブリ
１００Ａ、１００Ｂ 相隣するチップスケールパッケージ
１０５ 溝部
１０５ａ 第一切断端面
１０５ｂ 第二切断端面
１１０ 透明基板
１１５ スペーサ
１１８ キャビティ
１２０ ＣＭＯＳイメージセンサ装置ダイ
１２２ マイクロレンズアレイ
１２４ パッシベーション層
１３０ 封止材料
１３５ 光学構造体
１４０ Ｔ字型接続配線
１２５ ダイボンディングコンタクト
１５０ バッファ層
１６０ 第一パッシベーション層
１７０ ボールグリッドアレイ
１８０ 絶縁体
ｄ 第一深さ
ｗ１ 第一幅
ｗ２ 第二幅

Claims (20)

1. 電子装置のチップスケールパッケージであって、
   チップスケールパッケージの支持部となり、第一切断端面と該第一切断端面と段差を設けて形成されている第二切断端面とを有する基板と、
   前記基板上に装着されるダイ回路を有する半導体ダイと、
   前記基板上で、前記半導体ダイを封止する封止材料と、
   前記ダイ回路から、前記封止材料上の前記チップスケールパッケージの複数のコンタクト端子に延伸し、前記第一切断端面と同一平面上の第三切断端面を有する接続配線と、
   前記第一切断端面と前記接続配線の前記第三切断端面とを被覆する、絶縁体からなる分離構造部とからなり、
   前記分離構造部は前記第二切断端面と同一平面であって、前記第二切断端面から連続して前記第三切断端面よりも高い位置まで形成されている平面を有することを特徴とする電子装置のチップスケールパッケージ。
2. 前記基板は透明で、レンズ品質のガラス、或いは、石英からなることを特徴とする請求項１に記載の電子装置のチップスケールパッケージ。
3. 前記半導体ダイは、集積回路、光電子デバイス、電気機械装置、弾性表面波装置からなることを特徴とする請求項１に記載の電子装置のチップスケールパッケージ。
4. 前記半導体ダイはＣＭＯＳイメージセンサ装置からなることを特徴とする請求項１に記載の電子装置のチップスケールパッケージ。
5. 前記半導体ダイは前記接続配線に接着する複数のダイコンタクト部からなることを特徴とする請求項１に記載の電子装置のチップスケールパッケージ。
6. 前記接続配線は、前記ダイコンタクト部に接着される水平部と、前記チップスケールパッケージの前記コンタクト端子に接着する傾斜部分を有することを特徴とする請求項５に記載の電子装置のチップスケールパッケージ。
7. 前記絶縁体は、エポキシ、ポリイミド、樹脂、酸化ケイ素、酸化金属、或いは、窒化ケイ素からなることを特徴とする請求項１に記載の電子装置のチップスケールパッケージ。
8. ＣＭＯＳイメージセンサチップスケールパッケージであって、
   パッケージの支承構造となり、第一切断端面と該第一切断端面と段差を設けて形成されている第二切断端面とを有する透明基板と、
   前記透明基板上に装着されるダイ回路を有するＣＭＯＳイメージセンサダイと、
   前記基板上で、前記ＣＭＯＳイメージセンサダイを封止する封止材料と、
   前記ダイ回路から、前記封止材料上の前記パッケージの複数のコンタクト端子に延伸し、前記第一切断端面と同一平面上の第三切断端面を有する接続配線と、
   前記第一切断端面と前記接続配線の前記第三切断端面とを被覆する、絶縁体からなる分離構造部とからなり、
   前記分離構造部は前記第二切断端面と同一平面であって、前記第二切断端面から連続して前記第三切断端面よりも高い位置まで形成されている平面を有することを特徴とするＣＭＯＳイメージセンサチップスケールパッケージ。
9. 前記透明基板は透明で、レンズ品質のガラス、或いは、石英からなることを特徴とする請求項８に記載のＣＭＯＳイメージセンサチップスケールパッケージ。
10. 前記ＣＭＯＳイメージセンサチップダイは、前記接続配線に接着する複数のダイコンタクト部からなることを特徴とする請求項８に記載のＣＭＯＳイメージセンサチップスケールパッケージ。
11. 前記接続配線は、前記ダイコンタクト部に接着される水平部と、前記チップスケールパッケージの前記コンタクト端子に接着する傾斜部分を有することを特徴とする請求項１０に記載のＣＭＯＳイメージセンサチップスケールパッケージ。
12. 前記絶縁体は、エポキシ、ポリイミド、樹脂、酸化ケイ素、酸化金属、或いは、窒化ケイ素からなることを特徴とする請求項８に記載のＣＭＯＳイメージセンサチップスケールパッケージ。
13. ＣＭＯＳイメージセンサチップスケールパッケージの製造方法であって、
    二つの近接するＣＭＯＳイメージセンサダイを有する透明基板を提供し、封止材料により各ＣＭＯＳイメージセンサダイを封止し、前記二つの近接するＣＭＯＳイメージセンサダイ間に延伸する接続配線を、前記封止材料上の前記パッケージの複数のコンタクト端子に接続する工程と、
    前記透明基板を、第一幅により所定の深さまで切断して溝部を形成し、各ＣＭＯＳイメージセンサダイに対応する前記接続配線の端面を露出する工程と、
    絶縁体を前記溝部にフル充填して、前記接続配線の露出した端面を被覆する工程と、
    前記透明基板を前記第一幅よりも小さい第二幅により切断してＣＭＯＳイメージセンサパッケージを分離する工程と、
    からなることを特徴とするＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
14. 前記所定の深さは２０μｍ〜５０μｍの間であることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
15. 前記端面を露出する工程は、前記第一幅を有するダイシングソーにより実行されることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
16. 前記第一幅は、１００μｍ〜１５０μｍの間であることを特徴とする請求項１５に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
17. 前記絶縁体を前記溝部に充填する工程は、スパッタリング、印刷、塗布、または、スピンコーティングによりなされることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
18. 前記絶縁体は、エポキシ、ポリイミド、樹脂、酸化ケイ素、酸化金属、または、窒化ケイ素からなることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
19. 前記ＣＭＯＳイメージセンサパッケージを分離する工程は、前記第二幅を有するダイシングソーにより実行されることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。
20. 前記第二幅は１００μｍ以下であることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサチップスケールパッケージの製造方法。

Images