JP5337407B2 - 薄膜トランジスタ装置 - Google Patents

Description

本発明は、薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと称する）装置およびその製造方法に関するものである。

従来技術として、有機半導体層を用いたＴＦＴの例があり、例えば特開2007-088001号公報に示されている（特許文献１）。この例では、ＴＦＴの製造に塗布滴下印刷技術を用いており、それを応用したアクティブマトリクス型画像表示装置を形成することができる。

又、第２の例として、陽極酸化膜を用いた有機半導体層の例があり、例えば特開2004-152959号公報に示されている（特許文献２）。この例でも、フレキシブル基板上での有機ＴＦＴのアレイや、それを応用した画像表示装置を形成することができる。

特開2007-088001号公報 特開2004-152959号公報

これからの技術として、薄型軽量性、耐衝撃性、可搬性、収納性などに優れた表示装置や認証機能付きカード、曲面に実装する画像表示装置や集積回路付電子ラベル、湾曲させて利用する装着型マトリクスセンサなど、いわゆるフレキシブルな電子機器装置の実現が期待されている。これらの機器は、数ｃｍ角から数１０ｃｍ角以上の比較的大きな面積を有する機器であり、あるいは従来、印刷で製造していたカードやラベルに、付加して使用する機器であるため、単位面積当たりの製造コストを低減することが必要となる。

これらの機器を実現するためのトランジスタ基板技術として、上記第1の例である有機ＴＦＴがあるが、これら有機ＴＦＴは塗布滴下印刷技術やマスク蒸着技術で形成されている。しかし、これらの技術は従来のホトリソグラフィ技術に比べ、加工精度や位置合わせ精度が劣る。従って、こうした技術では、フレキシブル基板上で製造コストを低減した製造方法では、微細加工や高性能化や低消費電力化や高機能化が困難である。

又、上記第２の例である有機ＴＦＴでは、製造に真空技術やホトリソグラフィ技術が用いられているが、製造工程の簡略化や製造コストの低減が困難である。

本発明の骨子を挙げれば、次の通りである。
ＴＦＴの構造として、ＴＦＴ用の透光性基板を基準として、ゲート電極が半導体層より下にあるボトムゲート構造と、ゲート電極が半導体層より上にあるトップゲート構造がある。いずれの構造でも、第1層目の電極（即ち、ゲート電極或いはソース／ドレイン電極）の形成以外の導体層は、塗布または滴下または印刷技術でパターニングを行う。この時、ＴＦＴ用基板の裏面からの露光を利用して、ソース／ドレイン電極の位置合わせをゲート電極に整合させるか、ゲート電極の位置合わせをソース／ドレイン電極に整合させる、いわゆる、自己整合技術によりＴＦＴを形成する。

そして、本願発明では、ゲート電極或いはソース／ドレイン電極の、ＴＦＴ用基板面への投影像に関して次のような形状を取る。尚、以下、本願明細書において、ゲート電極或いはソース／ドレイン電極、及びこれらと同じ工程で形成される電極用導体層（いわゆるダミー電極）などの配置の関係は、特段のことわりのない限り、各電極及び各ダミー電極のＴＦＴ用基板面への投影像での関係、即ち、平面図での関係を意味している。

尚、本願発明は、ＴＦＴにおける、ゲート電極及びソース／ドレイン電極の基板面への投影像に関する、配置及び平面形状の相互関係に関するものであり、より詳しくは、ゲート電極及びソース／ドレイン電極、及びゲート電極及びソース／ドレイン電極と同じ工程で形成される各電極用の導体層の配置及び平面形状の相互関係に関するものである。その導体層が、具体的な電極の役割を担わない場合でも、各導体層形状をいかにし、且ついかに配置するかによって、ＴＦＴのゲート電極及びソース／ドレイン電極をいかに稠密に配置するかに資することが出来る。この意味において、ゲート電極及びソース／ドレイン電極の各用語は、特段のことわりのない限り、ダミーゲート電極及びダミーソース／ドレイン電極をも含めた各電極用の導体層の意味として使用する。ゲート電極及びソース／ドレイン電極或いは、ダミーゲート電極及びダミーソース／ドレイン電極の役割は、本発明の発明思想に基づきつつ、設計にゆだねられることは言うまでもない。

又、ソース／ドレイン電極の用語は、ソース用或いはドレイン用の電極との意味である。どちらの役割を演ずるかは、ＴＦＴが動作を行う回路によってその呼称が求められるものである。物理的な構成としては、両者が相互互換の関係にあるので、本願明細書において、ソース／ドレイン電極と称することとする。

ボトムゲート構造のＴＦＴにこの自己整合技術を用いた場合は、ソース／ドレイン電極の配置を、ゲート電極の平面形状を露光用の遮光マスクとして用いることにより形成し、分離することによって行う。この時、（１）ＴＦＴアレイのようにＴＦＴがマトリクス上に並ぶ場合は、ソース／ドレイン電極の配置がゲート電極に囲まれる配置を取る。（２）論理ゲートのような回路で、ＴＦＴが一方向に並ぶ場合は、ソース／ドレイン電極の配置より、分離するためのゲート電極の一部が突き出す形態となす。ボトムゲート構造のＴＦＴに対して、ゲート電極及びソース／ドレイン電極を、このような配置となすことが、本願発明の第１の主要形態である。

トップゲート構造のＴＦＴに、この自己整合技術を用いた場合は、ゲート電極の配置を、ソース／ドレイン電極の平面形状を露光用の遮光マスクとして用いることにより形成し、分離することによって行う。この時、（１）ＴＦＴアレイのようにＴＦＴがマトリクス上に並ぶ場合は、ＴＦＴのゲート電極もしくはソース／ドレイン電極の配置が、ソース／ドレイン電極に囲まれる配置となす。（２）論理ゲートのような回路で、ＴＦＴが一方向に並ぶ場合は、ゲート電極の配置により、分離するためのソース／ドレイン電極の一部が突き出す形態となす。トップゲート構造のＴＦＴに対して、ゲート電極及びソース／ドレイン電極を、このような配置となすことが、本願発明の第２の主要形態である。

更に、この自己整合技術とＴＦＴ電極配置技術を用いて、隣接する第1と第２のＴＦＴの、ソース／ドレイン電極の配置間隔、もしくはゲート電極の配置間隔が、塗布法もしくは滴下法もしくは印刷法の加工精度および位置合せ精度で決定される配置間隔よりも、接近させた薄膜トランジスタ装置を提供することが出来る。

この薄膜トランジスタ装置の製造方法の要旨は、次の通りである。
（１）ボトムゲート構造の場合は、先ず、ＴＦＴ用の透光性基板上に、ゲート電極をパターニングし、この上部に、ゲート絶縁膜を形成する。その後の工程、二つの方法が考えられる。即ち、一つ目は、ゲート電極を遮光マスクに利用しながら、透明基板の裏面から露光することにより、ソース／ドレイン電極の位置を、ゲート電極に対して整合させてパターニングし、その後、半導体層を形成する方法である。又は、二つ目は、ゲート絶縁膜の形成後、半導体層を形成した後、ゲート電極を遮光マスクに利用しながら、透明基板の裏面から露光することにより、ソース／ドレイン電極の位置を、ゲート電極に対して整合させてパターニングする方法である。

要点は、上記いずれの方法にせよ、この裏面露光をする時に、複数のＴＦＴのソース／ドレイン電極の配置の間に、遮光マスクとなるゲート電極を配置し、このゲート電極が、ソース／ドレイン電極を囲むか、あるいはソース／ドレイン電極からゲート電極が、一部分突き出した配置とすることを、電極配置の特徴とする。更に、前記の各電極配置、即ち、ゲート電極が、ソース／ドレイン電極を囲む配置や、ソース／ドレイン電極からゲート電極が、一部分突き出した配置などを合わせ用いたパターンを構成することも、勿論可能である。
（２）トップゲート構造の場合は、先ず、ＴＦＴ用の透光性基板上に、ソース／ドレイン電極をパターニングしてから半導体層を形成するか、半導体層を形成してからソース／ドレイン電極をパターニングする。この段階で、やはり、二つの方法が考えられるが、詳細は後述される。

その後、ゲート絶縁膜を形成し、ソース／ドレイン電極を遮光マスクに利用しながら、透明基板の裏面から露光することにより、ゲート電極の位置を、ソース／ドレイン電極に対して整合させてパターニングする。

要点は、上記いずれの方法にせよ、この裏面露光をする時に、複数のＴＦＴのゲート電極配置の間に、遮光マスクとなるソース／ドレイン電極を配置し、ソース／ドレイン電極が、ゲート電極もしくはソース／ドレイン電極を囲むか、あるいはゲート電極からソース／ドレイン電極が、一部分突き出した配置とすることを、電極配置の特徴とする。更に、前記の各電極配置、即ち、ソース／ドレイン電極が、ゲート電極もしくはソース／ドレイン電極を囲む配置や、ゲート電極からソース／ドレイン電極が、一部分突き出した配置などを合わせ用いたパターンを構成することも、勿論可能である。

本願発明のよれば、塗布印刷の方法を用い且つ複数配置されたＴＦＴにおける、ゲート電極とソース／ドレイン電極の位置関係を整合させつつ、装置全体での各電極の配置を極めて稠密となすことが出来る。

（実施例１）
第１の実施例は、ボトムゲート構造のＴＦＴを、自己整合技術で形成する例である。本例では、ゲート電極を微細加工し、ソース／ドレイン電極をゲート電極のない領域にパターニングするので、塗布または滴下または印刷製法で制限される加工寸法や位置合わせ精度やＴＦＴの配置ピッチより、高い精度で加工が可能になる。このため、アクティブマトリクス画像表示装置の画素ピッチや、NORやNANDの論理ゲートのＴＦＴの配置ピッチを縮小することができ、又、ＴＦＴのゲート電極とソース／ドレイン電極のオーバラップ容量、およびチャネルのゲート容量を最小にし、チャネル長を、最初のゲート微細加工の最小加工寸法にすることができる。これらの手段により、簡便でコストを低減した塗布または滴下または印刷製法で、高精細画像表示装置や高性能／低消費電力／高機能な回路構成が可能になる。

[薄膜トランジスタ装置の例と基本的な製造工程]
図１〜図１０を用いて、本発明の第１の実施例を説明する。本実施例は、アクティブマトリクス画像表示装置のＴＦＴ画素回路アレイや、NORやNANDの論理回路を構成した薄膜トランジスタ装置の例である。具体的な構成例としては、例えば薄型軽量で、曲率半径が１ｃｍ前後あるいはそれ以下に曲げても使用可能な、フレキシブル性を有するプラスチック製の基板上に、自己整合技術を用いた塗布印刷法で形成する、ボトムゲート構造の有機ＴＦＴを例に取った。こうした例で代表されるようなＴＦＴ回路は、高性能であり、低消費電力性を有するため、種々の機能やシステムを提供することができる。

先ず、基本的な製造工程を説明する。図６〜図１０は、ＴＦＴの製造工程順に装置の断面構造を示したものである。本例は、いわゆる裏面露光を用いた自己整合技術によりＴＦＴを形成する製造方法である。この有機半導体層ＴＦＴは、例えば、塗布印刷製法を用い、全てのプロセス温度を２００℃以下にすることにより、耐熱性の低いプラスチック基板上に直接ＴＦＴを形成することができる。尚、半導体層は、前記露光光に対しいて透光性である。従って、後述される一部変更された製造工程をも取ることばできる。

先ず、図６に示すように、透明なプラスチック基板５０の上に、ゲート電極材料を設け、マスクを必要としないダイレクト露光技術により、ゲート電極５１を形成する。この時、ゲート電極５１の幅は最小加工寸法で形成するが、本実施例では例えば４μｍ〜５μｍ程度である。ここで他の方法として、本工程のパターニングのみに、ホトマスクを用いたリソグラフィ技術を用いることも可能である。又、例えば反転オフセット印刷のような、４μｍ〜５μｍのパターニングが可能な印刷技術を用いることもできる。

次に、例えば塗布型ＳｉＯ_２膜や有機高分子絶縁膜のような、塗布型のゲート絶縁膜５２を塗布する。その後、撥水機能を有する感光性自己組織化単分子膜（Self-Assemble-Monolayer、以下SAM膜と称する）５３を塗布する。ここで、SAM膜の代わりに、撥水性レジスト膜を用いてもよい。

次に、図７に示すように、透明基板５０の裏面から露光、フォトリソグラフィーに関する後処理を行う。
この時、ゲート電極５１が遮光マスクとなり、ゲート電極５１の上方の感光性ＳＡＭ膜５３に撥水基が残り、それ以外の領域の感光性ＳＡＭ膜５３から、撥水基が離脱し、親水領域５４となる。

図８に示すように、例えばAuやAgやCuのような金属インクの印刷パターニング技術により、ソース／ドレイン電極５５を選択的に塗布する。この時、SAM膜５３が撥水性を有するため、SAM膜５３の上には金属インク材が塗布されない。従って、ソース／ドレイン５５の位置が、ゲート電極５１に自己整合され、両電極のオーバラップを抑制できる。

図９に示すように、SAM膜５３を全面露光などの方法により除去した後、塗布法や滴下法や印刷製法により、例えば塗布型ペンタセンのような有機半導体膜５６を選択的に塗布する。

最後に、図１０に示すように、例えば有機高分子材料よりなる保護膜５７を塗布、所望領域を選択的に開口する。印刷パターニング製法で配線層５８を形成し、この開口を用いて、ゲート電極とソース／ドレイン電極の接続や、その他回路形成に必要な電極間の接続を行う。こうして、ＴＦＴ回路により構成される薄膜トランジスタ装置が完成する。尚、保護膜５７の形成は、例えば印刷パターニング製法により選択的に塗布することも可能である。

尚、前述したように、ここで、裏面露光による自己整合法によるソース／ドレイン電極形成を、次のような方法を用いることも可能である。図１１から図１５が、この方法による製造工程順の装置の断面図である。図中の参照符号は図６から図１０のそれと同様である。即ち、図１１に示すように、透明なプラスチック基板５０の上にゲート電極５１を形成する。前述した通り、例えば塗布型ＳｉＯ_２膜や有機高分子絶縁膜のような、塗布型のゲート絶縁膜５２を塗布する。次いで、半導体膜５６をゲート絶縁膜５２上に形成する（図１２）。この後、ソース／ドレイン電極用の導体層を形成し、透明基板５０の裏面から露光する（図１３）。この時、半導体膜が透光性であり、ゲート電極５１が遮光マスクとなり、ソース／ドレイン電極の位置が、ゲート電極５１に自己整合され、両電極のオーバラップを抑制できる。以下、これまでの例と同様に、例えば有機高分子材料よりなる保護膜５７を塗布、所望領域を選択的に開口する。印刷パターニング製法で配線層５８を選択的に形成し（図１４）、こうして、いわゆるトップコンタクト構造のＴＦＴを形成することも可能である。

本実施例で使用したプラスチック製基板５０は、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエーテルスルホンなどのプラスチック基板が実施可能であるが、本実施例におけるプラスチック基板に限ったものではない。電極配線材料５１、５５、５８としては、Ａｇインク、Ａｕインク、Ｃｕインクなどの金属インクや、PEDOTのような導電性有機材料、透明電極材料などが可能である。その塗布印刷製法としては、例えばインクジェット法、オフセット印刷法、電子写真法、ディスペンサ法などの通常の印刷製法や、メッキ法などが可能である。ゲート絶縁膜５２としては、本実施例の材料以外にも、塗布型高誘電率金属酸化膜などが可能である。塗布型有機半導体材料５６としては、ペンタセンやその誘導体や、ポルフィリンなどのような低分子有機材料、Ｐ３ＨＴ（ポリチオフェン）、Ｆ８Ｔ２（ポリフルオレンチオフェン共重合体）などのような高分子有機材料が可能である。更には、塗布形成できる、例えば塗布型Siや、塗布型アモルファス酸化物半導体などでも可能である。

この製造方法で形成されるＴＦＴを配置した具体的な例を、図１に示す。本実施例では、ゲート電極１の最も細い領域は、マスクを用いないダイレクト露光技術を用いている。本実施例では、この領域は、例えば幅４μｍ〜５μｍである。それ以外のパターニングは、全て塗布印刷製法を用いるので、加工寸法精度や位置合せ精度が、例えば２０μｍ以上である。

ここで、図面での主な参照符号を説明しておく。符号１はゲート電極、２ａ、２ｂはソース／ドレイン電極、３は半導体層、４はコンタクトホール、５ａ、５ｂは配線である。図１の例では、ソース／ドレイン電極用の導体層２ｂは、２ａの層と同じ層で形成されるので、ソース／ドレイン電極用の導体層であるが、実際のソース／ドレイン電極の役割は果たしていない、いわゆる「ダミー電極」である。ゲート電極用の導体層も同様で、実際のゲート電極の役割を果たしていないが、同じ層で形成される層を、ダミーゲート電極と称していることは前述した通りである。尚、１ａ、２ａ−１、２ａ−２は、個別ＴＦＴに対応するゲート電極、及びソース／ドレイン電極を例示した。又、３ａ、３ｂ、３ｃ及び３ｄは、配置された４つのＴＦＴのチャネルを示している。図１の平面図では、半導体層３とゲート電極１とが交差する領域が、ゲート絶縁型電界効果型ＴＦＴの活性領域となる。図１では４つのＴＦＴが配置されている。具体的には、例えば、半導体層３ａにゲート電極１ａが交差する領域が、チャネルである。このチャネルを両側にソース／ドレイン電極２ａ−１、２ａ−２の領域が配置されている。図１では、３ａのＴＦＴのみ詳細部位を例示、説明した。

ゲート電極１以外の領域に、ソース／ドレイン電極及びソース／ドレイン電極用導体層（即ち、ダミー電極）が形成されるため、ゲート電極１に囲まれるように、ソース／ドレイン電極２ａを配置する。ソース／ドレイン電極をパターニングする時、加工寸法精度や位置合せ精度が低い塗布印刷製法によりパターニングするため、図１に見られるように、ゲート電極１で囲まれる領域の外側にも、ソース／ドレイン電極材料２ｂが塗布される。しかし、前述したように、ゲート電極を遮光マスクとした裏面露光による自己整合法によりソース／ドレイン電極を形成する為、ゲート電極１の領域にはソース／ドレイン電極材料が塗布されない。こうして、ソース／ドレイン電極２ａとダミーソース／ドレイン電極２ｂは電気的に分離される。ゲート電極１およびソース／ドレイン電極２ａは、コンタクトホールを介してそれぞれ上部配線５ａおよび５ｂに接続し、この配線を接続することにより回路を構成する。このような配置にすることによって、図１に示す通り、異なるＴＦＴのソース／ドレイン電極の配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。

また、選択的に塗布した半導体層３と、ゲート電極１の交差する領域がチャネル領域であるが、この領域のゲート電極の幅は、最小加工寸法の４μｍ〜５μｍであるため、加工精度が２０μｍ以上の印刷製法でソース／ドレイン電極をパターニングしても、チャネル長が４μｍ〜５μｍのＴＦＴが可能となる。

さらに、自己整合技術で形成するため、ゲート電極１とソース／ドレイン電極２ａとのオーバラップがない。また半導体層３がソース／ドレイイン電極２ａからはみ出していないため、半導体層３の幅とチャネル幅が等しい。このようにして、ソース／ドレイン電極２ａと半導体層３を足し合わせた領域と、ゲート電極１の領域が交差する面積が、チャネルの電気伝導にあずかるキャリアがゲート電極により誘起される領域の面積と、等しくすることができる。この結果、ゲート寄生容量が、チャネルの伝導キャリアを誘起するために必要なゲート容量以外にはほぼ０であり、最小のゲート寄生容量を実現し、高速性能を可能にする。

[ＴＦＴがマトリクス形状に配置された薄膜トランジスタ装置の例]
次に、本例のＴＦＴを、アクティブマトリクス有機ＥＬ画像表示装置の画素回路に応用した例を、図２Ａ、図２Ｂに示す。図２Ａは３画素分の平面図であり、図２Ｂは画素マトリクスの一部の回路図であり、３×３画素分の回路が示されている。スイッチングＴＦＴ１６のソース／ドレイン電極が１２ａおよび１２ｂであり、ゲート電極が１１ａであり、半導体層が１３ａである。ソース／ドレイン電極１２ａは、コンタクトホール１４を介してドレイン配線１５ａに接続され、回路図のドレイン線１５ｃを構成する。ゲート電極１１ａは隣接する画素のスイッチングＴＦＴのゲート電極と共通であり、回路図のゲート線１１ｃを構成する。有機発光ダイオード（Organic Light Emitting Diode、以下ＯＬＥＤと称する）１８を駆動するＴＦＴ１７のソース／ドレイン電極が、１２ｃと１２ｄであり、ゲート電極が１１ｂであり、半導体層が１３ｂである。ＴＦＴ１６のソース／ドレイン電極１２ｂと、ＴＦＴ１７のゲート電極１１ｂが、内部配線１５ｂを介して接続され、ＴＦＴ１７のソース／ドレイン電極１２ｃが、内部配線を介してＯＬＥＤに接続される。ＴＦＴ１７のソース／ドレイン電極１２ｄは、隣接画素と共通電極であり、回路図の配線１２ｅを構成する。

このように自己整合技術を用いて、ゲート電極によりソース／ドレイン電極を分離し、ソース／ドレイン電極がゲート電極に囲まれるような特徴を有する電極の配置にするため、隣接する画素回路構成ＴＦＴの配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。この結果、画像表示装置の精細度を向上することができ、本実施例では、塗布印刷製法の加工寸法精度や位置合せ精度が約２０μm以上であるにもかかわらず、解像度が約１００ｐｐｉ以上の高精細画像表示装置を実現できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速な表示性能も合わせて実現できる。

[ＴＦＴがマトリクス形状に配置された薄膜トランジスタ装置の例]
次に、本例のＴＦＴを、アクティブマトリクス画像表示装置の画素回路に応用した例を、図３Ａ及び図３Ｂに示す。ここで表示装置は、例えば液晶表示装置や、メモリ性を有する電気泳動表示装置などである。図３Ａは３画素分の平面図であり、図３Ｂは画素マトリクスの一部の回路図であり、３×３画素分の回路が示されている。

スイッチングＴＦＴ２６のソース／ドレイン電極が２２であり、ゲート電極が２１ａであり、半導体層が２３である。ソース／ドレイン電極２２は、コンタクトホール２４を介してドレイン配線２５ａに接続され、回路図のドレイン線２５ｃを構成する。ゲート電極２１ａは隣接する画素のスイッチングＴＦＴのゲート電極と共通であり、回路図のゲート線２１ｂを構成する。このＴＦＴが表示デバイス２７に、内部配線２５ｂを介して接続される。ここで表示デバイス２７は、例えば液晶表示デバイスや、メモリ性を有する電気泳動表示デバイスなどである。

このように自己整合技術を用いて、ゲート電極によりソース／ドレイン電極を分離し、ソース／ドレイン電極がゲート電極に囲まれるような特徴を有する電極の配置にするため、隣接する画素回路構成ＴＦＴの配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。この結果、画像表示装置の精細度を向上することができ、本実施例では、塗布印刷製法の加工寸法精度や位置合せ精度が約２０μｍ以上であるにもかかわらず、解像度が約１００ｐｐｉ以上の高精細画像表示装置を実現できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速な表示性能も合わせて実現できる。

[ＴＦＴを論理回路に用いた薄膜トランジスタ装置の例]
次にこのＴＦＴを、２入力NOR論理回路に応用した例を、図４Ａ及び図４Ｂに示す。図４Ａは、NOR回路１段分の平面図であり、図４Ｂは２段分を示した回路図である。駆動ＴＦＴ３６および負荷ＴＦＴ３７のソース／ドレイン電極が３２ａであり、ゲート電極が３１ａであり、ゲート電極のコンタクトホール３４の開口領域が３１ｂであり、半導体層が３３である。それぞれの電極は、コンタクトホール３４を介して内部配線３５ａと電源配線３５ｂに接続され、論理回路を構成する。出力ＯＵＴの信号は、次段の入力ＩＮ１、ＩＮ２に、内部配線３５ａを介して接続され、論理演算を行う。

このように自己整合技術を用いて、ゲート電極によりソース／ドレイン電極を分離し、ソース／ドレイン電極がゲート電極に囲まれるような特徴や、ゲート電極３１ａの一部分が、ソース／ドレイン電極３２ａ、３２ｂより突き出した特徴を有する電極の配置にするため、隣接するソース／ドレイン電極の配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。

ソース／ドレイン電極をパターニングする時、加工寸法精度や位置合せ精度が低い塗布印刷製法によりパターニングするため、ゲート電極３１ａで囲まれる領域の外側にも、ソース／ドレイン電極材料３２ｂが塗布されるが、ゲート電極の領域にはソース／ドレイン電極材料が塗布されないため、電極３２ａと電極用導電体層３２ｂは電気的に分離される。この結果、論理回路の面積を縮小できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速で消費電力の少ない論理演算性能も、合わせて実現できる。

[ＴＦＴを２入力の論理回路に用いた薄膜トランジスタ装置の例]
次に、本例のＴＦＴを、２入力NAND論理回路に応用した例を、図５Ａ及び図５Ｂに示す。図５Ａの１点鎖線で囲まれた部分は、NAND回路１段分の平面図であり、図５Ｂは２段分を示した回路図である。駆動ＴＦＴ４６および負荷ＴＦＴ４７のソース／ドレイン電極が４２ａであり、ゲート電極が４１ａであり、ゲート電極のコンタクトホール４４開口領域が４１ｂであり、半導体層が４３である。それぞれの電極は、コンタクトホール４４を介して内部配線４５ａと電源配線４５ｂに接続され、論理回路を構成する。出力ＯＵＴの信号は、次段の入力ＩＮ１、ＩＮ２に、内部配線４５ａを介して接続され、論理演算を行う。

このように自己整合技術を用いて、ゲート電極によりソース／ドレイン電極を分離し、ソース／ドレイン電極がゲート電極に囲まれるような特徴や、ゲート電極４１ａの一部分が、ソース／ドレイン電極４２ａ、４２ｂより突き出した特徴を有する電極配置にするため、隣接するソース／ドレイン電極の配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。

ソース／ドレイン電極をパターニングする時、加工寸法精度や位置合せ精度が低い塗布印刷製法によりパターニングするため、ゲート電極４１ａで囲まれる領域の外側にも、ソース／ドレイン電極材料４２ｂが塗布されるが、ゲート電極の領域にはソース／ドレイン電極材料が塗布されないため、電極４２ａと電極用導電体層４２ｂは電気的に分離される。この結果、論理回路の面積を縮小できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速で消費電力の少ない論理演算性能も、合わせて実現できる。

これらの論理回路の実施例では、ＴＦＴのチャネル長を、例として４μｍ〜５μｍ前後にパターニングし、ＴＦＴの電界効果移動度が１ｃｍ^２／Ｖｓ以上になる半導体材料を用い、ゲート寄生容量を最小にすることにより、例えば１入力の無負荷インバータ1段当たりの動作遅延時間に換算して５ｎ秒前後以下にし、また例えば無負荷インバータを多段接続したリングオシレータの発振周波数を、約５０ＷＨｚ前後以上で動作させることが可能である。また、マスクを用いないダイレクト露光などを用いて、ゲート電極のパターニング寸法をさらに縮小してチャネル長を短縮し、本実施例以外のいろいろな回路にも応用することで、より高速で多機能な回路動作を実現することも可能である。

（実施例２）
第２の実施例は、トップゲート構造のＴＦＴを、自己整合技術で形成した例である。本例では、ソース／ドレイン電極を微細加工し、ゲート電極をソース／ドレイン電極のない領域にパターニングするので、塗布又は滴下または印刷製法で制限される加工寸法や位置合わせ精度やＴＦＴの配置ピッチより、高い精度で加工が可能になる。このため、アクティブマトリクス画像表示装置の画素ピッチや、NORやNANDの論理ゲートのＴＦＴの配置ピッチを縮小することができる。又、ＴＦＴのゲート電極とソース／ドレイン電極のオーバラップ容量、およびチャネルのゲート容量を最小にし、チャネル長を、最初のゲート微細加工の最小加工寸法にすることができる。これらの手段により、簡便でコストを低減した塗布または滴下または印刷製法で、高精細画像表示装置や高性能／低消費電力／高機能な回路構成が可能になる。

［薄膜トランジスタ装置の例とその基本的な製造方法］
図１６Ａ〜図２５を用いて、本発明の第２の実施例を説明する。本実施例は、アクティブマトリクス画像表示装置のＴＦＴ画素回路アレイや、NORやNANDの論理回路を構成した薄膜トランジスタ装置の例である。具体的な構成例としては、例えば、薄型軽量で、曲率半径が１ｃｍ前後あるいはそれ以下に曲げても使用可能な、フレキシブル性を有するプラスチック製の基板上に、自己整合技術を用いた塗布印刷法で形成する、トップゲート構造の有機ＴＦＴを例に取とった。こうした例で代表されるようなＴＦＴ回路は、高性能であり、低消費電力性を有するため、種々の機能やシステムを提供することができる。

先ず、基本的な製造工程を説明する。図２１〜図２５は、ＴＦＴの製造工程順に装置の断面構造を示したものである。本例は、いわゆる裏面露光を用いた自己整合技術によりＴＦＴを形成する製造方法である。この有機半導体ＴＦＴは、例えば塗布印刷製法を用い、全てのプロセス温度を２００℃以下にすることにより、耐熱性の低いプラスチック基板上に直接ＴＦＴを形成することができる。尚、半導体層は、前記露光光に対しいて透光性である。

先ず、図２１に示すように、透明な（透光性）プラスチック基板１１０の上に、ソース／ドレイン電極材料を設け、マスクを必要としないダイレクト露光技術により、ソース／ドレイン電極１１１をパターニングする。この時、ソース／ドレイン電極１１１の間隔は最小加工寸法で形成するが、本実施例では例えば４μｍ〜５μｍ程度である。ここで他の方法として、本工程のパターニングのみに、ホトマスクを用いたリソグラフィ技術を用いることも可能である。また、例えば反転オフセット印刷のような、４μｍ〜５μｍのパターニングが可能な印刷技術を用いることもできる。

次に、図２２に示すように、塗布法や滴下法や印刷製法等により、例えば塗布型ペンタセンのような、有機半導体膜１１２を選択的に塗布する。

次に、図２３に示すように、例えば塗布型ＳｉＯ_２膜や有機高分子絶縁膜のような、塗布型ゲート絶縁膜１１３を塗布し、続けて撥水性レジスト膜１１４を塗布する。その後、透明基板１１０の裏面から露光し、更に現像を行う。この時、ソース／ドレイン電極１１１が遮光マスクとなる。従って、ソース／ドレイン電極１１１の上方の撥水性レジスト膜１１４が残り、それ以外の領域の撥水性レジスト膜が除去される。ここで、撥水性レジスト膜の代わりに、実施例１と同様に感光性SAM膜を用いることもできる。

次に、図２４に示すように、例えばAuやAgやCuのような金属インクを、塗布印刷パターニング技術により、レジストで囲まれた溝に選択的に流し込み、ゲート電極１１５を形成する。この時、レジストで囲まれた溝は、図１６のゲート電極領域６３ａに対応し、これにコンタクトホール６４を開口するための、幅の広いゲート電極領域６３ｂが接続する。この領域６３ｂが金属インクを流し込む時のインク溜めとして作用するため、効率的に金属インクをゲート電極溝６３ａに流し込むことができる。又、レジスト膜１１４が撥水性を有するため、撥水性レジスト膜１１４の上には金属インク材が塗布されない。従って、ゲート電極１１５の位置が、ソース／ドレイン電極１１１に自己整合され、両電極のオーバラップを抑制できる。

最後に、図２５に示すように、撥水性レジスト膜１１４を除去した後、例えば有機高分子材料よりなる保護膜１１６を塗布、所望領域を選択的に開口する。印刷パターニング製法で配線層１１７を形成し、ゲート電極とソース／ドレイン電極の接続や、その他回路形成に必要な電極間の接続を行い、ＴＦＴ回路により構成される薄膜トランジスタ装置を完成する。尚、保護膜１１６の形成は、例えば印刷パターニング製法により選択的に塗布することも可能である。

前述したように、トップゲート構造の場合は、先ず、ＴＦＴ用の透光性基板上に、ソース／ドレイン電極をパターニングしてから半導体層を形成する以外に、半導体層を形成してからソース／ドレイン電極をパターニングする方法も考えられる。二つ目の方法を、図２６から図３０に示す。透光性基板１１０上に、先ず、半導体層１１２を形成し（図２７）、この上部にソース／ドレイン電極１１１を形成する（図２７）。次いで、ゲート絶縁膜１１３を形成し、この上部に撥水性レジスト膜１１４を形成する。そして、背面から露光する（図２８）。選択的に除去された箇所にゲート電極１１５を形成する（図２４）。最後に、これまでと同様に、保護膜１１６及び配線１１７を形成する。

尚、本実施例で使用したプラスチック製基板１１０は、例えばポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエーテルスルホンなどのプラスチック基板が実施可能であるが、本実施例に例示したプラスチック基板に限ったものではない。電極配線材料１１１、１１５、１１７としては、Ａｇインク、Ａｕインク、Ｃｕインクなどの金属インクや、PEDOTのような導電性有機材料、透明電極材料などが可能である。その塗布印刷製法としては、例えばインクジェット法、オフセット印刷法、電子写真法、ディスペンサ法などの通常の印刷製法や、メッキ法などが可能である。ゲート絶縁膜１１３としては、本実施例の材料以外にも、塗布型高誘電率金属酸化膜などが可能である。塗布型有機半導体材料１１２としては、ペンタセンやその誘導体や、ポルフィリンなどのような低分子有機材料、Ｐ３ＨＴ（ポリチオフェン）、Ｆ８Ｔ２（ポリフルオレンチオフェン共重合体）などのような高分子有機材料が可能である。さらには、塗布形成できる例えば塗布型Ｓｉや、塗布型アモルファス酸化物半導体などでも可能である。

この製造方法で形成されるＴＦＴを配置した例を、図１６に示す。本実施例では、ソース／ドレイン電極６１ａの最も狭い間隔は、マスクを用いないダイレクト露光技術を用いる場合の最小加工寸法であり、本実施例では例えば幅４〜５μｍである。それ以外のパターニングは、全て塗布印刷製法を用いるので、加工寸法精度や位置合せ精度が、例えば２０μｍ以上である。

ここで、図面での主な参照符号を説明する。符号６１ａ及び６１ｂはソース／ドレイン電極及びソース／ドレイン電極用導電体層（即ち、ダミーソース／ドレイン電極）、６２は半導体層、６３ａ、６３ｂはゲート電極、６３ｃはゲート電極用の導体層、６４はコンタクトホール、６５ａ、６５ｂは配線である。半導体層がゲート電極と交差する領域がＴＦＴチャネルとして構成されることはこれまでの例と同様である。

本例においては、その製造方法からして、ソース／ドレイン電極６１ａ、およびゲート電極分離用ダミーソース／ドレイン電極６１ｂ以外の領域に、ゲート電極が形成される。この為、ソース／ドレイン電極６１ａとダミーソース／ドレイン電極６１ｂに囲まれるように、ゲート電極６３ａ、６３ｂとソース／ドレイン電極６１ａを配置する。ゲート電極をパターニングする時、加工寸法精度や位置合せ精度が低い塗布印刷製法でパターニングするため、ダミーソース／ドレイン電極６１ｂで囲まれる領域の外側にも、ゲート電極材料６３ｃが塗布されるが、ソース／ドレイン電極の領域にはゲート電極材料が塗布されないため、電極６３ｂと６３ｃは電気的に分離される。ソース／ドレイン電極６１ａおよびゲート電極６３ｂは、コンタクトホールを介してそれぞれ上部配線６５ａおよび６５ｂに接続し、この配線を接続することにより回路を構成する。

このような配置にすることによって、図１６に示す通り、ＴＦＴのソース／ドレイン電極とゲートの、異なる配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。パターン配置の別の特徴として、幅の狭いゲート電極領域６３ａに、幅の広いゲート電極領域６３ｂが接続する。図２４で説明される製造工程において、これらの領域６３ａおよび６３ｂには、レジストで囲まれた溝が形成され、金属インクをこの溝に流し込む時、幅の広いゲート電極溝６３ｂがインク溜めとして作用し、狭いゲート電極溝６３ａに効率的に金属インクを流し込むことができる。

又、選択的に塗布した半導体層６２と、ゲート電極６３ａの交差する領域がチャネル領域であるが、この領域のソース／ドレイン電極の間隔は、最小加工寸法の４〜５μｍであるため、チャネル長が４μｍ〜５μｍのＴＦＴが可能となる。更に、自己整合技術で形成するため、加工精度と位置合わせ精度が２０μｍ以上の印刷製法でゲート電極をパターニングしても、ゲート電極６３ａとソース／ドレイン電極６１ａとのオーバラップがない。又、半導体層６２がソースドレイイン電極６１ａからはみ出していないため、半導体層６２の幅とチャネル幅が等しい。このようにして、ソース／ドレイン電極６１ａと半導体層６２を足し合わせた領域と、ゲート電極６３ａの領域が交差する面積が、チャネルの電気伝導にあずかるキャリアが、ゲート電極により誘起される領域の面積と、等しくすることができる。この結果ゲート寄生容量が、チャネルの伝導キャリアを誘起するために必要なゲート容量以外にはほぼ０であり、最小のゲート寄生容量を実現し、高速性能を可能にする。

［アクティブマトリクス有機ＥＬ画像表示装置の画素回路への適用例］
次に、本例のＴＦＴを、アクティブマトリクス有機ＥＬ画像表示装置の画素回路に応用した例を、図１７Ａ及び図１７Ｂに示す。図１７Ａは３画素分の平面図であり、図１７Ｂは画素マトリクスの一部の回路図であり、３×３画素分の回路が示されている。スイッチングＴＦＴ７６のソース／ドレイン電極が７１ａおよび７１ｂであり、ゲート電極が７３ａであり、半導体層が７２ａである。ソース／ドレイン電極７１ａは、コンタクトホール７４を介してドレイン配線７５ａに接続され、回路図のドレイン線７５ｃを構成する。ゲート電極７３ａは隣接する画素のスイッチングＴＦＴのゲート電極と共通であり、回路図のゲート線７３ｃを構成する。ＯＬＥＤ７８を駆動するＴＦＴ７７のソース／ドレイン電極が、７１ｃと７１ｄであり、ゲート電極が７３ｂであり、半導体層が７２ｂである。ＴＦＴ７６のソース／ドレイン電極７１ｂと、ＴＦＴ７７のゲート電極７３ｂが、内部配線７５ｂを介して接続され、ＴＦＴ７７のソース／ドレイン電極７１ｃが、内部配線を介してＯＬＥＤに接続される。ＴＦＴ７７のソース／ドレイン電極７１ｄは、隣接画素と共通電極であり、回路図の配線７１ｅを構成する。

このように自己整合技術を用いて、ソース／ドレイン電極によりゲート電極を分離し、ゲート電極がソース／ドレイン電極に囲まれるか、ソース／ドレイン電極がゲート電極に囲まれるような特徴を有する電極の配置にするため、隣接する画素回路構成ＴＦＴの配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。この結果、画像表示装置の精細度を向上することができ、本実施例では、塗布印刷製法の加工寸法精度や位置合せ精度が約２０μｍ以上であるにもかかわらず、解像度が約１００ｐｐｉ以上の高精細画像表示装置を実現できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速な表示性能も合わせて実現できる。パターン配置の別の特徴として、幅の狭いゲート電極領域に、幅の広いゲート電極領域が接続する。図２４で説明される製造工程において、これらの領域には、レジストで囲まれた溝が形成され、金属インクをこの溝に流し込む時、幅の広いゲート電極溝がインク溜めとして作用し、狭いゲート電極溝に効率的に金属インクを流し込むことができる。

［アクティブマトリクス画像表示装置の画素回路に応用した例］
次に、このＴＦＴを、アクティブマトリクス画像表示装置の画素回路に応用した例を、図１８Ａ及び図１８Ｂに示す。ここで表示装置は、例えば液晶表示装置や、メモリ性を有する電気泳動表示装置などである。図１８Ａは３画素分の平面図であり、図１８Ｂは画素マトリクスの一部の回路図であり、３×３画素分の回路が示されている。スイッチングＴＦＴ８６のソース／ドレイン電極が８１であり、ゲート電極が８３ａであり、半導体層が８２である。ソース／ドレイン電極８1−１は、コンタクトホール８４を介してドレイン配線８５ａに接続され、回路図のドレイン線８５ｃを構成する。ゲート電極８３ａは隣接する画素のスイッチングＴＦＴのゲート電極と共通であり、回路図のゲート線８３ｂを構成する。このＴＦＴの他方のソース／ドレイン電極８1−２が、内部配線８５ｂを介して表示デバイス８７に、接続される。ここで表示デバイス８７は、例えば液晶表示デバイスや、メモリ性を有する電気泳動表示デバイスなどである。このように自己整合技術を用いて、ソース／ドレイン電極によりゲート電極を分離するため、ＴＦＴのチャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速な表示性能を実現できる。パターン配置の特徴として、幅の狭いゲート電極領域に、幅の広いゲート電極領域が接続する。図１９で説明される製造工程において、これらの領域には、レジストで囲まれた溝が形成され、金属インクをこの溝に流し込む時、幅の広いゲート電極溝がインク溜めとして作用し、狭いゲート電極溝に効率的に金属インクを流し込むことができる。

［２入力NOR論理回路に応用した例］
次に、本例のＴＦＴを、２入力NOR論理回路に応用した例を、図１９Ａ及び図１９Ｂに示す。図１９Ａは、NOR回路１段分の平面図であり、図１９Ｂは２段分を示した回路図である。駆動ＴＦＴ９６−１、９６−２および負荷ＴＦＴ９７の各々のソース／ドレイン電極が９１ａ（９１ａ−１、９１ａ−２、９１ａ−３）であり、ゲート電極が９３ａ（９３ａ−１、９３ａ−２、９３ａ−３）であり、半導体層が９２である。それぞれの電極は、コンタクトホール９４を介して内部配線９５ａと電源配線９５ｂに接続され、論理回路を構成する。出力ＯＵＴの信号は、次段の入力ＩＮ１、ＩＮ２に、内部配線９５ａを介して接続され、論理演算を行う。このように自己整合技術を用いて、ソース／ドレイン電極によりゲート電極を分離し、ゲート電極がソース／ドレイン電極に囲まれるような特徴や、ソース／ドレイン電極の一部分９１ｂが、ゲート電極９３ａより突き出した特徴を有する電極の配置にするため、隣接するゲート電極の配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。ゲート電極をパターニングする時、加工寸法精度や位置合せ精度が低い塗布印刷製法でパターニングするため、ソース／ドレイン電極が９１ａと細いソース／ドレイン電極９１ｂで囲まれる領域の外側にも、ゲート電極材料９３ｂが塗布されるが、ソース／ドレイン電極の領域にはゲート電極材料が塗布されないため、電極９３ａと９３ｂは電気的に分離される。この結果、論理回路の面積を縮小できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速で消費電力の少ない論理演算性能も、合わせて実現できる。パターン配置の別の特徴として、幅の狭いゲート電極領域に、幅の広いゲート電極領域が接続する。図２４で説明される製造工程において、これらの領域には、レジストで囲まれた溝が形成され、金属インクをこの溝に流し込む時、幅の広いゲート電極溝がインク溜めとして作用し、狭いゲート電極溝に効率的に金属インクを流し込むことができる。

［２入力NAND論理回路に応用した例］
次に、本例のＴＦＴを、２入力NAND論理回路に応用した例を、図２０に示す。図２０Ａの１点鎖線で囲まれた部分は、NAND回路１段分の平面図であり、図２０Ｂは２段分を示した回路図である。駆動ＴＦＴ１０６−１、１０６−２および負荷ＴＦＴ１０７のソース／ドレイン電極が１０１ａであり、ゲート電極が１０３ａであり、半導体層が１０２である。それぞれの電極は、コンタクトホール１０４を介して内部配線１０５ａと電源配線１０５ｂに接続され、論理回路を構成する。出力ＯＵＴの信号は、次段の入力ＩＮ１、ＩＮ２に、内部配線１０5ａを介して接続され、論理演算を行う。このように自己整合技術を用いて、ソース／ドレイン電極によりゲート電極を分離し、ゲート電極がソース／ドレイン電極に囲まれるような特徴や、ソース／ドレイン電極の一部分１０１ｂが、ゲート電極１０３ａより突き出した特徴を有する電極の配置にするため、隣接するゲート電極の配置間隔を、塗布印刷の加工寸法精度や位置合せ精度を考慮した間隔より、詰めて配置することができる。ゲート電極をパターニングする時、加工寸法精度や位置合せ精度が低い塗布印刷製法でパターニングするため、ソース／ドレイン電極で囲まれる領域の外側にも、ゲート電極材料１０３ｂが塗布されるが、ソース／ドレイン電極領域にはゲート電極材料が塗布されないため、電極１０３ａと１０３ｂは電気的に分離される。この結果、論理回路の面積を縮小できる。また、チャネル長が４μｍ〜５μｍの最小加工寸法であると同時に、ＴＦＴが最小のゲート寄生容量を有するため、高速で消費電力の少ない論理演算性能も、合わせて実現できる。パターン配置の別の特徴として、幅の狭いゲート電極領域に、幅の広いゲート電極領域が接続する。図１９で説明される製造工程において、これらの領域には、レジストで囲まれた溝が形成され、金属インクをこの溝に流し込む時、幅の広いゲート電極溝がインク溜めとして作用し、狭いゲート電極溝に効率的に金属インクを流し込むことができる。

これらの論理回路の実施例では、ＴＦＴのチャネル長を、例として４μｍ〜５μｍ前後にパターニングし、本例の電界効果移動度が１ｃｍ^２／Ｖｓ以上になる半導体材料を用い、本例のゲート寄生容量を最小にすることにより、例えば１入力の無負荷インバータ1段当たりの動作遅延時間に換算して５ｎ秒前後以下にし、又、例えば無負荷インバータを多段接続したリングオシレータの発振周波数を、約５０ＭＨｚ前後以上で動作させることが可能である。また、マスクを用いないダイレクト露光などを用いて、ソース／ドレイン電極のパターニング間隔をさらに縮小してチャネル長を短縮し、本実施例以外のいろいろな回路にも応用することで、より高速で多機能な回路動作を実現することも可能である。

これらの実施例１〜２により得られる効果は、次の通りである。塗布滴下印刷技術やマスク蒸着技術を用いた製法では、従来のホトリソグラフィ技術に比べ、加工精度や位置合わせ精度が劣り、微細加工や高性能化や低消費電力化や高機能化が困難である。また、製造に真空技術やホトリソグラフィ技術を用いると、製造工程の簡略化や製造コストの低減が困難である。これらの実施例では、始めの電極パターニングにダイレクト露光等の微細加工を用い、それ以外は全て塗布印刷製法を用い、自己整合製法を採用することにより、製造工程が簡略化されて容易になると同時に、微細化、高精細化、回路面積の縮小を図れる。また、一般的に塗布印刷パターニング製法で問題となる、位置合わせ精度の低下を回避でき、ゲートとソース／ドレイン間のオーバラップ容量の少ない、高性能で低消費電力のＴＦＴ回路装置を提供することが可能となる。この装置を応用することにより、電子書籍と呼ばれるような、紙のように曲げて読書やカラー写真の閲覧に使用できる、高性能で低消費電力な表示装置、ＲＦ−ＩＤ（Radio Frequency IDentification；無線認識装置）と呼ばれるような機能を持った、高性能で低消費電力な印刷電子タグ、ＲＦ−ＩＤや演算機能付きフレキシブルカード、ＲＦ−ＩＤや演算機能付き電子商品ラベル、装着型フレキシブルセンサなどが可能になる。

以上に述べたような実施例においては、本発明の主旨を損なわない範囲で、材料、パターニング寸法、仕様、製造条件、製造方法などいくつもの変更が可能である。またＴＦＴ構造も、これらの実施例に限ったものではない。例えば、ガラス基板を用いて大画面のアクティブマトリクス画像表示装置に、本発明を実施することも可能である。また、これらの実施例では有機ＴＦＴの製造方法として、ほぼ全て塗布印刷法を例にとったが、これに限ったものではなく、例えば蒸着やスパッタなどの真空成膜や、ホトリソグラフィ/エッチングなどのパターニング法を一部取り入れて組み合わせて、ＴＦＴや電極、配線を形成することでも、本発明の効果を得られることは、いうまでもない。

以上、詳細に説明したが、本願発明によれば、特に、トランジスタ集積回路基板とアクティブマトリクス画像表示装置、わけても薄型軽量性、耐衝撃性、フレキシブル性に優れ、製造の低コスト化が可能な薄膜トランジスタ集積回路基板、画像表示装置およびその製造方法を提供することが出来る。更には、高性能で低消費電力のＴＦＴ回路を有する電子装置、特に薄型軽量画像表示装置やＲＦ−ＩＤや演算機能付きフレキシブル電子装置を提供できる。更に、これらの電子装置の製造工程数を削減することにより製造コストを低減し、印刷による大量生産や大型化を容易にする。

本願発明は多岐にわたるので、その主な形態を以下に列挙する。
（１）複数の薄膜トランジスタ（ＴＦＴ）を具備してなり、
前記ＴＦＴは、半導体層、ゲート電極、及びソース／ドレイン電極の全部もしくはその一部が、塗布法、滴下法、及び印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法を組み合わせた方法で形成されて成り、
前記複数のＴＦＴにおける第１と第２のトランジスタが、第１の方向に隣接し、
前記複数のＴＦＴにおける第１と第３のトランジスタが、第２の方向に隣接し、且つ
前記ＴＦＴのゲート電極及びソース／ドレイン電極の当該ＴＦＴ用基板面への投影パターンの関係が、
ＴＦＴのソース／ドレイン電極が、ゲート電極で囲まれている形態、
ＴＦＴのソース／ドレイン電極もしくはゲート電極が、前記ソース／ドレイン電極とは別異のソース／ドレイン電極で囲まれている形態、
ＴＦＴのゲート電極が、ソース／ドレイン電極から一部分突き出している形態、及び
ＴＦＴのソース／ドレイン電極が、ゲート電極から一部分突き出している形態、の群から選ばれた少なくとも一者の形態を有することを特徴とする薄膜トランジスタ装置。
（２）前項（１）において、
前記第１の方向と第２の方向が、垂直であることを特徴とする薄膜トランジスタ装置。
（３）前項（１）において、
前記ＴＦＴのチャネル長が、最小加工寸法であることを特徴とする薄膜トランジスタ装置。
（４）前項（１）において、
前記ＴＦＴのソース／ドレイン電極と半導体層を足し合わせた領域とゲート電極領域とが交差する面積が、チャネルの電気伝導にあずかるキャリアがゲート電極により誘起される領域の面積と、等しいことを特徴とする薄膜トランジスタ装置。
（５）前項（１）において、
前記半導体層が、有機半導体層であることを特徴とする薄膜トランジスタ装置。
（６）複数のＴＦＴを具備してなり、
前記ＴＦＴは、半導体層、ゲート電極、及びソース／ドレイン電極の全部もしくはその一部が、塗布法、滴下法、及び印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法の組み合わせた方法で形成されて成り、且つ
前記ＴＦＴのゲート電極及びソース／ドレイン電極の当該ＴＦＴ用基板面への投影パターンの関係が、
第1と第２のＴＦＴの、ソース／ドレイン電極の配置間隔、もしくはゲート電極の配置間隔が、前記塗布法、滴下法、及び印刷法の加工精度および位置合せ精度で決定される配置間隔よりも、接近した領域を有することを特徴とする薄膜トランジスタ装置。
（７）前項（６）において、
前記ＴＦＴのチャネル長が、最小加工寸法であることを特徴とする薄膜トランジスタ装置。
（８）前項（６）において、
前記ＴＦＴのソース／ドレイン電極と半導体層を足し合わせた領域と、ゲート電極領域とが交差する面積が、チャネルの電気伝導にあずかるキャリアがゲート電極により誘起される領域の面積と、等しいことを特徴とする薄膜トランジスタ装置。
（９）前項（６）において、
前記半導体層が、有機半導体層であることを特徴とする薄膜トランジスタ装置。
（１０） 複数のＴＦＴを具備した装置の製造方法であって、
透光性基板上に、ゲート電極がパターニングして形成され、
この上部に、ゲート絶縁膜が形成され、
前記透光性基板の裏面から、前記ゲート電極を遮光マスクに利用しながら露光することにより、ソース／ドレイン電極の位置が、ゲート電極に対して整合されて決定され、
その後、こうして準備した基体上に、半導体層が形成されるか、
或いは
透光性基板上に、ゲート電極がパターニングして形成され、
この上部に、ゲート絶縁膜が形成され、
前記ゲート絶縁膜上に、半導体層が形成され、
この後で、前記透光性基板の裏面から、前記ゲート電極を遮光マスクに利用しながら露光することにより、ソース／ドレイン電極の位置が、ゲート電極に対して整合されて決定されるか、
であって、
前記ＴＦＴの前記ゲート電極及び前記ソース／ドレイン電極の前記透光性基板の表面への投影パターンの関係が、
前記裏面露光をする時に、隣接するＴＦＴのソース／ドレイン電極間に、遮光マスクとなるゲート電極が配置され、
このゲート電極が、前記ソース／ドレイン電極を囲む形態、及び前記ソース／ドレイン電極から前記ゲート電極が、一部分突き出した形態の群から選ばれた少なくとも一者の形態を有すること、を特徴とする薄膜トランジスタ装置の製造方法。
（１１）前項（１０）において、
前記ゲート電極、前記ゲート絶縁膜、前記ソース／ドレイン電極、前記半導体層膜の全部もしくは一部が、塗布法、滴下法、及び印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法の組み合わせによって形成することを特徴とする薄膜トランジスタ装置の製造方法。
（１２）前項（１０）において、
前記ＴＦＴのチャネル長が、最小加工寸法であることを特徴とする薄膜トランジスタ装置の製造方法。
（１３）前項（１０）において、
前記ＴＦＴのソース／ドレイン電極と半導体層を足し合わせた領域と、ゲート電極領域とが交差する面積が、チャネルの電気伝導にあずかるキャリアがゲート電極により誘起される領域の面積と、等しいことを特徴とする薄膜トランジスタ装置の製造方法。
（１４）前項（１０）において、
前記半導体層が、有機半導体層であることを特徴とする、薄膜トランジスタ装置の製造方法。
（１５）複数のＴＦＴを具備した装置の製造方法であって、
透光性基板上に、ソース／ドレイン電極がパターニングして形成され、
この後、半導体層が形成され、
この上部に、ゲート絶縁膜が形成されるか、
或いは
透光性基板上に、半導体層が形成され、
この後、ソース／ドレイン電極がパターニングして形成され、
この上部に、ゲート絶縁膜が形成されるか、
が行われ、
この後で、前記透光性基板の裏面から、前記ソース／ドレイン電極を遮光マスクに利用しながら露光することにより、前記ゲート電極の位置が、前記ソース／ドレイン電極に対して整合させて決定される、ことを特徴とする薄膜トランジスタ装置の製造方法。
（１６）前項（１５）において、
前記透光性基板の裏面から露光する場合、隣接するＴＦＴのゲート電極間に、前記遮光マスクとなるソース／ドレイン電極が配置され、
前記ソース／ドレイン電極が、ＴＦＴのゲート電極もしくは前記ソース／ドレイン電極とは別異のソース／ドレイン電極を囲む形態、あるいはゲート電極からソース／ドレイン電極が、一部分突き出した配置とするかの群から選ばれた少なくとも一者の形態を有することを特徴とする薄膜トランジスタ装置の製造方法。
（１７）前項（１５）において、
前記ソース／ドレイン電極、前記半導体膜、前記ゲート絶縁膜、及び前記ゲート電極の全部もしくは一部が、塗布法、滴下法、及び印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法の組み合わせた方法によって形成すされることを特徴とする薄膜トランジスタ装置の製造方法。
（１８）前項（１５）において、
前記ＴＦＴのチャネル長が、最小加工寸法であることを特徴とする薄膜トランジスタ装置の製造方法。
（１９）前項（１５）において、
前記ＴＦＴのソース／ドレイン電極と半導体層を足し合わせた領域と、ゲート電極領域が交差する面積が、チャネルの電気伝導にあずかるキャリアがゲート電極により誘起される領域の面積と、等しいことを特徴とする薄膜トランジスタ装置の製造方法。
（２０）前項（１５）において、
前記半導体層が、有機半導体層であることを特徴とする薄膜トランジスタ装置の製造方法。
（２１）前項（１７）において、
前記ＴＦＴのチャネル長および前記半導体層上に位置する第1のゲート電極の幅が最小加工寸法であり、第１のゲート電極が、塗布法、滴下法、及び印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法の組み合わせた方法で形成され、
前記第１のゲート電極より幅の広い第２のゲート電極が前記第1のゲート電極に接続し、前記第２のゲート電極がソース／ドレイン電極に隣接する構成を有することを特徴とする薄膜トランジスタ装置の製造方法。

第１の実施例である薄膜トランジスタ装置の平面図。 第１の実施例である薄膜トランジスタ装置の平面図。 第１の実施例である薄膜トランジスタ装置の回路図。 第１の実施例である薄膜トランジスタ装置の平面図。 第１の実施例である薄膜トランジスタ装置の回路図。 第１の実施例である薄膜トランジスタ装置の平面図。 第１の実施例である薄膜トランジスタ装置の回路図。 第１の実施例である薄膜トランジスタ装置の平面図。 第１の実施例である薄膜トランジスタ装置の回路図。 第１の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の別な製造工程を製造工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の別な製造工程を製造工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の変更された製造工程の工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の変更された工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第１の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の平面図。 第２の実施例である薄膜トランジスタ装置の平面図。 第２の実施例である薄膜トランジスタ装置の回路図。 第２の実施例である薄膜トランジスタ装置の平面図。 第２の実施例である薄膜トランジスタ装置の回路図。 第２の実施例である薄膜トランジスタ装置の平面図。 第２の実施例である薄膜トランジスタ装置の回路図。 第２の実施例である薄膜トランジスタ装置の平面図。 第２の実施例である薄膜トランジスタ装置の回路図。 第２の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。 第２の実施例である薄膜トランジスタ装置の変更された製造工程を工程順に示した断面構造図。

符号の説明

１…ゲート電極、２ａ、２ｂ…ソース／ドレイン電極、３…半導体層、４…コンタクトホール、５ａ、５ｂ…配線１１ａ、１１ｂ…ゲート電極、１１ｃ…ゲート電極線、１２ａ、１２ｂ、１２ｃ、１２ｄ…ソース／ドレイン電極、１２ｅ…ドレイン電極線、１３ａ、１３ｂ…半導体層、１４…コンタクトホール、１５ａ、１５ｂ…配線、１５ｃ…ドレイン線、１６…スイッチングＴＦＴ、１７…駆動ＴＦＴ、１８…ＯＬＥＤ、２１ａ…ゲート電極、２１ｂ…ゲート電極線、２２…ソース／ドレイン電極、２３…半導体層、２４…コンタクトホール、２５ａ、２５ｂ…配線、２５ｃ…ドレイン線、２６…スイッチングＴＦＴ、２７…表示デバイス、３１ａ、３１ｂ…ゲート電極、３２ａ、３２ｂ…ソース／ドレイン電極、３３…半導体層、３４…コンタクトホール、３５ａ、３５ｂ…配線、３６…駆動ＴＦＴ、３７…負荷ＴＦＴ、４１ａ、４１ｂ…ゲート電極、４２ａ、４２ｂ…ソース／ドレイン電極、４３…半導体層、４４…コンタクトホール、４５ａ、４５ｂ…配線、４６…駆動ＴＦＴ、４７…負荷ＴＦＴ、５０…プラスチック基板、５１…ゲート電極、５２…ゲート絶縁膜、５３…感光性ＳＡＭ膜、５４…親水性領域、５５…ソース／ドレイン電極、５６…半導体層、５７…保護膜、５８…配線、６１ａ、６１ｂ…ソース／ドレイン電極、６２…半導体層、６３ａ、６３ｂ、６３ｃ…ゲート電極、６４…コンタクトホール、６５ａ、６５ｂ…配線、７１ａ、７１ｂ、７１ｃ、７１ｄ…ソース／ドレイン電極、７１ｅ…ドレイン電極線、７２ａ、７２ｂ…半導体層、７３ａ、７３ｂ…ゲート電極、７３ｃ…ゲート電極線、７４…コンタクトホール、７５ａ、７５ｂ…配線、７５ｃ…ドレイン線、７６…スイッチングＴＦＴ、７７…駆動ＴＦＴ、７８…ＯＬＥＤ、８１…ソース／ドレイン電極、８２…半導体層、８３ａ…ゲート電極、８３ｂ…ゲート電極線、８４…コンタクトホール、８５ａ、８５ｂ…配線、８５ｃ…ドレイン線、８６…スイッチングＴＦＴ、８７…表示デバイス、９１ａ、９１ｂ…ソース／ドレイン電極、９２…半導体層、９３ａ、９３ｂ…ゲート電極、９４…コンタクトホール、９５ａ、９５ｂ…配線、９６…駆動ＴＦＴ、９７…負荷ＴＦＴ、１０１ａ、１０１ｂ…ソース／ドレイン電極、１０２…半導体層、１０３ａ、１０３ｂ…ゲート電極、１０４…コンタクトホール、１０５ａ、１０５ｂ…配線、１０６…駆動ＴＦＴ、１０７…負荷ＴＦＴ、１１０…プラスチック基板、１１１…ソース／ドレイン電極、１１２…半導体層、１１３…ゲート絶縁膜、１１４…撥水性レジスト膜、１１５…ゲート電極、１１６…保護膜、１１７…配線。

Claims (6)

1. 複数の薄膜トランジスタ（ＴＦＴ（Thin−Film−Transistor）と略記する）を具備してなり、
   前記ＴＦＴは、半導体層、ゲート電極、及びソース／ドレイン電極の全部もしくはその一部が、塗布法、滴下法、及び印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法を組み合わせた方法で形成されて成り、
   前記複数のＴＦＴにおける第１と第２のトランジスタが、第１の方向に隣接し、
   前記複数のＴＦＴにおける第１と第３のトランジスタが、第２の方向に隣接し、
   前記ＴＦＴのゲート電極及びソース／ドレイン電極の当該ＴＦＴ用基板面への投影パターンの関係が、
   ＴＦＴのソース／ドレイン電極が、ゲート電極で囲まれている形態、
   ＴＦＴのソース／ドレイン電極もしくはゲート電極が、前記ソース／ドレイン電極とは別異のソース／ドレイン電極で囲まれている形態、
   ＴＦＴのゲート電極が、ソース／ドレイン電極から一部分突き出している形態、及び
   ＴＦＴのソース／ドレイン電極が、ゲート電極から一部分突き出している形態、の群から選ばれた少なくとも一者の形態を有し、
   前記ソース／ドレイン電極が前記ゲート電極で分離するようにされ、
   前記第１の方向と第２の方向が、垂直であり、且つ
   前記ＴＦＴのソース／ドレイン電極と半導体層を足し合わせた領域とゲート電極領域とが交差する面積が、チャネルの電気伝導にあずかるキャリアがゲート電極により誘起される領域の面積と、等しいことを特徴とする薄膜トランジスタ装置。
2. 請求項１において、
   前記ＴＦＴのチャネル長が、最小加工寸法であることを特徴とする薄膜トランジスタ装置。
3. 請求項１において、
   前記半導体層が、有機半導体層であることを特徴とする薄膜トランジスタ装置。
4. 請求項１において、
   前記ＴＦＴのゲート電極及びソース／ドレイン電極の当該ＴＦＴ用基板面への投影パターンの関係が、
   前記第1と第２のトランジスタの、ソース／ドレイン電極の配置間隔、もしくはゲート電極の配置間隔が、前記塗布法、滴下法、及び印刷法の加工精度および位置合せ精度で決定される配置間隔よりも、接近した領域を有することを特徴とする薄膜トランジスタ装置。
5. 請求項４において、
   前記ＴＦＴのチャネル長が、最小加工寸法であることを特徴とする薄膜トランジスタ装置。
6. 請求項４において、
   前記半導体層が、有機半導体層であることを特徴とする薄膜トランジスタ装置。

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