JP5341994B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、ＭＩＳＦＥＴを備える半導体装置に関する。
従来報告されているメタルＳ／Ｄ（ソース・ドレイン） ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ）では、ソース・ドレインおよびそのエクステンション部を金属半導体化合物、例えば、シリサイドにより形成する。しかし、これらメタルＳ／Ｄ ＭＩＳＦＥＴの電流駆動力および短チャネル効果耐性を決定するエクステンション部とゲート電極とのオーバーラップ長は、その重要性にもかかわらず積極的な制御がなされていなかった。特に、ゲート長が３０ｎｍ以下となるような微細ＭＩＳＦＥＴの場合この制御は、極めて重要である。
エクステンション部がシリサイド層で形成されるメタルＳ／Ｄ ＭＩＳＦＥＴの場合、オーバーラップ長の制御には、ゲート端部でのシリサイド層の膜厚および横方向成長の正確な制御が必要不可欠となる。
ここで、ニッケルシリサイド層を例にとると、ニッケルシリサイド層の膜厚を制御するためには、初期堆積ニッケル膜厚とニッケルシリサイド形成時の熱処理の温度および時間を制御する。しかし、ニッケル膜の堆積量のばらつき、反応時の温度ばらつき等の影響によりニッケルの拡散を十分制御することは困難である。
特に、極薄ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）上のＭＩＳＦＥＴや、狭いゲート幅のＭＩＳＦＥＴ、あるいはＦｉｎＦＥＴ、Ｎａｎｏ−ｗｉｒｅ ＭＩＳＦＥＴといった立体構造素子のように、シリサイド化されるシリコンの体積が反応させる金属に対して相対的に少なくなる系においては、シリコンの細線部のニッケルシリサイド化が促進され異常成長する。この異常成長が生じると、ＭＩＳＦＥＴのチャネル領域方向へのシリサイド化が進むことになり、オーバーラップ長の制御が一層困難になる。
また、ＳＯＩ基板を用いた系では、ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層の低い熱伝導率に起因する熱勾配に伴うシリサイドの異常成長、凝集が局所的におこり、ゲートオーバーラップ長の制御がさらに困難になる。
特許文献１には、ニッケルシリサイド層の異常成長を抑制するために、シリコン基板中にシリサイド化の反応阻害層を形成する技術が開示されている。
特開２００７−１９２０５号公報
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース・ドレインエクステンションとなる金属半導体化合物層の成長を制御し、高い電流駆動力および短チャネル効果耐性を有するＭＩＳＥＦＥＴを備える半導体装置の製造方法を提供することにある。
本発明の一態様の半導体装置の製造方法は、ＭＩＳＦＥＴを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記ゲート電極の両側の前記半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、前記ゲート電極の両側の前記半導体基板の、窒素が注入された領域上にニッケルを含む金属膜を堆積し、前記金属膜と前記領域とを反応させ金属半導体化合物層を形成する第１の熱処理を行い、前記第１の熱処理の後、未反応の前記金属膜を薬液処理により除去し、前記第１の熱処理の温度よりも高温で第２の熱処理を行い、前記第１の熱処理の温度が２７５℃以上３５０℃以下で、前記第２の熱処理後の前記金属半導体化合物層がＮｉＳｉ（ニッケルモノシリサイド）相で形成され、チャネル領域との接合部にはファセット面が形成されている、ことを特徴とする。
本発明によれば、ソース・ドレインエクステンションとなる金属半導体化合物層の成長を制御し、高い電流駆動力および短チャネル効果耐性を有するＭＩＳＥＦＥＴを備える半導体装置の製造方法を提供することが可能となる。
第１の実施の形態の製造方法を示す工程断面図である。 ソース・ドレインエクステンションの断面ＴＥＭ像である。 図２（ａ）のシリサイド層の透過電子線回折観察結果を示す図である。 シリサイド／シリコン界面の平面ＴＥＭ像である。 シリサイド／シリコン界面の平面ＴＥＭ像である。 窒素イオン注入ドーズ量とシリサイド層のシート抵抗の関係を示す図である。 シリサイド層の断面ＴＥＭ像と透過電子線回折観察結果を示す図である。 第２の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。
以下、図面を用いて実施の形態を説明する。本明細書中、半導体基板とは、ＭＩＳＦＥＴの製造に用いるウェハ等の基板において、ＭＩＳＦＥＴを形成する最上層の半導体領域を意味する。たとえばＳＯＩ基板の場合、半導体基板とはＳＯＩ層を示すものとする。また、メタルＳ／Ｄ（ソース・ドレイン） ＭＩＳＦＥＴとは、ソース・ドレインと半導体基板との接合がショットキー接合であるＭＩＳＦＥＴを意味するものとする。
発明者らは、ゲート電極の側面からＮ（窒素）を半導体基板中に斜めイオン注入する際に、適切な条件を選択すれば、ソース・ドレインエクステンションとなる金属半導体化合物層の膜厚および横方向の成長の安定した制御が可能となることを見出した。さらに、上記適切な条件によれば、ソース・ドレインエクステンション端部の側面形状を、半導体基板表面から深さ方向にむけてチャネル領域から遠ざかる方向に傾斜を有する平面形状に形成できることも見出した。以下、図面を用いて実施の形態を説明する。
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、ゲート電極の両側の半導体基板上にニッケルを含む金属膜を堆積し、金属膜と半導体基板を反応させ、ソース・ドレインエクステンションとなる金属半導体化合物層を形成する第１の熱処理を行う。また、本実施の形態のＭＩＳＦＥＴは、メタルＳ／Ｄ ＭＩＳＦＥＴであり、プレーナー型のＢｕｌｋ ＭＩＳＥＦＥＴである。
図１は、本実施の形態の製造方法を示す工程断面図である。図１は、ＭＩＳＦＥＴのゲート幅方向に垂直な断面図である。
まず、図１（ａ）に示すようにバルクシリコン基板（以下、単にシリコン基板ともいう）１０に公知の方法により、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離層１２を形成する。続いて、ゲート絶縁膜１４をシリコン基板１０上に形成する。ゲート絶縁膜１４としては、例えば、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、ＬａｘＯｙ等の膜、またはこれらのいずれかを組み合わせた積層膜等を適用することができる。
次に、ゲート絶縁膜１４上に、ゲート電極１６を形成する。ゲート電極１６は、例えば、ポリシリコン、金属、もしくは、ポリシリコンと金属あるいは金属同士の積層構造で構成される。金属としては、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ、ＮｉＳｉ２、Ｍｏ、Ｗを適用できる。また、ゲート電極はＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によって形成されるものに限られず、例えば、ダマシン法により、ＴｉＮ、Ａｌ、Ｗ等を材料として形成されるものであっても構わない。ここでは、ゲート電極としてポリシリコンの上部をシリサイド化した電極を適用する場合を例に説明する。ゲート長は、例えば、２０ｎｍであり、５ｎｍ以上３０ｎｍ以下であることが望ましい。
次に、ゲート電極１４の両側面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による膜堆積と、ＲＩＥ法によるエッチングによりゲート側壁１８を形成する。ゲート側壁１８は、例えば、シリコン酸化膜、シリコン窒化膜、もしくはこれらの積層膜で形成される。ゲート側壁１８の膜厚は例えば、５ｎｍであり、２ｎｍ以上１２ｎｍ以下であることが望ましい。
ゲート側壁１８形成後に、ショートチャネル効果耐性を向上させるためのｈａｌｏイオン注入を行ってもかまわない。ｎＭＩＳＦＥＴの場合には例えば、Ｂ、ＢＦ２、またはＩｎなどの不純物を斜めイオン注入により注入する。ｐＭＩＳＦＥＴの場合には、例えば、Ｐ、ＡｓまたはＳｂなどの不純物を斜めイオン注入により注入する。イオン注入の際の不純物のドーズ量は、例えば、１．０ｅ１２ａｔｏｍｓ／ｃｍ２以上５．０ｅ１４ａｔｏｍｓ／ｃｍ２以下の範囲である。
次に、図１（ｂ）に示すように、斜めイオン注入によりシリコン基板１０中に、５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下のドーズ量で窒素（Ｎ）を注入する。斜めイオン注入は、ゲート電極１６のそれぞれの側面、すなわち、図１中では左右の２つの側面、に対し外側から内側へと向かう方向に、イオンビームを傾斜させることにより行う。以後、図１（ｂ）に示すように、ゲート電極側面に対するイオン注入の傾斜角度を傾斜角θとする。この斜めイオン注入により、後にソース・ドレインエクステンションとなる金属半導体化合物層の形成を制御する高濃度窒素層２０がゲート電極１６の両側のシリコン基板１０中に形成される。
ここで、例えば、ゲート電極が、ウェハのノッチ方向に対し直交および平行する方向のゲート長を備えるよう、ウェハ表面に形成されるとする。イオン注入は、例えば、上記範囲のドーズ量を、チルト角４５°で、ローテンション角２３°、１１３°、２０３°、２９３°に４分割して行う。なお、チルト角とはウェハ表面の法線ベクトルに対するイオン注入の傾斜角であり、ローテンション角は、ノッチ方向を０°として、イオン注入の回転角度を示す角度である。また、例えば、上記範囲のドーズ量を、チルト角４５°で回転イオン注入により注入しても構わない。
また、チルト角や加速エネルギーはＭＩＳＦＥＴの設計上、要求されるシリサイド膜厚やオーバーラップ長を考慮して適切な値を設定すればよい。例えば、シリサイド膜厚を３０ｎｍとしようとする場合、イオン注入のＲｐ（Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）が２７ｎｍと、ほぼ狙いのシリサイド膜厚と同等となる１０ｋｅｖ、チルト角３０°とすればよい。また、例えば、シリサイド膜厚を１５ｎｍとしようとする場合、イオン注入のＲｐ（Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）が１５ｎｍとなる５ｋｅｖ、チルト角３０°とすればよい。
ここで、傾斜角θは、ゲート電極の幾何学的配置、チルト角およびローテーション角から一義的に決まる。傾斜角θは、横方向の拡散を制御し、ショートチャネル効果耐性を向上させる観点から、１５°以上７５°以下であることが望ましく、３０°以上６０°以下であることがより望ましい。
次に、図１（ｃ）に示すように、ゲート電極１６の両側のシリコン基板上にニッケル（Ｎｉ）を含む金属膜として、例えば、ニッケル膜２２を、例えば、スパッタ法により堆積する。ニッケル膜２２の膜厚は、例えば、３０ｎｍである。
次に、第１の熱処理としてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を、例えば、窒素雰囲気やアルゴン雰囲気等の非酸化性雰囲気で、例えば、３２５℃、１分間行う。その後、図１（ｄ）に示すように、公知の薬液処理により、未反応のニッケル膜２２を除去する。そして、その後、第１の熱処理の温度よりも高温で、第２の熱処理を行う。第２の熱処理としてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を、例えば、窒素雰囲気やアルゴン雰囲気等の非酸化性雰囲気で、例えば、４５０℃、１分間行う。
これらの熱処理により、ニッケル膜２２とシリコン基板１０を反応させて、ソース・ドレインエクステンションとなるニッケルシリサイド層２４ａを形成する。この時、ポリシリコンのゲート電極１６とニッケル膜２２も反応し、ゲート電極１６上にもニッケルシリサイド層２４ｂが形成される。
第１の熱処理は、ニッケル膜２２とシリコン基板１０を反応させてニッケルシリサイド層２４ａを形成する。第２の熱処理は形成されたニッケルシリサイド層２４ａを、例えば、Ｎｉ２Ｓｉ相からＮｉＳｉ相に相転移させることで低抵抗化する。
第１の熱処理の温度は２７５℃以上３５０℃以下であることが望ましい。２７５℃未満では、ニッケル膜２２とシリコン基板１０との反応が十分生じず、最終的なニッケルシリサイド層２４ａのシート抵抗を十分低抵抗にできない恐れがあるからである。また、３５０℃を超えると、高濃度窒素層２０によるシリサイド成長制御が不安定になる恐れがあるからである。
第２の熱処理の温度は、第１の熱処理の温度よりも高温であれば、特に限定されるものではないが、４００℃以上４５０℃以下であることが望ましい。
ニッケルシリサイド層２４ａは、ソース・ドレインエクステンションとなる。後に、詳述するように高濃度窒素層２０の存在により、ニッケルシリサイド層２４ｂの膜厚および横方向成長が、適切に制御される。すなわち、高濃度窒素層２０の存在により、ニッケルシリサイドの成長がセルフリミッティングになるとともに、ニッケルシリサイドの異常成長が抑制され、膜厚および横方向の成長が均一化する。また、高濃度窒素層２０の存在により、ニッケルシリサイド層２４ａの側面形状を、シリコン基板１０表面から深さ方向にむけてチャネル領域から遠ざかる方向に傾斜を有する平面形状に形成できる。すなわち、図１（ｄ）のように、断面でみれば、チャネル領域とニッケルシリサイド層２４ａとの接合部が直線的な傾斜形状となる。この形状は、窒素を斜めにイオン注入することによって形成された高濃度窒素層の窒素濃度プロファイルまたはニッケルシリサイド層２４ａの結晶情報を反映して形成されると考えられる。
次に、図１（ｅ）に示すように、形成されたニッケルシリサイド層２４ａ越しに、ソース・ドレイン不純物イオン注入を行う。このイオン注入は、シリコン基板１０とニッケルシリサイド２４ａとのショットキー接合抵抗を低抵抗化するために行う。ｎＭＩＳＦＥＴの場合には不純物として、例えば、ＰまたはＡｓを注入する。ｐＭＩＳＦＥＴの場合には不純物として、例えば、ＢまたはＢＦ２を注入する。不純物のドーズ量は、例えば、１．０ｅ１５ａｔｏｍｓ／ｃｍ２以上１．０ｅ１６ａｔｏｍｓ／ｃｍ２以下の範囲である。
その後、６００℃程度の温度で活性化アニールを行い、不純物をシリサイド中で拡散させ、シリサイド／シリコン界面で活性化させる。このソース・ドレイン不純物注入の際に、シリサイド／シリコン界面に形成されるショットキー接合のショットキー障壁高さを制御する目的で、ショットキー障壁高さを変調する効果を有する元素、例えば、Ｓ、Ｙｂ、Ａｌ等を共注入しても構わない。
上記方法で製造される半導体装置のＭＩＳＦＥＴは、高濃度窒素層によってソース・ドレインエクステンションのシリサイドの成長がセルフリミッティングとなる。また、同時に異常成長も抑制される。これにより、ゲート電極下部へのソース・ドレインエクステンションのオーバーラップ量Ｌｏｖの、設計値に対するばらつきおよびゲート幅方向でみたばらつきを大幅に抑制することが可能となる。Ｌｏｖのばらつきは、チャネル長のばらつきとなるため、直接ＭＩＳＦＥＴの閾値ばらつきとなる。したがって、この製造方法により、ＭＩＳＦＥＴの閾値ばらつきの大幅な低減が可能である。
また、チャネル領域とニッケルシリサイド層２４ａとの接合部が直線的な傾斜形状となることにより、チャネル領域深部でのソースエクステンションとドレインエクステンションとの距離を、従来と比較して、実質的に長く確保することが可能となる。したがって、チャネル深部でのパンチスルーが抑制され、ショートチャネル効果耐性が一層向上する。
また、膜厚方向に対しても、高濃度窒素層によってシリサイドの成長がセルフリミッティングになり、かつ、異常成長が抑制される。したがって、ソース・ドレインエクステンションのシート抵抗も安定するとともに、ジャンクションリークが低減される。
次に、本実施の形態の作用・効果について、実験結果等に基づき説明する。図２は、ソース・ドレインエクステンションの断面ＴＥＭ像である。図２（ａ）が窒素の斜めイオン注入を行った場合、図２（ｂ）は窒素の斜めイオン注入を行っていない場合である。
図２で示す試料の製造条件は、下記の通りである。
半導体基板：（１００）シリコン
窒素の斜めイオン注入：ドーズ量１．０ｅ１５ａｔｏｍｓ／ｃｍ２、１０ｋｅＶ、チルト角４５°、ローテンション角２３°、１１３°、２０３°、２９３°の４分割。
ニッケル膜：膜厚３０ｎｍ、スパッタ法。
第１の熱処理：ＲＴＡ、３２５℃、１分
第２の熱処理：ＲＴＡ、４５０℃、１分
図２より、窒素の斜めイオン注入を行うことで、ニッケルのシリコン中の拡散が制御され、ニッケルシリサイド層底面での異常成長が抑制され、均一な膜厚のニッケルシリサイド層が形成されていることがわかる。また、横方向のニッケルシリサイド層の成長も制御され、特に、ニッケルシリサイド層のチャネル領域との接合部には、シリコン基板表面から斜め下方へとほぼ一定の角度で傾斜したファセット面が形成されている。
図３は、図２（ａ）のシリサイド層の透過電子線回折観察結果を示す図である。透過電子線回折像の解析結果より、形成されているシリサイドはポイント１、ポイント２、ポイント３のいずれも、ＮｉＳｉ（ニッケルモノシリサイド）相であることが確認された。このように、上記の製造方法によって形成されるシリサイド層は、ＮｉＳｉ２相よりも低抵抗のＮｉＳｉ相で形成されていることがわかる。ＮｉＳｉ相とチャネル領域のシリコンとは、格子整合がないことが確認されている。
図４は、ソース・ドレインエクステンションのシリサイド／シリコン界面の平面ＴＥＭ像である。図２（ａ）が窒素の斜めイオン注入を行った場合、図２（ｂ）は窒素の斜めイオン注入を行っていない場合である。試料の製造条件は図２の場合と同様である。また、界面形状の観察のためにＨＦ処理により、表面の絶縁膜やシリサイド層を剥離している。
図４から明らかなように、シリサイド／シリコン界面のラフネスが窒素の斜めイオン注入を行うことで大きく改善していることがわかる。図４（ｂ）の窒素イオン注入なしの場合のエッジラフネスのσが１４．５ｎｍであるのに対し、図４（ａ）の窒素イオンありの場合のσが５．５ｎｍと改善されている。
図５は、ソース・ドレインエクステンションのシリサイド／シリコン界面の平面ＴＥＭ像である。図５（ａ）が窒素の斜めイオン注入を行った場合、図５（ｂ）は窒素の斜めイオン注入を行っていない場合である。試料の製造条件は図２、図４の場合と同様である。なお、図４のようなＨＦ処理は行っていない。
図５（ｂ）の窒素イオン注入なしの場合は、ニッケルシリサイドの粒径が大きく、ボイドが形成されている。これに対し、図５（ａ）の窒素イオン注入ありの場合は、ニッケルシリサイドの粒径が小さくなり、ボイドの形成も抑制される。このように、窒素イオン注入によりボイドや凝集の生じない安定したシリサイド層の形成が可能となる。
図６は、窒素イオン注入ドーズ量とシリサイド層のシート抵抗の関係を示す図である。試料の製造条件は、窒素イオン注入の、ドーズ量を変化させていること、チルト角を７°とし分割を行っていないこと、第１の熱処理温度を３２５℃、３５０℃、４００℃で変化させていること以外は図２、図４、図５の場合と同様である。
ここで、シート抵抗値は形成されたシリサイド層の膜厚に反比例する。窒素原子によるシリコン中でのニッケル原子の拡散阻害効果によって、形成されるニッケルシリサイド層の膜厚が、窒素のイオン注入ドーズ量が増加するにつれ減少していることがわかる。
図６は、窒素イオン注入によって、適切な窒素濃度プロファイルを形成することにより、形成されるニッケルシリサイドの成長をセルフリミティングにして、膜厚および横方向成長量を制御できることを示している。
第１の熱処理温度が４００℃の場合は、シート抵抗値の窒素注入ドーズ量依存性は小さくなっている。これは、４００℃におけるシリコン中でのニッケルの拡散速度が速く、この温度では窒素による拡散抑制効果が少ないことを示唆している。このため、第１の熱処理温度は、２７５℃以上３５０℃以下であることが望ましい。
また、窒素イオンドーズ量が５．０ｅ１４ａｔｏｍｓ／ｃｍ２未満の場合には、窒素イオン注入がない場合と比較して顕著な抵抗抑制効果が見られず、この範囲のドーズでは窒素による拡散抑制効果が少ないことを示唆している。したがって、窒素イオンドーズ量は５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上であることが必要である。そして、１．０ｅ１５ａｔｏｍｓ／ｃｍ２以上であることがより望ましい。
図７は、シリサイド層の断面ＴＥＭ像と透過電子線回折観察結果を示す図である。試料の製造条件は、図６の場合と基本的に同様である。ただし、窒素イオンドーズ量は２．０ｅ１５ａｔｏｍｓ／ｃｍ２であり、第１の熱処理温度が３２５℃である。図７によれば、このドーズ量では、窒素が過剰になり、ニッケル原子の拡散阻害効果が大きすぎて均一なニッケルシリサイド膜が形成されていないことがわかる。
以上の結果より、窒素イオンドーズ量は、５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下であることが必要であり、望ましくは、１．０ｅ１５ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下である。
（第１の実施の形態の変形例）
本変形例は、第１の実施の形態において、ソース・ドレイン不純物をシリサイド層形成後にイオン注入することにかえて、シリサイド層形成前にイオン注入すること以外は、第１の実施の形態と同様である。半導体基板や半導体化合物の種類あるいはプロセス条件、ＭＩＳＦＥＴの設計によって、ソース・ドレイン不純物をイオン注入するタイミングを適宜、最適なものに選択すればよい。また、ソース・ドレイン不純物を注入しないことを選択しても構わない。
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴがＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ） ＭＩＳＦＥＴであること以外は第１の実施の形態およびその変形例と同様である。したがって、第１の実施の形態およびその変形例と重複する内容については記載を省略する。
図８は、本実施の形態の製造方法を示す工程断面図である。
第１の実施の形態と異なり、図８（ａ）に示すように、例えばシリコンの支持基板３０の上にＢＯＸ層３２を介してＳＯＩ層３４が設けられた、いわゆるＳＯＩ基板にＭＩＳＦＥＴを形成する。ここで、ＳＯＩ層の膜厚は、例えば、２０ｎｍ以上５０ｎｍ以下の範囲の極薄膜とする。
まず、ＳＯＩ層３４に公知の方法により、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離層１２を形成する。続いて、ゲート絶縁膜１４をＳＯＩ層３４上に形成する。
その後の、製造方法は基本的に第１の実施の形態と同様である。もっとも、図８（ｂ）におけるイオン注入の際に、図８（ｄ）において形成されるシリサイド層２４ａの下面が、ＢＯＸ層３２の上面に到達しないよう、窒素の斜めイオン注入の加速エネルギー等の条件を設定することが望ましい。
薄膜ＳＯＩ基板にＭＩＳＦＥＴを形成する際には、ソース・ドレインエクステンションのシリサイド層がＢＯＸ層３２の上面までシリサイド化されてしまうことによる寄生抵抗の増大が問題となる。ソース・ドレインエクステンションのシリサイド層がＢＯＸ層３２の上面までシリサイド化されてしまうと、ドレイン領域のシリサイド／シリコン界面の接合面積が減少する。このため、接合部での抵抗が増大して、ドレイン端の寄生抵抗が増大する。
本実施の形態の半導体装置の製造方法によれば、窒素高濃度層をシリサイド化前に設けることで、シリサイド層の底面の深さ方向位置を制御し、シリサイド層がＢＯＸ層上面に接しないようにすることができる。したがって、寄生抵抗の低減された高駆動力のＳＯＩ ＭＩＳＦＥＴを有する半導体装置を容易に実現することが可能となる。
また、第１の実施の形態と同様、閾値が安定し、かつ、ジャンクションリークの少ないＳＯＩ ＭＩＳＦＥＴを実現することができる。上述のように、特に、極薄ＳＯＩ上のＭＩＳＦＥＴでは、シリコンの細線部のニッケルシリサイド化が促進され異常成長することが問題となる。しかし、本実施の形態によれば、シリサイド化を制御することで、異常成長によりチャネル部にシリサイドが伸びることも抑制することが可能である。したがって、オーバーラップ長Ｌｏｖの制御が可能となる。
また、第１の実施の形態同様、ソース・ドレイン不純物をシリサイド層形成後にイオン注入することにかえて、シリサイド層形成前にイオン注入する製造方法としてもかまわない。
（第３の実施の形態）
本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴがＦｉｎＦＥＴであること以外は第２の実施の形態と同様である。したがって、第２の実施の形態およびその変形例と重複する内容については記載を省略する。なお、ＦｉｎＦＥＴとは、板状（Ｆｉｎ形状）の半導体基板を両側面から挟み込むようにゲート電極を設けるＭＩＳＦＥＴである。ゲートの支配力が向上するため、ゲート長の短い微細ＭＩＳＦＥＴの実現が容易となる。
図９Ａ〜図９Ｅは、本実施の形態の製造方法を示す工程断面図である。また、図９Ａ〜Ｅにおいて、左図は、ＦｉｎＦＥＴのチャネル長方向に平行な断面図である。そして、右図は左図のＡ−Ａ断面図である。
第２の実施の形態と異なり、ＢＯＸ層３２上のＳＯＩ層上に、例えば、窒化膜や酸化膜のハードマスク層を形成する。その後、公知のリソグラフィー技術およびＲＩＥにより、Ｆｉｎパターンをハードマスク層に転写する。形成されたハードマスク層によるパターンをマスクにＳＯＩ層をＢＯＸ層３２の上面までエッチングすることで、図９Ａに示すようにシリコンのＦｉｎ構造４０を形成する。
続いて、ゲート絶縁膜１４およびゲート電極１６をＦｉｎ構造４０上に形成する。ここでは図示しないが、Ｆｉｎ構造４０の両側面上にも、ゲート絶縁膜１４およびゲート電極１６を形成する。
その後の、製造方法は基本的に第２の実施の形態と同様である。もっとも、図９Ｂに示すようにイオン注入の際に、ソース・ドレイン領域のＦｉｎ構造４０の両側面のソース・ドレイン領域にも十分窒素が注入され、高濃度窒素層２０が形成できるイオン注入条件とすることが必要である。また、図示されない、Ｆｉｎ構造４０の両側面に形成されるゲート電極に対しても、それぞれのゲート電極の側面に対し外側から内側へと向かう方向に、所定の傾斜角を有してイオン注入される条件とすることが必要である。
一般に、ＦｉｎＦＥＴでは、ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されてしまうことによる寄生抵抗の増大が問題となる。ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されてしまうと、ドレイン領域のシリサイド／シリコン界面の接合面積が減少するため接合部での抵抗が増大する。このため、ドレイン端の寄生抵抗が増大する。
本実施の形態の半導体装置の製造方法によれば、窒素高濃度層２０をシリサイド化前に設けることで、図９Ｄに示すように、ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されることを抑制できる。したがって、寄生抵抗の低減された高駆動力のＦｉｎＦＥＴを有する半導体装置を容易に実現することが可能となる。
このように、ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されることを抑制できるため、従来、この問題を回避するために用いられてきた、エレベーテッドソース・ドレイン構造の適用しないことも可能となり、工程の簡略化を図ることができる。また、エレベーテッドソース・ドレイン構造を適用しないことによって、寄生容量も低減し、ＭＩＳＦＥＴの高速化の実現が可能となる。さらに、エレベーテッドソース・ドレイン構造を適用しないことによって、ソース・ドレイン領域のＦｉｎ構造４０が単純化されるため、バー型のコンタクトブラグをソース・ドレインコンタクトに使用することも容易となる。
また、第１および第２の実施の形態と同様の作用により、閾値が安定し、かつ、ジャンクションリークの少ないＦｉｎＦＥＴを実現することができる。上述のように、特に、極ＦｉｎＦＥＴでは、シリコンの細線部のニッケルシリサイド化が促進され異常成長する、いわゆる細線効果が問題となる。しかし、本実施の形態によれば、シリサイド化を制御することで、細線効果によりチャネル部にシリサイドが伸びる異常成長も抑制することが可能である。したがって、オーバーラップ長Ｌｏｖの制御が可能となる。
また、第１および第２の実施の形態同様、ソース・ドレイン不純物をシリサイド層形成後にイオン注入することにかえて、シリサイド層形成前にイオン注入する製造方法としてもかまわない。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、ＭＩＳＦＥＴを形成する半導体基板としてシリコンを例に説明したが、シリコン以外でも、ゲルマニウム（Ｇｅ）基板あるいはシリコン・ゲルマニウム（ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）基板であっても構わない。
また、ニッケルを含む金属膜として、ニッケル膜を例に説明したが、例えば、ニッケルに白金（Ｐｔ）を含む膜や、ニッケルにパラジウム（Ｐｄ）を含む膜であっても構わない。ニッケルが金属膜に含まれる以上、高濃度窒素層による金属半導体化合物の成長の抑制効果が期待できるからである。また、金属半導体化合物層についても、ニッケルシリサイドに限られず、例えば、ニッケルプラチナシリサイドまたはニッケルパラジウムシリサイドであっても構わない。
また、立体構造素子として、実施の形態では、Ｔｒｉ−ｇａｔｅのＦｉｎＦＥＴを例に説明したが、この構造に限られることなく、例えば、Ｄｏｕｂｌｅ−ｇａｔｅのＦｉｎＦＥＴやＮａｎｏ−ｗｉｒｅ ＭＩＳＦＥＴであっても構わない。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ バルクシリコン基板
１２ 素子分離層
１４ ゲート絶縁膜
１６ ゲート電極
１８ ゲート側壁
２０ 高濃度窒素層
２２ ニッケル膜
２４ａ ニッケルシリサイド層
２４ｂ ニッケルシリサイド層
３０ 支持基板
３２ ＢＯＸ層
３４ ＳＯＩ層
４０ Ｆｉｎ構造

Claims (4)

  1. ＭＩＳＦＥＴを備える半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記ゲート電極の両側の前記半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、
    前記ゲート電極の両側の前記半導体基板の、窒素が注入された領域上にニッケルを含む金属膜を堆積し、
    前記金属膜と前記領域とを反応させ金属半導体化合物層を形成する第１の熱処理を行い、
    前記第１の熱処理の後、未反応の前記金属膜を薬液処理により除去し、前記第１の熱処理の温度よりも高温で第２の熱処理を行い、
    前記第１の熱処理の温度が２７５℃以上３５０℃以下で、
    前記第２の熱処理後の前記金属半導体化合物層がＮｉＳｉ（ニッケルモノシリサイド）相で形成され、チャネル領域との接合部にはファセット面が形成されていることを特徴とする半導体装置の製造方法。
  2. 前記ＭＩＳＦＥＴがＦｉｎＦＥＴまたはＳＯＩ ＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体装置の製造方法。
  3. ＭＩＳＦＥＴを備える半導体装置の製造方法であって、
    ＳＯＩ基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記ゲート電極の両側の前記ＳＯＩ基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、
    前記ゲート電極の両側の前記ＳＯＩ基板の、窒素が注入された領域上にニッケルを含む金属膜を堆積し、
    前記金属膜と前記領域とを反応させ金属半導体化合物層を形成する第１の熱処理を行い、
    前記第１の熱処理の後、未反応の前記金属膜を薬液処理により除去し、前記第１の熱処理の温度よりも高温で第２の熱処理を行い、
    前記第１の熱処理の温度が２７５℃以上３５０℃以下で、
    前記第２の熱処理後の前記金属半導体化合物層がＮｉＳｉ（ニッケルモノシリサイド）相で形成され、チャネル領域との接合部にはファセット面が形成されていることを特徴とする半導体装置の製造方法。
  4. ＦｉｎＦＥＴを備える半導体装置の製造方法であって、
    半導体で形成されるＦｉｎ構造の両側面上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記Ｆｉｎ構造の両側面上に形成される前記ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記ゲート電極の両側の前記Ｆｉｎ構造中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、
    前記ゲート電極の両側の前記Ｆｉｎ構造の、窒素が注入された領域上にニッケルを含む金属膜を堆積し、
    前記金属膜と前記領域とを反応させ金属半導体化合物層を形成する第１の熱処理を行い、
    前記第１の熱処理の後、未反応の前記金属膜を薬液処理により除去し、前記第１の熱処理の温度よりも高温で第２の熱処理を行い、
    前記第１の熱処理の温度が２７５℃以上３５０℃以下で、
    前記第２の熱処理後の前記金属半導体化合物層がＮｉＳｉ（ニッケルモノシリサイド）相で形成され、チャネル領域との接合部にはファセット面が形成されていることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2813948B2 (ja) 1993-10-25 1998-10-22 マークテック株式会社 磁粉液用粉末状分散剤

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102437029A (zh) * 2011-07-12 2012-05-02 上海华力微电子有限公司 一种改进源漏掺杂离子注入方式的方法
JP5613640B2 (ja) * 2011-09-08 2014-10-29 株式会社東芝 半導体装置の製造方法
US20140106529A1 (en) * 2012-10-16 2014-04-17 Stmicroelectronics (Crolles 2) Sas Finfet device with silicided source-drain regions and method of making same using a two step anneal
CN103779222A (zh) * 2012-10-23 2014-05-07 中国科学院微电子研究所 Mosfet的制造方法
US9064942B2 (en) * 2013-01-28 2015-06-23 International Business Machines Corporation Nanowire capacitor for bidirectional operation
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
CN105023843A (zh) * 2014-04-22 2015-11-04 联华电子股份有限公司 半导体元件的制作方法
KR102502885B1 (ko) 2015-10-06 2023-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102551349B1 (ko) 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
FR3088483B1 (fr) * 2018-11-14 2022-01-14 Commissariat Energie Atomique Transistor a blocs de source et de drain siliciures proches du canal
US11114157B1 (en) 2020-04-23 2021-09-07 Western Digital Technologies, Inc. Low resistance monosilicide electrode for phase change memory and methods of making the same
US11758831B2 (en) 2020-04-23 2023-09-12 Western Digital Technologies, Inc. Low resistance multi-layer electrode for phase change memory and methods of making the same
US20210399094A1 (en) * 2020-06-22 2021-12-23 Stmicroelectronics (Crolles 2) Sas Electronic security component
US11508823B2 (en) * 2020-12-23 2022-11-22 International Business Machines Corporation Low capacitance low RC wrap-around-contact

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH07221297A (ja) * 1994-01-28 1995-08-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002184717A (ja) * 2000-10-02 2002-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005259956A (ja) * 2004-03-11 2005-09-22 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2006059843A (ja) * 2004-08-17 2006-03-02 Toshiba Corp 半導体装置とその製造方法
JP2009111214A (ja) * 2007-10-31 2009-05-21 Renesas Technology Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100426525C (zh) * 1996-02-07 2008-10-15 松下电器产业株式会社 半导体器件及其制造方法
US6071782A (en) * 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US20020061639A1 (en) 2000-10-02 2002-05-23 Kazuichiroh Itonaga Semiconductor device and method for manufacturing the same
US7105429B2 (en) * 2004-03-10 2006-09-12 Freescale Semiconductor, Inc. Method of inhibiting metal silicide encroachment in a transistor
US7056773B2 (en) * 2004-04-28 2006-06-06 International Business Machines Corporation Backgated FinFET having different oxide thicknesses
JP2007019205A (ja) 2005-07-07 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7791140B2 (en) * 2006-02-13 2010-09-07 Nxp B.V. Double-gate semiconductor devices having gates with different work functions and methods of manufacture thereof
JP4143096B2 (ja) * 2006-04-25 2008-09-03 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH07221297A (ja) * 1994-01-28 1995-08-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002184717A (ja) * 2000-10-02 2002-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005259956A (ja) * 2004-03-11 2005-09-22 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2006059843A (ja) * 2004-08-17 2006-03-02 Toshiba Corp 半導体装置とその製造方法
JP2009111214A (ja) * 2007-10-31 2009-05-21 Renesas Technology Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2813948B2 (ja) 1993-10-25 1998-10-22 マークテック株式会社 磁粉液用粉末状分散剤

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