JP5342154B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造技術および半導体装置に関し、特に、半導体チップにおける外部との電気的接続構造の形成に適用して有効な技術に関するものである。

ボールグリッドアレイ構造のＬＳＩを構築する場合、ＢＧＡ（Ball Grid Array）型、再配線構造を用いたＣＳＰ、またはバンプ電極構造の形態をとることが考えられる。

ＢＧＡ型では、パッケージとしてのワイヤボンディングが必要となり、再配線構造では半導体チップのパッシベーション膜上での再配線が必要となる。これらはＬＳＩチップのＩＯ領域に設けられたパッドに接続される。

これに対して、バンプ電極構造はＬＳＩチップ内の最上層金属配線層にて、バンプ電極を構成するボールへの接続を行うため、電源配線およびＧＮＤ配線はＩＯセルを経由せず、下層配線層に直接接続され、パッドを持たない構造となっている。

従って、上記のようにＢＧＡ型および再配線構造と、バンプ電極構造とでは、レイアウト構造が異なるため、同一ＬＳＩで上記の２つのパッケージ形態を混在させることを考えた場合、最上層配線に開口するための専用マスクを、それぞれに別個に作成しておく必要がある。

特開２００３−２７３１５４号公報（特許文献１）には、半導体チップ領域の能動素子面の四隅付近に、ワイヤボンディング用パッド領域および再配線用パッド領域の両方を備えたメタル配線層を形成し、さらにそのメタル配線層上をパッシベーション膜で覆い、半導体チップの実装形態に合わせてワイヤボンディング用パッド領域または再配線用パッド領域のいずれかの上のパッシベーション膜を選択的に除去して開口する技術を開示されている。それにより、コストを上昇させず、かつ半導体装置のサイズを増大させることなくリード端子付きパッケージにもＣＳＰ（Chip Size Package）にも半導体チップを対応させることを可能としている。

特開平１１−８７４００号公報（特許文献２）は、半導体チップに形成された集積回路を外部に電気的に接続するためのパッド部において、パッド部を覆う保護膜を選択的に開口することで２つの接続部を形成し、ワイヤボンディングおよびバンプ接続のいずれの形態でも外部と電気的に接続できる構造として、半導体装置の開発効率と量産効率とを向上する技術を開示している。
特開２００３−２７３１５４号公報 特開平１１−８７４００号公報

しかしながら、上記特許文献１に開示された技術は、再配線構造を前提としたものである。そして、通常の再配線構造はＩＯセルと接続するパッドに接続するものである。よって、上記特許文献１の場合、ワイヤボンディング用パッドの数に対応した再配線用パッド領域を用意する必要がある。従って、半導体チップで必要とされるワイヤボンディング用パッドの数が増えると、それと同じ数だけ、再配線用パッド領域、および再配線上に形成されるバンプ電極の数を増やすことになる。これよって、半導体チップ（以下、単にチップと記す）の小型化が阻害されるという不具合が生じる。

また、上記特許文献２に開示された技術の場合、バンプ電極による実装形態とすると、ワイヤボンディング用の接続部が開口され、常時露出した状態となっていることから、ワイヤボンディング用の接続部での腐食の発生等が懸念される。また、ワイヤボンディングによる実装形態とすると、バンプ電極も形成されていることから、ワイヤとバンプ電極とが短絡してしまう虞がある。

また、本発明の他の目的は、半導体装置を小型化できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

（１）本発明による半導体装置の製造方法は、
（ａ）分割領域によって複数のチップ領域に区画された半導体基板上にて、前記複数のチップ領域の各々に集積回路を形成する工程、
（ｂ）前記複数のチップ領域の各々内にて、第１回路領域から第２回路領域に延在し、前記集積回路と電気的に接続する第１配線を前記集積回路の上層に形成する工程、
（ｃ）前記第１回路領域の前記第１配線の一部を第１パッドと規定し、前記第２回路領域の前記第１配線の一部を第２パッドと規定する工程、
（ｄ）前記第１配線の存在下で前記半導体基板上に保護膜を形成する工程、
（ｅ）前記第１パッド上または前記第２パッド上の前記保護膜に開口部を形成する工程、
（ｆ）前記分割領域に沿って前記半導体基板を切断し、個々の半導体チップに分割する工程、
（ｇ）前記半導体チップの各々を実装基板に実装し、ボンディングワイヤまたはバンプ電極を介して前記半導体チップの各々と前記実装基板とを電気的に接続する工程、
を含み、
前記（ｇ）工程において、前記ボンディングワイヤを介して前記半導体チップの各々と前記実装基板とを電気的に接続する場合には、前記（ｅ）工程において前記開口部は前記第１パッド上の前記保護膜に形成し、前記（ｇ）工程において前記ボンディングワイヤを前記開口部下にて前記第１パッドに接続し、
前記（ｇ）工程において、前記バンプ電極を介して前記半導体チップの各々と前記実装基板とを電気的に接続する場合には、前記（ｅ）工程において、前記開口部は前記第２パッド上の前記保護膜に形成し、さらに前記開口部下にて前記第２パッドと接続する前記バンプ電極を前記第２パッド上に形成するものである。

（２）本発明による半導体装置は、
主面に集積回路が形成され、外周に沿って複数配置された入出力回路を含む第１回路領域と、前記第１回路領域間に配置された第２回路領域とが規定された半導体チップと、
前記第２回路領域上に形成され、前記集積回路と電気的に接続するバンプ電極とを有するものである。

（３）本発明による半導体装置は、上記（２）の半導体装置において、
前記第１回路領域および前記第２回路領域よりも前記半導体チップの中心に近い第３回路領域が規定され、
前記第２回路領域および前記バンプ電極は、さらに前記第１回路領域と前記第３回路領域との間に配置され、
前記バンプ電極のうち、前記第１回路領域間の前記第２回路領域上の１つまたは隣り合う２つの前記バンプ電極と、前記第１回路領域と前記第３回路領域との間の前記第２回路領域上の１つまたは隣り合う２つの前記バンプ電極とが、正三角形の各頂点となるように前記バンプ電極が配置されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）ワイヤボンディングで実装されるチップとバンプ電極で実装されるチップとで、製造工程を共通化できる。
（２）半導体装置を小型化できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１の半導体装置は、たとえばＢＧＡ型の半導体装置であり、図１は、本実施の形態１の半導体装置に含まれるチップ１のレイアウトを説明する平面図である。また、図２は図１中の領域Ａ１を拡大して示す要部平面図であり、図３および図４は図２中のＡ−Ａ線に沿った断面を示し、図５および図６は図２中のＢ−Ｂ線に沿った断面を示し、図７および図８は図２中のＣ−Ｃ線に沿った断面を示し、図９および図１０は図２中のＤ−Ｄ線に沿った断面を示している。また、図３および図４は外部接続用電極（バンプ電極あるいはボンディングワイヤ接続用のボンディングパッド）と信号用配線との接続状態を示し、図５〜図１０は外部接続用電極と電源・ＧＮＤ（基準電位）用配線との接続状態を示し、図３〜図１０中の太線矢印は電流経路を示している。図１１は、図１中の領域Ａ２にて形成された配線のレイアウト（平面）を示している。

図１〜図１１に示すように、チップ１においては、たとえば単結晶シリコンからなる半導体基板２の主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等の半導体素子３およびその半導体素子３と電気的に接続する配線４〜７等が設けられている。配線４〜６は、たとえば酸化シリコン等からなる層間絶縁膜８〜１０に形成した配線形成用の溝に銅または銅合金を埋め込むことで形成されている。また、配線４の上層に形成された配線５および配線５の上層に形成された配線６が形成された溝については、底部に下層の配線との接続用の孔が設けられており、これら溝および孔を一括して銅または銅合金を埋め込むことで、下層の配線との接続用のプラグと配線とが一体に形成された構造となっている。なお、配線４〜６が形成された溝および孔の側壁および底面には、配線４〜６を形成する銅の層間絶縁膜８〜１０等への拡散を防ぐために、チタン、窒化チタン、タンタルまたは窒化タンタル等の単層膜またはこれらの積層膜がバリア絶縁膜として形成されているが、図３〜図１０中での図示は省略している。最上層の配線（第１配線）７は、たとえばアルミニウム膜またはアルミニウム合金膜を主導電層とする配線で、半導体基板２上に成膜されたアルミニウム膜またはアルミニウム合金膜をエッチングでパターニングすることで形成されている。配線７上には、たとえば酸化シリコン等の絶縁膜（保護膜）１１および窒化シリコン膜等の絶縁膜からなる表面保護膜（保護膜）１２が形成されている。また、本実施の形態１では、保護膜として酸化シリコン膜と窒化シリコン膜との積層膜を例示するが、これに限られるものではなく、たとえば窒化シリコン膜１２等、単層の絶縁膜のみで形成することも可能である。

また、上記の絶縁膜１１および絶縁膜１２の一部は開口されており、上記の配線７が露出している領域となっている。

上記配線７の一部は、上記開口部から露出された領域となっている。この配線７が露出した領域は、バンプ電極１３が接続されるバンプ接続部（第２パッド）１５、ボンディングワイヤ１４が接続されるボンディングパッド（第１パッド）１６および検査用探針が接触するテスト用パッド１７となるための領域であり、その平面形状が他の配線７の領域と比較して、幅広に形成されている。

最上層の配線７は、下層の配線４、５、６との電気的接続をチップ１の外周に沿って配置された入出力回路形成領域（第１回路領域）ＡＩＯにて行い、入出力回路形成領域ＡＩＯから相対的にチップ１の平面内側の領域（第２回路領域）へ延在している。また、ボンディングパッド１６およびテスト用パッド１７は、平面ではその入出力回路形成領域ＡＩＯに配置されている。

図３および図４に示すように、信号用配線となる配線７は、入出力回路形成領域ＡＩＯにて下層の配線４、５、６と電気的に接続し、入出力回路形成領域ＡＩＯに形成された入出力回路（半導体素子３を含む）および配線４を経由して、チップ１の内部に形成されたロジック（デジタル系）回路に電気的に接続されている。

図５および図６に示すように、電源電位または基準電位と電気的に接続する電源・ＧＮＤ用配線となる配線７は、入出力回路形成領域ＡＩＯにて下層の配線４、５、６と電気的に接続し、配線４を経由して、チップ１の内部に形成されたロジック回路への給電を行っている。電源・ＧＮＤ用配線となる配線７が電気的に接続する電源・ＧＮＤ用の配線４、５、６は、同じ配線層において複数の配線が同じ方向に延在し、１つ上層または下層の同電位の複数の配線が平面で交差する方向に延在する構造（以降、メッシュ構造と記す）となっている。図５および図６では、配線７が入出力回路形成領域ＡＩＯにて、１つ下層の配線６と接続している例を図示しているが、入出力回路形成領域ＡＩＯに加えて、それ以外の個所でも配線７が配線６と接続する構造であってもよい。

図７〜図１１に示すように、本実施の形態１においては、電源・ＧＮＤ用配線となる配線７はスリット構造となっており、下層の配線６と接続されることにより、図１１に示すメッシュ配線を形成している。なお、たとえば第１配線層を電源配線とし、第２配線層をＧＮＤ配線とするような構成とすれば、単一の配線層でもメッシュ配線は構成できることは明らかである。入出力回路形成領域ＡＩＯ以外の領域（たとえば領域Ａ２）でも複数個所で下層の配線６に接続している。この領域（第２回路領域）Ａ２においては、配線７の下層の配線層（第２配線層）に形成された配線（第３配線）４、５、６もメッシュ構造となっている。

このように、電源・ＧＮＤ用配線となる配線４、５、６、７は、メッシュ構造とし、複数個所で上層および下層の配線と接続する構造とすることにより、安定した給電を行うことが可能となる。また、領域Ａ２内のメッシュ構造となっている配線７にもバンプ接続部（第３パッド）１５を設けて、接続するバンプ電極１３をさらに形成してもよい。

図２〜図１０に示すように、本実施の形態１においては、バンプ電極１３によりチップ１が外部との電気的接続を行う場合においても、ボンディングワイヤ１４によりチップ１が外部との電気的接続を行う場合においても、１本の配線７には、バンプ接続部１５およびボンディングパッド１６の両方が形成されている。ただし、すべての配線７にバンプ接続部１５およびボンディングパッド１６が設けられているわけではなく、バンプ接続部１５が設けられていないボンディングパッド１６も存在している。

バンプ電極１３によりチップ１が外部との電気的接続を行う場合には、バンプ電極１３を形成する位置における絶縁膜１１および表面保護膜１２にバンプ接続部１５に達する開口部１８を形成し、ボンディングパッド１６およびテスト用パッド１７上は、絶縁膜１１および表面保護膜１２で覆ったままの状態とする。バンプ電極１３の形成時にボンディングパッド１６およびテスト用パッド１７上を絶縁膜１１および表面保護膜１２で覆ったままの状態とするのは、バンプ電極１３となるはんだのリフロー熱でボンディングパッド１６およびテスト用パッド１７が溶融してしまうのを防止するためである。

一方、ボンディングワイヤ１４によりチップ１が外部との電気的接続を行う場合には、ボンディングパッド１６およびテスト用パッド１７上の絶縁膜１１および表面保護膜１２にボンディングパッド１６およびテスト用パッド１７のそれぞれに達する開口部１９、２０を形成し、バンプ接続部１５上は、絶縁膜１１および表面保護膜１２で覆ったままの状態とする。ボンディングワイヤ１４接続時に、バンプ接続部１５上を絶縁膜１１および表面保護膜１２で覆ったままの状態とするのは、バンプ接続部１５から腐食が進行してしまうのを防ぐためである。

なお、図３、図５、図７および図９では、実際には形成されていない開口部１９、２０のそれぞれの開口位置１９Ａ、２０Ａを図示し、図４、図６、図８および図１０では、実際には形成されていない開口部１８の開口位置１８Ａも図示している。

上記のように、本実施の形態１によれば、バンプ電極１３によりチップ１が外部との電気的接続を行う場合と、ボンディングワイヤ１４によりチップ１が外部との電気的接続を行う場合とで、最上層の配線７を形成するまでのチップ１は、同じレイアウトとすることができる。それにより、バンプ電極１３によりチップ１が外部との電気的接続を行う場合と、ボンディングワイヤ１４によりチップ１が外部との電気的接続を行う場合とで、最上層の配線７を形成するまでは、同じマスクを用いてパターン形成することが可能となり、工程を共通化することが可能となる。その結果、本実施の形態１の半導体装置の量産性を向上でき、製造コストを低減することができる。

開口部１８、１９、２０のレイアウト検証は、開口部１８と開口部１９、２０とで別レイヤ（データタイプの切り替えとしてもよい）としておき、それぞれに適したレイアウト検証ルールを作成することで実施できる。なお、開口部１８、１９、２０のレイアウト検証は、上記開口部のデータタイプ、またはレイヤをボンディングワイヤを使用する場合とバンプ電極を使用する場合とで別に持たせることにより、設計者が同一のルールファイルで開口部１８、１９、２０のレイアウト検証ルールを使い分け、前記レイヤを選択して用いてもよい。

また、開口部１８、１９、２０用のマスク作成は、マスク作成支持をするデータファイルであるＭＰＤ（Mask Pattern Data Specification）を用い、バンプ電極１３を用いる場合には開口部１８のレイヤをアサインし、ボンディングワイヤ１４を用いる場合には開口部１９、２０のレイヤをアサインし、それぞれ専用のマスクを作成する。このようなウエハレベルでのプロセス方式とすることで、バンプ電極１３を用いる場合とボンディングワイヤ１４を用いる場合とで、チップ１の作り分けが可能となる。

なお、開口部１８、１９、２０のパターン転写工程に関しては、マスクを作成せず、電子ビームによる直描方式としてもよい。それにより、マスク製造にかかるコストを削減することができる。また、配線７より下層の配線パターンについても、電子ビームによる直描方式としてもよい。

次に、本実施の形態１のチップ１の製造工程について、図１２〜図１５を用いて説明する。前述したように、バンプ電極１３を用いる場合とボンディングワイヤ１４を用いる場合とで、配線７を形成するまでの工程は同じである。

まず、図１２に示すように、集積回路を形成する半導体素子３および配線４〜６が形成された半導体基板２上に、たとえば酸化シリコン膜を堆積して層間絶縁膜１０Ａを形成する。

続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして層間絶縁膜１０Ａをエッチングし、配線６に達するコンタクトホールを形成する。

次いで、そのコンタクトホール内を含む層間絶縁膜１０Ａ上に薄いチタン膜あるいは窒化チタン膜の単層膜、またはこれらの積層膜を堆積してバリア導電膜を形成した後、層間絶縁膜１０Ａ上にタングステン膜を堆積し、そのタングステン膜でコンタクトホールを埋め込む。次いで、コンタクトホール外のバリア導電膜およびタングステン膜を除去することにより、配線６と接続するプラグ７Ａを形成する。

次に、図１３に示すように、半導体基板２上に、チタン膜、アルミニウム膜（あるいはアルミニウム合金膜）および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクとしたドライエッチングによりそれらチタン膜、アルミニウム膜（あるいはアルミニウム合金膜）および窒化チタン膜をパターニングし、配線７を形成する。前述したように、この工程において、バンプ接続部１５、ボンディングパッド１６およびテスト用パッド１７が形成および規定される。

続いて、半導体基板１上に、酸化シリコン膜および窒化シリコン膜を順次堆積し、絶縁膜１１および表面保護膜１２を形成する。

以降の工程は、バンプ電極１３を用いる場合とボンディングワイヤ１４を用いる場合とで異なってくる。

バンプ電極１３を用いる場合には、図１４に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして表面保護膜１２および絶縁膜１１をエッチングし、配線７に達する開口部１８を形成する。続いて、たとえば無電解めっき法により開口部１８下の配線７上に金膜等の導電性膜を成膜し、バンプ電極用下地膜１３Ａを形成する。

次に、バンプ電極１３を形成する。バンプ電極１３の製造工程としては、たとえば、はんだ印刷技術により半導体基板２上にはんだペーストを印刷した後、リフロー処理によりはんだペーストを溶融および再結晶化させ、バンプ電極用下地膜１３Ａ上にバンプ電極１３を形成する（図３、図５、図７および図９参照）。そのはんだペーストとしては、たとえば錫、銀および銅から形成された鉛フリーはんだを用いることができる。また、はんだペーストを用いる代わりに、予め球状に成形されたはんだボールを開口部１８上に供給した後に、半導体基板２に対してリフロー処理を施すことによってもバンプ電極１３を形成することができる。

その後、ウエハ状態の半導体基板２を区画されたチップ領域間のスクライブ（ダイシング）領域に沿って切断し、個々のチップ１に分割する。分割されたチップ１は、実装基板上にバンプ電極１３を介して実装することができる。チップ１を実装基板上に配置した後、バンプ電極１３をリフローし、次いでチップ１と実装基板との間にアンダーフィル樹脂を充填し、本実施の形態１の半導体装置を製造する。

ボンディングワイヤ１４を用いる場合には、図１５に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして表面保護膜１２および絶縁膜１１をエッチングし、入出力回路形成領域ＡＩＯにて配線７に達する開口部１９、２０を形成する。

次に、テスト用パッド１７にプローブによるウエハテストを行う。プローブによるテストでは、プローブの針を直接テスト用パッド１７に接触させることで行われる。もし、実際にボンディングワイヤ１４を形成するためのボンディングパッド１６でテストを行えば、プローブ針による応力からボンディングパッド１６下の層間絶縁膜にクラックが発生する等の不具合が生じることが懸念される。従って、本実施の形態１では、プローブによるテスト用のテスト用パッド１７の領域と、実際にボンディングワイヤ１４を形成するためのボンディングパッド１６の領域とを別々に形成している。

次に、ウエハ状態の半導体基板２を区画されたチップ領域間のスクライブ（ダイシング）領域（分割領域）に沿って切断し、個々のチップ１に分割する。分割したチップ１は、ＤＡＦ（Die Attached Film）等を用いて実装基板（たとえば多層配線基板）に搭載する。次いで、開口部１９Ａ下のボンディングパッド１６と実装基板の電極とをボンディングワイヤ１４で接続した後（図４、図６、図８および図１０参照）、モールド樹脂によりチップ１およびボンディングワイヤ１４を封止する。その後、モールド樹脂および実装基板を所定位置で切断し、本実施の形態１の半導体装置を製造する。

ここで、図１６および図１７は、チップ１におけるバンプ接続部１５（もしくはバンプ電極１３）、ボンディングパッド１６およびテスト用パッド１７付近の要部平面図であり、図１６はボンディングワイヤ１４を用いた場合の平面を示し、図１７はバンプ電極１３を用いた場合を示している。前述したように、ボンディングパッド１６およびテスト用パッド１７は、入出力回路形成領域ＡＩＯに配置されており、ボンディングパッド１６およびテスト用パッド１７下には、入出力回路を含む入出力回路セルＩＯＣが形成されている。

このように、ここまでの本実施の形態１では、ボンディングパッド１６およびテスト用パッド１７を個々に配置する場合について説明したが、図１８および図１９に示すように、ボンディングパッド１６とテスト用パッド１７とが一体に形成された平面サイズの大きな構造、もしくはテスト用パッド１７そのものを省略した構造としてもよい。

また、最上層の配線７に関してはアルミニウムを主成分とした構成で説明したが、銅等の他の材質であっても同様の効果が得られることは明らかである。また、最上層の配線７のみをアルミニウムで形成し、それより下層の配線層は銅を主体とする配線層で形成してもよい。層間絶縁膜１０に配線６を形成する場合について例示すると、層間絶縁膜１０を形成した後に、下層の配線５に接続する孔を形成し、その後、配線６を構成する配線溝を形成する。次に、孔および溝内に、タンタルや窒化タンタル等の導電性膜からなるバリアメタル膜を形成し、そのバリアメタル膜上に銅を主成分とする導電性膜（銅膜）を形成する。そして、溝外部のバリアメタル膜および銅膜を、ＣＭＰ法等によって除去することで、孔および溝内にバリアメタル膜および銅膜を埋め込み、配線６、および配線６と配線５とを接続する接続部を形成することができる。

ところで、本実施の形態１において、チップ１を外部のたとえばメモリ回路等の他のチップと電気的に接続させる場合には、ボンディングワイヤ１４を用いる構造とし、たとえば領域Ａ３（図１参照）に配置されたボンディングパッド１６（配線７）がメモリ回路と電気的に接続するためのインターフェースとなる構成とする。一方、チップ１を外部のメモリ回路と電気的に接続させる必要がない場合には、バンプ電極１３を用いる構造とし、たとえば領域Ａ３にて外部のメモリ回路と電気的に接続させるために設けた配線７上でのバンプ電極１３の形成は省略することで、チップ１のサイズを縮小化することができる。そのため、外部のメモリ回路と電気的に接続するためのインターフェースとなる領域Ａ３においては、たとえばボンディングパッド１６は５１個となり、バンプ電極１３は１０個となる。すなわち、本実施の形態１において、チップ１に形成されるボンディングパッド１６の数は、バンプ接続部１５の数よりも多い。

なお、バンプ電極１３を用いる構成となった場合には、メモリ回路と電気的に接続するためのインターフェースとなる領域Ａ３の配線７が開放端となるが、そのような配線７については、プルアップもしくはプルダウン等の処理を施し、開放端となってもチップ１内に形成されたロジック回路の動作に支障を来たさないように設計する必要がある。

図２０〜図２３は、本実施の形態１のチップ１を無線システムのコントローラとしてモジュール基板２１に実装した場合の例を示したものであり、図２０および図２１は、それぞれ上記ボンディングワイヤ１４を用いている場合の平面図および側面図であり、図２２および図２３は、それぞれ上記バンプ電極１３を用いている場合の平面図および側面図である。モジュール基板２１には、チップ１以外に、高周波動作を行うＲＦ（Radio Frequency）回路が形成されたＲＦチップ２２およびバイパスコンデンサチップ２３等も実装されている。バイパスコンデンサチップ２３は、電源安定化のために電源ラインに電気的に挿入されている。また、図２０〜図２３中の矢印は、各チップ間の信号の流れを示すものである。

前述したように、ボンディングワイヤ１４が用いられたチップ１をモジュール基板２１に実装した場合には、メモリ回路が形成されたメモリチップ２４もモジュール基板２１に実装することができる（図２０および図２１参照）。それにより、ファームウエア等のプログラムを多数搭載することが可能となるため、無線システム全体の機能を向上させることが可能となる。

一方、バンプ電極１３が用いられたチップ１を実装した場合には、メモリチップ２４は実装されない構成となるため、最小構成で無線システムを構築することが可能となる（図２２および図２３参照）。それにより、その無線システムが構築されたモジュールのサイズを最小化することができるようになるので、たとえば携帯電話のようなモジュールの実装領域が限定されるような機器に対しても、無線システムを適用することが可能となる。

（実施の形態２）
図２４は、本実施の形態２のチップ１の要部平面図であり、前記実施の形態１で示した図１中の領域Ａ４に相当する領域を図示したものである。

図２４に示すように、相対的にチップ１の外周１Ａに近くその外周１Ａに沿った領域Ａ４には、入出力回路セルＩＯＣが形成され、その入出力回路セルＩＯＣ上には前記実施の形態１でも説明したボンディングパッド１６およびテスト用パッド１７が形成されている。

図２に示されるように、前記実施の形態１でも説明したように、１本の配線７にバンプ接続部１５、ボンディングパッド１６およびテスト用パッド１７も形成されている。入出力回路セルＩＯＣ上にはボンディングパッド１６およびテスト用パッド１７が形成されていることから、配線７をバンプ電極１３が平面で入出力回路セルＩＯＣと重ならない領域、たとえば相対的にチップ１の中心方向まで引き回してバンプ接続部１５を配置している。

ここで、図２４に示すように、領域Ａ４において、隣接する２つの入出力回路セルＩＯＣ間にバンプ電極１３を配置できるスペースを確保できるように入出力回路セルＩＯＣの配置レイアウトを設計できる場合には、そのような入出力回路セルＩＯＣの配置レイアウトとし、入出力回路セルＩＯＣ間のスペースへ配線７を引き回してバンプ接続部１５およびバンプ電極１３を配置する。それにより、相対的にチップ１の中心方向でバンプ電極１３を配置するための領域を確保する必要がなくなるので、チップ１の面積を縮小し、チップ１を小型化することが可能となる。特に、このような領域Ａ４は、図１に示すアナログ系回路領域Ａ６に近い場合に、有効に活用することができる。その理由は、アナログ系回路領域Ａ６は、他のロジック系回路が形成されるような領域と比較して、信号線や電源線を引き込む割合が少ないので、入出力回路セルＩＯＣの数が少なく済むからである。

なお、領域Ａ３のような他の領域においても、入出力回路セルＩＯＣの数が少なく済む場合には、隣接する２つの入出力回路セルＩＯＣ間にバンプ電極１３を配置することができる。

また、図２５に示すように、入出力回路セルＩＯＣ間のスペースに配置されたバンプ電極１３下を有効的に活用するために、入出力回路セルＩＯＣ間のスペースに配置されたバンプ電極１３下に、たとえば通常のロジック（デジタル系）回路や、静電気放電（Electrostatic Discharge；ＥＳＤ）対策用のダイオードを含む保護回路を形成してもよい。それにより、チップ１に更なる回路機能を搭載したり、チップ１の面積を更に縮小してチップ１を更に小型化したりすることが可能となる。

また、相対的にチップ１の外周１Ａに近くその外周１Ａに沿った領域Ａ５（図１参照）においても、上記の領域Ａ４と同様のレイアウトで入出力回路セルＩＯＣを配置し、入出力回路セルＩＯＣ間のスペースへ配線７を引き回してバンプ接続部１５およびバンプ電極１３を配置する。

ところで、本実施の形態２において、その領域Ａ５は、チップ１の外周１Ａと、設計上バンプ電極１３を配置することができない領域（第３回路領域）Ａ６との間の狭い領域であり、さらにチップ１の外周１Ａから所定距離Ｔ１以上を離間してバンプ電極１３を配置しなければならない、バンプ電極１３の配置に当たって制約のある領域である。なお、その領域Ａ６は、相対的に領域Ａ５よりチップ１の内側に位置し、たとえばアナログ系回路が形成されている。仮に、アナログ系回路領域Ａ６上に配線７や、バンプ電極１３を形成すると、配線７からのノイズや寄生容量が発生する虞がある。アナログ系回路領域Ａ６は、他のロジック回路に比べて、ノイズや寄生容量に敏感な領域のため、上記のような制約が特に厳しい領域となっている。

図２６に示すように、このような領域Ａ５において、相対的にチップ１の外周１Ａに近い位置に配置されたバンプ電極１３と、相対的に領域Ａ６に近い位置に配置されたバンプ電極１３とを、チップ１の外周１Ａと直行するような方向でピッチＰ１で並べた場合には、このピッチＰ１が相対的にチップ１の外周１Ａに近い位置に配置されたバンプ電極１３の配置ピッチＰ２と同じであっても、相対的に領域Ａ６に近い位置に配置されたバンプ電極１３がバンプ電極１３を配置することができない領域Ａ６に入ってしまう虞がある。

また、図２７に示すように、相対的にチップ１の外周１Ａに近い位置に配置されたバンプ電極１３の２つ（もしくは１つ）と、相対的に領域Ａ６に近い位置に配置されたバンプ電極１３の１つ（もしくは２つ）とを、二等辺三角形の頂点となるように配置して、バンプ電極１３が領域Ａ６と重ならないようにした場合には、チップ１の外周１Ａに沿った方向でのバンプ電極１３の配置ピッチＰ２が広がってしまい、所望の数のバンプ電極１３を配置しようとすると、チップ１の大型化を招く虞がある。なお、図２７中では、相対的にチップ１の外周１Ａに近い位置に配置されたバンプ電極１３と、隣接する相対的に領域Ａ６に近い位置に配置されたバンプ電極１３とのピッチをＰ１としている。

そこで、本実施の形態２では、図２８に示すように、相対的にチップ１の外周１Ａに近い位置に配置されたバンプ電極１３の２つ（もしくは１つ）と、相対的に領域Ａ６に近い位置に配置されたバンプ電極１３の１つ（もしくは２つ）とを、正三角形の頂点となるように配置する。すなわち、各バンプ電極１３の中心を頂点として、各頂点を結んだ形が、正三角形になるように配置している。それにより、図２７に示したような二等辺三角形の頂点となるようなバンプ電極１３の配置方法に比べて、小さい領域で所望の数のバンプ電極１３を配置することが可能となる。それにより、チップ１のサイズが大きくなってしまうことを防ぎ、チップ１のサイズを維持もしくは縮小することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置の製造方法および半導体装置は、チップがボンディングワイヤまたはバンプ電極を介して実装された構造を有する半導体装置に広く適用することができる。

本発明の一実施の形態である半導体装置に含まれるチップの平面図である。 図１の一部を拡大した要部平面図である。 図２中のＡ−Ａ線に沿った断面を示す要部断面図である。 図２中のＡ−Ａ線に沿った断面を示す要部断面図である。 図２中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図２中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図２中のＣ−Ｃ線に沿った断面を示す要部断面図である。 図２中のＣ−Ｃ線に沿った断面を示す要部断面図である。 図２中のＤ−Ｄ線に沿った断面を示す要部断面図である。 図２中のＤ−Ｄ線に沿った断面を示す要部断面図である。 本発明の一実施の形態である半導体装置に含まれるチップに形成された電源・ＧＮＤ用配線のパターンを説明する要部平面図である。 本発明の一実施の形態である半導体装置の製造工程を説明する要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置に含まれるチップの要部平面図である。 本発明の一実施の形態である半導体装置に含まれるチップの要部平面図である。 本発明の一実施の形態である半導体装置に含まれるチップの要部平面図である。 本発明の一実施の形態である半導体装置に含まれるチップの要部平面図である。 本発明の一実施の形態である半導体装置の平面図である。 本発明の一実施の形態である半導体装置の側面図である。 本発明の一実施の形態である半導体装置の平面図である。 本発明の一実施の形態である半導体装置の側面図である。 本発明の他の実施の形態である半導体装置に含まれるチップの要部平面図である。 本発明の他の実施の形態である半導体装置に含まれるチップの要部平面図である。 本発明の他の実施の形態である半導体装置に含まれるチップと比較したチップの要部平面図である。 本発明の他の実施の形態である半導体装置に含まれるチップと比較したチップの要部平面図である。 本発明の他の実施の形態である半導体装置に含まれるチップの要部平面図である。

符号の説明

１ チップ
１Ａ 外周
２ 半導体基板
３ 半導体素子
４〜６ 配線（第３配線）
７ 配線（第１配線、第２配線）
７Ａ プラグ
８〜１０、１０Ａ 層間絶縁膜
１１ 絶縁膜（保護膜）
１２ 表面保護膜（保護膜）
１３ バンプ電極
１３Ａ バンプ電極用下地膜
１４ ボンディングワイヤ
１５ バンプ接続部（第２パッド、第３パッド）
１６ ボンディングパッド（第１パッド）
１７ テスト用パッド
１８ 開口部
１８Ａ 開口位置
１９ 開口部
１９Ａ 開口位置
２０ 開口部
２０Ａ 開口位置
２１ モジュール基板
２２ ＲＦチップ
２３ バイパスコンデンサチップ
２４ メモリチップ
Ａ１ 領域
Ａ２ 領域（第２回路領域）
Ａ３ 領域
Ａ４ 領域
Ａ５ 領域
Ａ６ 領域（第３回路領域）
ＡＩＯ 入出力回路形成領域（第１回路領域）
ＩＯＣ 入出力回路セル
ＬＥＣ 回路セル

Claims (17)

1. （ａ）分割領域によって複数のチップ領域に区画された半導体基板上にて、前記複数のチップ領域の各々に集積回路を形成する工程、
   （ｂ）前記複数のチップ領域の各々内にて、第１回路領域から第２回路領域に延在し、前記集積回路と電気的に接続する第１配線を前記集積回路の上層に形成する工程、
   （ｃ）前記第１回路領域の前記第１配線の一部を第１パッドと規定し、前記第２回路領域の前記第１配線の一部を第２パッドと規定する工程、
   （ｄ）前記第１配線の存在下で前記半導体基板上に保護膜を形成する工程、
   （ｅ）前記第１パッド上または前記第２パッド上の前記保護膜に開口部を形成する工程、
   （ｆ）前記分割領域に沿って前記半導体基板を切断し、個々の半導体チップに分割する工程、
   （ｇ）前記半導体チップを実装基板に実装し、ボンディングワイヤまたはバンプ電極を介して前記半導体チップと前記実装基板とを電気的に接続する工程、
   を含み、
   前記（ｇ）工程において、前記ボンディングワイヤを介して前記半導体チップと前記実装基板とを電気的に接続する場合には、前記（ｅ）工程において前記開口部は前記第１パッド上の前記保護膜に形成し、且つ、前記第２パッド上は前記保護膜で覆われた状態として、前記（ｇ）工程において前記ボンディングワイヤを前記開口部下にて前記第１パッドに直接接続し、
   前記（ｇ）工程において、前記バンプ電極を介して前記半導体チップと前記実装基板とを電気的に接続する場合には、前記（ｅ）工程において、前記開口部は前記第２パッド上の前記保護膜に形成し、且つ、前記第１パッド上は前記保護膜で覆われた状態として、前記開口部下にて前記第２パッドと接続する前記バンプ電極を前記第２パッド上に直接形成することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１配線は電源電位または基準電位と電気的に接続し、
   前記半導体チップは、前記バンプ電極を介して前記実装基板と電気的に接続し、
   前記（ｂ）工程では、前記第１配線が形成された第１配線層において、前記第１配線と電気的に接続し、互いに平行に延在する複数の第２配線を形成し、
   前記（ｃ）工程では、前記第２配線の一部を第３パッドと規定し、
   前記（ｅ）工程では、前記第３パッド上の前記保護膜に前記開口部を形成し、さらに前記開口部下にて前記第３パッドと接続する前記バンプ電極を前記第３パッド上に直接形成することを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記（ａ）工程では、前記第１配線および前記第２配線と電気的に接続し、互いに平行に延在する複数の第３配線を前記第１配線層より下層の第２配線層にて形成し、
   前記複数の第２配線および前記複数の第３配線は、前記半導体チップの中央を含む前記第２回路領域に形成することを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記半導体チップは、前記バンプ電極を介して前記実装基板と電気的に接続し、
   前記半導体チップ内にて、前記第２回路領域を、相対的に前記半導体チップの外周に近い前記第１回路領域と、前記第１回路領域および前記第２回路領域よりも前記半導体チップの内側の第３回路領域との間に配置することを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記半導体チップは、前記バンプ電極を介して前記実装基板と電気的に接続し、
   入出力回路を含む前記第１回路領域を、前記半導体チップの外周に沿って複数配置し、
   前記第２回路領域を、前記第１回路領域間に配置することを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記バンプ電極下の前記第２回路領域にデジタル系回路またはＥＳＤ対策用の半導体素子を含む第１回路を形成することを特徴とする半導体装置の製造方法。
7. 請求項５記載の半導体装置の製造方法において、
   前記第２回路領域を、前記第１回路領域と、前記第１回路領域および前記第２回路領域よりも前記半導体チップの中心に近い第３回路領域との間に配置し、
   前記バンプ電極のうち、前記第１回路領域間の前記第２回路領域上の１つまたは隣り合う２つの前記バンプ電極と、前記第１回路領域と前記第３回路領域との間の前記第２回路領域上の１つまたは隣り合う２つの前記バンプ電極とが、正三角形の各頂点となるように前記バンプ電極を配置することを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記第１パッドの数は、前記第２パッドの数よりも多いことを特徴とする半導体装置の製造方法。
9. 請求項８の半導体装置の製造方法において、
   前記（ｂ）工程において、前記第１配線は複数形成し、
   前記複数の前記第１配線の一部は、メモリチップとの間のインターフェースとなり、
   前記実装基板に前記メモリチップを実装する場合には、前記（ｇ）工程において、前記ボンディングワイヤを介して前記半導体チップと前記実装基板とを電気的に接続し、前記インターフェースと前記メモリチップとを電気的に接続し、
   前記実装基板に前記メモリチップを実装しない場合には、前記（ｇ）工程において、前記バンプ電極を介して前記半導体チップと前記実装基板とを電気的に接続し、前記（ｃ）工程において、前記インターフェースには前記第２パッドを規定せず、前記（ｅ）工程では前記インターフェースと接続する前記バンプ電極は形成しないことを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記ボンディングワイヤを介して前記半導体チップと前記実装基板とを電気的に接続する場合と、前記バンプ電極を介して前記半導体チップと前記実装基板とを電気的に接続する場合とで、前記第１回路領域、前記第２回路領域、前記集積回路および前記第１配線は、同じレイアウトで形成することを特徴とする半導体装置の製造方法。
11. （ａ）半導体基板上に第１配線を形成する工程、
    （ｂ）前記第１配線上に、第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜に開口部を形成し、前記第１配線の一部を露出させる工程、
    を有する半導体装置の製造方法であって、
    前記（ａ）工程で、前記第１配線には、ボンディングワイヤが直接接続されるための複数の第１領域と、バンプ電極が直接形成されるための複数の第２領域とが形成されており、
    前記（ｃ）工程で、前記半導体装置に前記ボンディングワイヤを使用する場合には、前記開口部は前記複数の第１領域にそれぞれ形成され、且つ、前記複数の第２領域には形成されず、
    前記（ｃ）工程で、前記半導体装置に前記バンプ電極を使用する場合には、前記開口部は前記複数の第２領域にそれぞれ形成され、かつ、前記複数の第１領域には形成されないことを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記複数の第１領域の数は、前記複数の第２領域の数よりも多いことを特徴とする半導体装置の製造方法。
13. 請求項１１記載の半導体装置の製造方法において、
    前記複数の第１領域の下には、入出力回路用セルがそれぞれ形成されていることを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記複数の第２領域のうちの一部は、隣接する入出力回路用セルの間に形成されていることを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記隣接する入出力回路用セルの間に形成されている前記第２領域の下の前記半導体基板には、デジタル系回路またはＥＳＤ対策用の半導体素子が形成されていることを特徴とする半導体装置の製造方法。
16. 請求項１〜１５の何れか１項に記載の半導体装置の製造方法において、
    前記バンプ電極は、バンプ電極用下地膜と、前記バンプ電極用下地膜の上に形成されたペーストを含むことを特徴とする半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、
    前記バンプ電極用下地膜は金からなり、
    前記ペーストは錫、銀および銅からなることを特徴とする半導体装置の製造方法。

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