JP5363237B2 - 光電変換回路及びそれに用いる光電変換素子 - Google Patents

Description

本発明は光電変換回路及びそれに用いる光電変換素子に関し、特に光電変換素子のバイアス依存性を排除することができるものに関する。

図６は特許文献１の図２に示されている従来の光電変換回路６００を一部参照符号を換えて示す。光電変換回路６００はバイアス電圧ＶＤＤＰＤとカスコード型カレントミラー回路によって光電変換素子ＰＤの両端子にかかる電圧を所定電圧にクランプする形で構成されている。すなわち、光電変換素子（フォトダイオード）ＰＤのカソード・アノード間の電圧はバイアス電圧ＶＤＤＰＤとカスコード型カレントミラー回路側で生成されたアノード電圧Ｖａによって所定電圧にクランプされる。

次に光電変換回路６００の回路動作を簡単に説明する。先ず初期化（リセット）時において、リセット信号ＲＳＴがローレベルからハイレベルに立ち上げられるとトランジスタＮ６がオン状態とされる。このとき、リード信号ＲＤはローレベルに維持されトランジスタＮ８はオフ状態とされる。ＭＯＳキャパシタＮ５の一端（ゲート）は、トランジスタＮ６を介して電源電圧ＶＤＤの印加端に接続され、端子電圧Ｖｂは、ほぼ電源電圧である所定の初期電圧レベルまで引き上げられる。その結果、トランジスタＮ７はフルオン状態の初期状態にリセットされる。

光電変換回路６００の初期化後、光電変換素子ＰＤの露光時には、リセット信号ＲＳＴが再びローレベルに立ち下げられ、トランジスタＮ６がオフ状態とされる。このとき、リード信号ＲＤは引き続きローレベルに維持され、トランジスタＮ８もオフ状態とされる。したがって、ＭＯＳキャパシタＮ５は、カレントミラー回路に引き込まれるミラー電流Ｉｍによって放電され、端子電圧Ｖｂは初期電圧レベルから引き下げられる。その結果トランジスタＮ７は光電変換素子ＰＤの受光量に依存し、オン状態は初期状態よりも低下する。

露光後、受光信号の読み出し時において、リード信号ＲＤがハイレベルに立ち上げられるとトランジスタＮ８はオン状態とされる。このとき、リセット信号ＲＳＴは、引き続きローレベルに維持され、トランジスタＮ６はオフ状態とされる。なお、トランジスタＮ７のソースは、トランジスタＮ８を介して、列選択ラインＹｎに接続される。その結果、列選択ラインＹｎからは、トランジスタＮ７の導通度、すなわち、光電変換素子ＰＤの受光量に応じた出力電流Ｉｏが引き出され、これに応じた出力電圧Ｖｏが得られるので、これを検出することにより、光電変換素子ＰＤの受光量を得ることが可能となる。光電変換素子ＰＤの受光量が多いほど、出力電流Ｉｏが低下し、延いては出力電圧Ｖｏが低下する。

しかし、光電変換素子ＰＤによって変換される光電流Ｉｄは微小であるため、カスコード型カレントミラー回路を構成するＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、及びＮ４がそれぞれ飽和領域で動作するために必要な電流が充分に流れず、したがってアノード電圧Ｖａを所定電圧にクランプするのが難しいという不具合が生じ得る。

特許文献１の図３にはＣＩＧＳ（Cupper Indium Gallium Selenium）系光電変換素子が示されている。すなわち、シリコン系の光電変換素子とは異なる、非シリコン系材料である、銅（Cupper）、インジウム（Indium）、ガリウム（Gallium）、及びセレン（Selenium）の化合物を材料とする薄膜を光電変換素子に用いたものが示されている。こうしたＣＩＧＳ系光電変換素子においても、そのカソードにはバイアス電圧ＶＤＤＰＤが、アノードにはカスコード型カレントミラー回路で生成されたアノード電圧Ｖａがそれぞれ供給されるので前述と同様の不具合が生じることになる。

図７は特許文献２の図５に示されている光電センサを一部参照符号を換え、かつ一部参照符号を追加して示したものである。特許文献２は、いわゆる、グローバルシャッタ露光制御に好適なものとしての技術的思想を示唆する。光電変換回路７００において、光電変換素子１のアノードは接地電位２に、そのカソードはダイオードノードＮ１、すなわち、リセットダイオードＤ１のカソードにそれぞれ接続される。したがって、光電変換素子１とリセットダイオードＤ１のカソード同士は共通に接続され、その共通接続点がダイオードノードＮ１に接続される。リセットダイオードＤ１のアノードには、ダイオードＤ１のリセット信号Ｖｒｅｓｅｔ１が供給される。すなわち、回路構成上は光電変換素子１とリセットダイオードＤ１は、リセット信号Ｖｒｅｓｅｔ１が供給される制御ラインＬｒ１と接地電位２との間に、互いに逆方向にかつ直列に接続されていることになる。

ダイオードノードＮ１には、シャッタトランジスタＴ２の第１主電極とフォトダイオードキャパシタＣ１０の第１端子が共通接続され、ノードＮ３にはシャッタトランジスタＴ２の第２主電極と変換ノードキャパシタＣ２０の第１端子が共通接続される。さらにフォトダイオードキャパシタＣ１０の第２端子と変換ノードキャパシタＣ２０の第２端子は共に接地電位２に共通接続される。また、ノードＮ３、すなわち、シャッタトランジスタＴ２と変換ノードキャパシタＣ２０の共通接続点には読み出しトランジスタＴ３のゲートとリセットトランジスタＴ５の第１主電極が共通接続される。またリセットトランジスタＴ５の第２主電極と読み出しトランジスタＴ３の第１主電極には共にリセット信号Ｖｒｅｓｅｔ２が供給される制御ラインＬｒ２に接続されている。また、読み出しトランジスタＴ３の第２主電極には行選択トランジスタＴ４の第１主電極が接続され、行選択トランジスタＴ４の第２主電極は列バスＹｎ１に接続される。

図８は特許文献３の図３に示されている光検出器である。光検出器８００において、フォトダイオード（光電変換素子）１は入射光９の関数として電荷キャリアを発生する。フォトダイオード１のアノード１１は接地電位ＧＮＤに、そのカソード１２はセンスノード４にそれぞれ接続される。センスノード４にはシャントダイオード２のカソード２２が接続される。センスノード４はフォトダイオード１のカソード１２とシャントダイオード２のカソード２２の共通接続点でもある。シャントダイオード２のアノード２１は制御電圧Ｖｃが供給される制御ライン５に接続される。制御電圧Ｖｃは時間的に一定か、又はリセットクロックに同期して時間の経過に従って変調されるかのどちらかであるとしている。なお、制御電圧Ｖｃが一定の場合には、その値は０からバイアス電圧ＶＲまでとしている。バイアス電圧ＶＲはフォトダイオード１に供給される逆バイアス電圧である。すなわち、制御電圧Ｖｃはシャントダイオード２を逆バイアスするように選択される。なお、シャントダイオード２は遮蔽手段９０により入射光９から遮蔽される。

また光検出器８００において、センスノード４にはリセットスイッチ６１の第１主電極及びソースフォロワ６２のゲートが共通接続され、リセットスイッチ６１の第２主電極にはバイアス電圧ＶＲが供給され、ソースフォロワ６２の第１主電極には列選択スイッチ６３の第１主電極が接続され、列選択スイッチ６３の第２主電極には列ライン７が接続されている。

特開２００９−６０４２４号公報 特表２００６−５０５１５９号公報 特開２００３−２０２２６４号公報

上記特許文献１、特許文献２、及び特許文献３には光電変換素子（フォトダイオード）のカソード又はアノードに所定の電圧を供給するという技術的思想が開示又は示唆されていることは認められる。しかし、光電変換素子、すなわちフォトダイオードのバイアス依存性を排除するという技術的思想については開示及び示唆されていない。本発明にかかる光電変換回路はフォトダイオードのバイアス依存性を排除することができる光電変換回路及び光電変換素子を提供するものである。

本発明の請求項1の光電変換装置は、直流電圧である第１制御電圧が供給される第１制御ラインと、一端に第1固定電位が供給される第１キャパシタと、前記第１制御ラインと前記第1キャパシタの他端との間に接続される光電変換素子と、前記光電変換素子は、記第1制御ラインに接続されるカソードと、前記カソードよりも低い電位が供給されるとともに前記第1キャパシタの他端に接続されるアノードとを含み、前記第１キャパシタの他端に接続される第１電極と、第２電極と、直流電圧である第２制御電圧が供給される制御電極とを含む第１トランジスタと、第2固定電位が供給される一端と、前記第１トランジスタの第２電極が接続される他端とを含む第２キャパシタと、前記第２キャパシタの他端に接続される第１電極と、第3固定電位に接続される第２電極と、第２制御電圧が供給される制御電極とを含む第２トランジスタと、前記第２キャパシタの他端と接続される制御電極と、参照電位が供給される第１電極と、第２電極とを含む第３トランジスタと、前記第３トランジスタの第２電極と接続される第１電極と、第３制御電圧が供給される制御電極と、第２電極とを含む第４トランジスタと、前記第４トランジスタの第２電極と接続される信号出力ラインとをさらに備え、前記第１制御電圧の電圧値a、前記第２制御電圧の電圧値b、前記第１トランジスタのスレッショルド電圧c、及び前記第3固定電位の電圧値dはd+c≦b≦a+cを満たすことを特徴とする。

本発明の請求項2の光電変換装置は、前記第1、第3、及び第4トランジスタはPMOSFETであり、前記第2トランジスタはNMOSFETであることを特徴とする。本発明の請求項３の光電変換装置は、直流電圧である第４制御電圧が供給される第２制御ラインと、ダイオード素子とをさらに備え、前記ダイオード素子は、前記光電変換素子のアノードと接続されるアノードと、前記第2制御ラインに接続されるカソードとを含むことを特徴とする。

本発明の請求項４の光電変換装置は、直流電圧である第１制御電圧が供給される第１制御ラインと、一端に第1固定電位が供給される第１キャパシタと、前記第１制御ラインと前記第1キャパシタの他端との間に接続される光電変換素子と、前記光電変換素子は、記第1制御ラインに接続されるアノードと、前記アノードよりも高い電位が供給されるとともに前記第1キャパシタの他端に接続されるカソードとを含み、前記第１キャパシタの他端に接続される第１電極と、第２電極と、直流電圧である第２制御電圧が供給される制御電極とを含む第１トランジスタと、第2固定電位が供給される一端と、前記第１トランジスタの第２電極が接続される他端とを含む第２キャパシタと、前記第２キャパシタの他端に接続される第１電極と、第3固定電位に接続される第２電極と、第２制御電圧が供給される制御電極とを含む第２トランジスタと、前記第２キャパシタの他端と接続される制御電極と、電源電圧が供給される第１電極と、第２電極とを含む第３トランジスタと、前記第３トランジスタの第２電極と接続される第１電極と、第３制御電圧が供給される制御電極と、第２電極とを含む第４トランジスタと、前記第４トランジスタの第２電極と接続される信号出力ラインとをさらに備え、前記第１制御電圧の電圧値a、前記第２制御電圧の電圧値b、前記第１トランジスタのスレッショルド電圧c、及び前記第3固定電位の電圧値dはd-c≦b≦a-cを満たすことを特徴とする。

本発明の請求項５の光電変換装置は、前記第1、第2、第3、及び第4トランジスタはNMOSFETであることを特徴とする。本発明の請求項６の光電変換装置は、直流電圧である第４制御電圧が供給される第２制御ラインと、ダイオード素子とをさらに備え、前記ダイオード素子は、前記光電変換素子のカソードと接続されるカソードと、前記第2制御ラインに接続されるアノードとを含むことを特徴とする。

本発明の請求項７の光電変換装置は、前記第１制御ラインに供給される第１制御電圧は前記第２制御ラインに供給される第４制御電圧よりも大きく設定されることを特徴とする。本発明の請求項８の光電変換装置は、前記第１制御ラインに供給される第１制御電圧は前記第２制御ラインに供給される第４制御電圧よりも小さく設定されることを特徴とする。

本発明の請求項９の光電変換装置は、前記ダイオード素子のカソードに加えられる電位はそのアノードに加えられる電位よりも低くなるように前記第１制御ライン及び第２制御ラインに供給される直流電圧の大きさが設定されることを特徴とする。

本発明の請求項１０の光電変換装置は、前記光電変換素子はシリコン系であることを特徴とする。本発明の請求項１１の光電変換装置は、前記光電変換素子は非シリコン系であることを特徴とする。本発明の請求項１２の光電変換装置は、前記光電変換素子は銅、インジウム、ガリウム、セレンからなる非シリコン系であることを特徴とする。

本発明の請求項１３の光電変換装置は、前記ダイオード素子は前記光電変換素子と同一チップ上に形成されることを特徴とする。本発明の請求項１４の光電変換装置は、前記ダイオード素子は、前記第１トランジスタと同じ導電型からなるトランジスタを用いていることを特徴とする。本発明の請求項１５の光電変換装置は、前記ダイオード素子は、前記第１トランジスタと同じ大きさであることを特徴とする。

本発明の請求項１６の光電変換装置は、前記第１キャパシタ及び第２キャパシタの少なくとも１つは第１トランジスタの拡散容量で作り込まれることを特徴とする。

本発明の請求項１７の光電変換装置は、前記光電変換素子は、一部に開口領域を有するアルミニウム遮光膜と、Ｎ型酸化亜鉛層及び真性酸化亜鉛層を有するコモン電極層と、硫化カドミウム層と、ＣＩＧＳ層と、金属電極層と、絶縁層と、ビア層とを含み、前記金属電極層は前記ビア層を介して、前記第２制御ラインに接続され、前記コモン電極層は前記第１制御ラインに接続されることを特徴とする。本発明の請求項１８の光電変換装置は、前記第1キャパシタは前記光電変換素子又は前記第1トランジスタの寄生容量であり、前記第2キャパシタは前記第1トランジスタ、前記第2トランジスタ、及び前記第3トランジスタの寄生容量であることを特徴とする。

本発明の光電変換回路は、光電変換素子のバイアス依存性に関わらず一定の精度で露光量に応じた出力信号を得ることができる。また光電変換素子のバイアス電圧を適宜設定することによりアバランシェ増倍効果を利用して安定した露光感度の増幅を行うことができる。

本発明の第１の実施形態にかかる光電変換回路を示す。 本発明の第１の実施形態にかかるタイミングチャートを示す。 本発明の第２の実施形態にかかる光電変換回路を示す。 本発明の第２の実施形態にかかるタイミングチャートを示す。 本発明の第３の実施形態にかかる光電変換回路及びそれを用いた光電変換素子を示す。 従来の光電変換回路の一例を示す。 従来の光電変換回路の他の一例を示す。 従来の光電変換回路のさらに他の一例を示す。

（第１の実施形態）
図１は本発明にかかる光電変換回路１００を示す。図２は第１の実施形態にかかるタイミングチャートを示す。図１に示した光電変換回路１００は、たとえばマトリックス状に配列され、たとえばＣＭＯＳイメージセンサを構成するために用意されている。複数の光電変換素子ＰＤのカソード及びアノードは第１制御ラインＬ１及びノードＮｄ１に各別に接続される。第１制御ラインＬ１には図示しない複数の光電変換素子ＰＤのカソードが共通に接続されている。すなわち、図１はカソードコモン方式の光電変換回路を示す。光電変換素子ＰＤとしてはシリコン系のフォトダイオードや後述する非シリコン系のフォトダイオードを用いることができる。

ダイオード素子Ｄのアノード及びカソードはそれぞれノードＮｄ１及び第２制御ラインＬ２に接続される。ノードＮｄ１は光電変換素子ＰＤ及びダイオード素子Ｄのアノード同士の共通接続点に相当する。なお、ダイオード素子Ｄは、素子構造がダイオードであってもよいし、トランジスタ構造を有するもダイオード特性が得られるように構成されていてもよい。こうしたダイオード及びトランジスタはＭＯＳ型であってもよいし、バイポーラ型であってもよい。本発明の第１の実施形態ではＭＯＳ型トランジスタをダイオード特性が発揮できるように構成している。たとえば、ダイオード素子Ｄは後述のトランジスタＴｒ１と同じ導電型でほぼ同じ大きさとし、制御電極（ゲート）と第１主電極（たとえばドレイン）を共通接続させ、この共通接続点と第２主電極（たとえばソース）との間の電路に生じるダイオード特性（２乗特性）を利用する。ダイオード素子ＤとトランジスタＴｒ１とを同じ導電型でかつ同じ大きさとするならば、後述する両者の閾値電圧をほぼ揃えることができる。

なお、本書で言うダイオード特性とは、一般的によく知られたダイオード特性の他に、ＭＯＳ型トランジスタでよく知られている２乗特性も含むものである。

光電変換素子ＰＤとダイオード素子Ｄは第１制御ラインＬ１と第２制御ラインＬ２との間に互いに逆方向にかつ直列に接続される。ダイオード素子Ｄには順方向にバイアスが供給されるように第１制御ラインＬ１及び第２制御ラインＬ２に所定の制御電圧が各別に供給される。第１制御ラインＬ１及び第２制御ラインＬ２に供給される第１制御電圧Ｖｅ１及び第２制御電圧Ｖｅ２はたとえば、それぞれＶｅ１＝３．３Ｖ、Ｖｅ２＝２．６Ｖといった具合に、Ｖｅ１＞Ｖｅ２の関係が成立するよう各制御電圧が設定されている。さらに詳しく述べると、ダイオード素子Ｄが順方向にバイアスされるとき、その閾値電圧をＶｔとするとＶｅ１≧（Ｖｅ２＋Ｖｔ）の関係が成立するよう設定される。これによって光電変換素子ＰＤを逆バイアス状態で作動させることができる。

光電変換回路１００のノードＮｄ１には第１キャパシタＣ１の第１端子が接続され、その第２端子は接地電位ＧＮＤに接続される。またノードＮｄ１には、トランジスタＴｒ１の第１主電極が接続される。トランジスタＴｒ１の第２主電極はノードＮｄ２に接続され、ノードＮｄ２には第２キャパシタＣ２の第１端子が、その第２端子は接地電位ＧＮＤにそれぞれ接続される。トランジスタＴｒ１の制御電極Ｇ１には所定のバイアス（転送）電圧が、ノードＮｄ２にはさらにトランジスタＴｒ２の第１主電極及びトランジスタＴｒ３の制御電極が共通に接続される。第２キャパシタＣ２の第２端子とトランジスタＴｒ２の第２主電極、及びトランジスタＴｒ３の第１主電極は接地電位ＧＮＤに共通接続される。またトランジスタＴｒ３の第２主電極には、制御電極に読み出し信号Ｖ４が供給されるトランジスタＴｒ４の第１主電極が接続され、トランジスタＴｒ４の第２主電極は信号出力ラインＹｎ４に接続される。

第１の実施形態においては、トランジスタＴｒ１、Ｔｒ３、及びＴｒ４をＰチャンネル型とし、トランジスタＴｒ２をＮチャンネル型としているが、これらのトランジスタのチャンネル型は随時変更することができる。たとえば、トランジスタＴｒ２もＰチャンネル型とし、すべてのトランジスタをＰチャンネル型としてもよい。

トランジスタＴｒ１はノードＮｄ１とノードＮｄ２の電位の大小関係により、互いに信号を転送する役割を担ういわゆる転送トランジスタとして働く。たとえば、ノードＮｄ１の電位がノードＮｄ２のそれよりも高い場合には、ノードＮｄ１に蓄積された電荷はノードＮｄ２に電荷が転送される。逆にノードＮｄ２の電位がノードＮｄ１のそれよりも高い場合にはノードＮｄ１に向かって電荷が転送される。すなわち、両ノード間で互いに電荷の授受が行われ最終的には両ノードの電位はほぼ等しい大きさに落ち着く。

トランジスタＴｒ２は第２キャパシタＣ２の電荷を初期状態に維持し、ノードＮｄ２の電位を初期状態に初期化（リセット）するいわゆるリセットトランジスタとしての役割を担う。トランジスタＴｒ３はノードＮｄ２の電位を読み出す機能を持つバッファトランジスタとして機能する。トランジスタＴｒ４は読み出し信号出力を信号出力ラインＹｎ４に出力する機能を持つ。

第２制御ラインＬ２に第２制御電圧Ｖｅ２が供給される構成下において、ノードＮｄ１が取り得る最大電位Ｖｎｄ１ｍはＶｎｄ１ｍ＝（Ｖｅ２＋Ｖｔ）となる。ここで閾値電圧Ｖｔはダイオード素子Ｄの順方向立上り電圧である。たとえば第２制御電圧Ｖｅ２を２．６Ｖとし、閾値電圧Ｖｔを０．６Ｖとすると、最大電位Ｖｎｄ１ｍは３．２Ｖとなる。すなわち本発明の１つの特徴はダイオード素子Ｄによって第１キャパシタＣ１に蓄積される電荷の最大電位を制御する役目を持つ。

光電変換素子ＰＤのカソードとアノード間にかかる電圧をなるべく小さい状態で使用する場合には、光電変換素子ＰＤのカソードに供給される第１制御電圧Ｖｅ１の大きさをそのアノードに供給される電圧よりも所定の大きさだけ高くなるよう設定する。光電変換素子ＰＤのカソードはそのアノードよりも所定の電圧だけ高くなり逆バイアス状態が維持される。なお、光電変換素子ＰＤを、アバランシェ増倍効果を利用して光電流増幅を行う場合には第１制御電圧Ｖｅ１をたとえば１０Ｖ程度に設定する。光電変換素子ＰＤをアバランシェ増倍効果で使用する場合であってもそうでない場合であっても、光電変換素子ＰＤのカソードとアノード間に供給される電圧の大きさは、第１制御電圧Ｖｅ１と、第２制御電圧Ｖｅ２の大きさによって決定することができる。すなわち、ダイオード素子Ｄを順方向のバイアス状態にしておくことによって、すべての光電変換素子ＰＤのカソードとアノード間に供給される電圧を所定の大きさの範囲に抑えることができるので光電変換素子ＰＤのバイアス依存性を排除することができる。なお、本書で言う光電変換素子ＰＤのバイアス依存性とは、各光電変換素子に加えられる電圧の大きさによって光電変換の感度に差が生じることを指す。光電変換素子ＰＤのバイアス依存性を排除するということは各光電変換素子の感度及び応答速度の均一化を図るということに他ならない。

転送信号Ｖ１は時間的に遷移するのではなく、常に一定である直流電圧である。また、転送信号Ｖ１はダイオード素子Ｄのカソードに供給される第２制御電圧Ｖｅ２よりも小さな値に設定される。たとえば第２制御電圧Ｖｅ２＝２．６Ｖとすると、転送信号Ｖ１はＶ１＝２．５Ｖとする。なお、初期化信号Ｖ２のハイレベルは３．３Ｖとし、ローレベルは接地電位ＧＮＤとする。また、読み出し信号Ｖ４のハイレベルも電源電圧と同じ３．３Ｖとし、ローレベルを接地電位ＧＮＤとする。

図２に示したタイミングチャート２００は、説明の便宜上及び作図の都合上模式的に示す。以下、図１及び図２を用いて回路動作を説明する。

図２において、時刻ｔ０は光電変換回路１００の電源オン時を示す。図２（ａ）に示す初期化信号Ｖ２は、トランジスタＴｒ２の制御電極（ゲート）Ｇ２に供給され、時刻ｔ０すなわち電源オン時はローレベルＬになるよう設定されている。初期化信号Ｖ２は、時刻ｔ１、ｔ４、ｔ７、及びｔ１２においてローレベルＬからハイレベルＨに遷移され、ハイレベルＨで初期化信号が有効とされ、その他の時刻では無効とされる。すなわち、初期化信号Ｖ２がハイレベルＨのときに初期化が行われる。

図２（ｂ）に示す読み出し信号Ｖ４はトランジスタＴｒ４の制御電極Ｇ４に供給され、時刻ｔ０においてはハイレベルＨに維持されている。読み出し信号Ｖ４は時刻ｔ２、ｔ３、ｔ５、ｔ６、ｔ８、ｔ１１及びｔ１３においてハイレベルＨからローレベルＬに遷移され、ローレベルＬで読み出し信号Ｖ４が有効とされ、その他の時刻では無効とされる。すなわち、読み出し信号Ｖ４がローレベルＬのときに読み出し動作が行われる。

図２（ｂ）に示す読み出し信号Ｖ４はＶ４ａ及びＶ４ｂからなる。読み出し信号Ｖ４ａは本来の読み出し動作を行うために用意され、読み出し信号Ｖ４ｂは読み出し動作を行う前に補助操作のために用意される。すなわち、本来の読み出し動作は時刻ｔ３、ｔ６、及びｔ１１で行われ、読み出された信号は信号出力ラインＹｎ４に出力されるが、この出力には本来の信号成分とは異なるいわゆるノイズ成分が含まれることがある。したがって本来の信号成分はノイズ成分を減算しなければならない。このノイズ成分を読み出すのが、補助的な役目を持つ読み出し信号Ｖ４ｂである。読み出し信号Ｖ４ｂは、初期化信号Ｖ２のたとえば直後である時刻ｔ２、ｔ５、ｔ８、及びｔ１３に用意される。読み出し信号Ｖ４ｂによって読み出されたノイズ成分は、信号出力ラインＹｎ４に接続される記憶手段（図示せず）に一時記憶され、本来の読み出し信号Ｖ４ａによって出力された信号成分から減算処理が施されて真の信号成分のみが取り出される。

図２（ｃ）は第１制御ラインＬ１に供給される第１制御電圧Ｖｅ１を示す。第１制御電圧Ｖｅ１は時刻ｔ０で電源がオンされるときから電源がオフされるまでの期間、所定の直流電圧を維持する。第１制御電圧Ｖｅ１は光電変換素子ＰＤに印加する逆バイアス電圧の大きさにもよるが第１の実施形態ではＶｅ１＝３．３Ｖとしている。なお、Ｖｅ１＝３．３Ｖの大きさは光電変換回路１００の電源電圧に等しい。

図２（ｄ）は第２制御ラインＬ２に供給される第２制御電圧Ｖｅ２を示す。第２制御電圧Ｖｅ２は第１制御電圧Ｖｅ１と同様に、時刻ｔ０で電源がオンされるときから電源がオフされるまでの期間、所定の直流電圧を維持する。第２制御電圧Ｖｅ２は光電変換素子ＰＤのアノードに印加される最大電位を制御するために所定の大きさに設定されるが第１制御電圧Ｖｅ１の大きさも勘案し、第１制御電圧Ｖｅ１よりは小さなＶｅ２＝２．６Ｖとしている。

図２（ｅ）は、トランジスタＴｒ１の制御電極Ｇ１に供給される転送信号Ｖ１を示す。転送信号Ｖ１は時刻ｔ０で電源がオンされるときから電源がオフされるまでの期間、所定の直流電圧を維持する。転送信号Ｖ１は、トランジスタＴｒ１の閾値電圧Ｖｔ１、第１制御電圧Ｖｅ１、及び第２制御電圧Ｖｅ２によって決められるが第１の実施形態では、第２制御電圧Ｖｅ２よりも少し低いＶ１＝２．５Ｖに設定している。

図２（ｆ）は、ノードＮｄ１に生成されるノード電位Ｖｎｄ１を示す。ノード電位Ｖｎｄ１には、第１キャパシタＣ１に蓄積される信号電荷が反映される。時刻ｔ０で電源がオンされると同時に光電変換素子ＰＤに対しての露光が開始される。露光と共に第１キャパシタＣ１には電荷が蓄積され、ノード電位Ｖｎｄ１は時間の経過と共に上昇する。ノード電位Ｖｎｄ１が電位（Ｖ１＋Ｖｔ１）に到達すると、それ以降はほぼこの電位レベルに維持される。ここで、参照符号Ｖ１はトランジスタＴｒ１の制御電極Ｇ１に供給される転送信号であり、参照符号Ｖｔ１はトランジスタＴｒ１の閾値電圧である。閾値電圧Ｖｔ１の大きさはたとえば０．６Ｖである。

図２（ｆ）に示すように、ノード電位Ｖｎｄ１は時刻ｔ１経過後、時刻ｔ９までの間、ほぼ電位（Ｖ１＋Ｖｔ１）に維持される。すなわち、露光期間１、露光期間２、及び露光期間３からなる露光期間でのノード電位Ｖｎｄ１はトランジスタＴｒ１に供給される転送信号Ｖ１と閾値電圧Ｖｔ１によって制御されることになる。なお、露光期間を３つの期間に分けたが露光が３段階で行われるということではなく、説明の便宜上、時間の経過に添って分けている。露光期間１は電源オン直後の露光状態を、露光期間２は電源がオンされた後しばらく経過し、ノード電位Ｖｎｄ１＝（Ｖ１＋Ｖｔ１）となった後であって、少なくとも１回の初期化動作が行われた後の露光状態を、露光期間３は露光が充分に行われ露光が飽和する直前の露光状態をそれぞれ示している。

図２（ｆ）に示すノード電位Ｖｎｄ１は時刻ｔ９を経過するとわずかに上昇する。すなわち、露光飽和期間ｔ７〜ｔ１２に入り、露光が充分に行われた状態又は光電変換素子ＰＤに強い光が入射されるとノード電位Ｖｎｄ１はさらに上昇し始める。すなわち、露光飽和期間に入ると、ノード電位Ｖｎｄ１は微増し始め、ノード電位Ｖｎｄ１は時刻ｔ１０では電位（Ｖｅ２＋Ｖｔ）の大きさに制御される。ここで、参照符号Ｖｅ２は第２制御ラインＬ２に供給される第２制御電圧であり、参照符号Ｖｔはダイオード素子Ｄの閾値電圧、すなわち、順方向の立上がり電圧である。すなわち、露光が飽和状態に入ると、ノード電位Ｖｎｄ１はトランジスタＴｒ１によって制約を受けるのではなく、ダイオード素子Ｄに供給される第２制御電圧Ｖｅ２の制約を受けることになる。これによって、光電変換素子ＰＤのアノード・カソード間の電圧は第１制御電圧Ｖｅ１と第２制御電圧Ｖｅ２によって決定されるので、光電変換素子ＰＤ自体が有するバイアス依存性を排除することができる。

図２（ｇ）はノードＮｄ２のノード電位Ｖｎｄ２を示す。ノード電位Ｖｎｄ２はノード電位Ｖｎｄ１の電位変化とは異なり、ノード電位Ｖｎｄ１およびトランジスタＴｒ１の動作に応動する。すなわち、ノード電位Ｖｎｄ２は、ノード電位Ｖｎｄ１が電位（Ｖ１＋Ｖｔ１）に達する時刻ｔ１までの間はほぼ０電位である。ノード電位Ｖｎｄ１が電位（Ｖ１＋Ｖｔ１）に達すると、徐々に上昇し始め時刻ｔ３に達すると読み出しレベルＶｎｄ２ａまで達する。ノード電位Ｖｎｄ２は初期化信号Ｖ２が印加されるまで上昇し始め、初期化信号Ｖ２に同期してリセット（初期化）が繰り返される。ノード電位Ｖｎｄ２は、露光飽和期間である時刻ｔ７〜ｔ１２ではまず、トランジスタＴｒ１の動作点の影響を受け、電位（Ｖ１＋Ｖｔ１）まで上昇する。その後露光飽和状態が継続すると、ノードＮｄ１の電位の影響を受け、ノード電位Ｖｎｄ１と同じレベルまで上昇する。したがって、露光飽和期間では、ノードＮｄ１とノードＮｄ２との間で電位の高いほうから低いほうに電荷が転送され、最終的に両者のノード電位はほぼ等しくなる。ノードＮｄ２のノード電位Ｖｎｄ２の最大電位Ｖｎｄ２ｍはＶｎｄ２ｍ＝（Ｖｅ２＋Ｖｔ）となる。すなわち、光電変換素子ＰＤのアノードは、ダイオード素子Ｄのカソードに供給される第２制御電圧Ｖｅ２とダイオード素子Ｄの閾値電圧Ｖｔの大きさによって所定の電位に制御される。

図２（ｈ）は、光電変換素子ＰＤのアノード・カソード間に印加される電圧Ｖｐｄを示す。電圧Ｖｐｄは、第１制御電圧Ｖｅ１とトランジスタＴｒ１に供給される転送信号Ｖ１、トランジスタＴｒ１の閾値電圧Ｖｔ１、第２制御電圧Ｖｅ２、及びダイオード素子Ｄの閾値電圧Ｖｔによって決定されることが分かる。特に露光飽和期間である時刻ｔ７〜ｔ１２においては、光電変換素子ＰＤのアノード・カソード間の電圧Ｖｐｄは第２制御電圧Ｖｅ２とダイオード素子Ｄの閾値電圧Ｖｔによって決定することができるので、光電変換素子ＰＤのバイアス依存性を排除することができる。

（第２の実施形態）
図３は本発明にかかる光電変換回路３００を示す。図４は第２の実施形態にかかるタイミングチャートを示す。図３に示した光電変換回路３００は、たとえばマトリックス状に配列され、たとえばＣＭＯＳイメージセンサを構成するために用意されている。複数の光電変換素子ＰＤのアノード及びカソードは第１制御ラインＬ１０及びノードＮｄ１０に各別に接続される。第１制御ラインＬ１０には図示しない複数の光電変換素子ＰＤのアノードが共通に接続されている。すなわち、図３はアノードコモン方式の光電変換回路を示す。光電変換素子ＰＤとしてはシリコン系のフォトダイオードを用いる。

ダイオード素子Ｄのカソード及びアノードはそれぞれノードＮｄ１０及び第２制御ラインＬ２０に接続される。ノードＮｄ１０は光電変換素子ＰＤ及びダイオード素子Ｄのカソード同士の共通接続点に相当する。なお、ダイオード素子Ｄは、素子構造がダイオードであってもよいし、トランジスタ構造を有するもダイオード特性が得られるように構成されていてもよい。こうしたダイオード及びトランジスタはＭＯＳ型であってもよいし、バイポーラ型であってもよい。本発明の第２の実施形態ではＭＯＳ型トランジスタをダイオード特性が発揮できるように構成している。たとえば、ダイオード素子Ｄは後述のトランジスタＴｒ１０と同じ導電型でほぼ同じ大きさとし、制御電極（ゲート）と第１主電極（たとえばドレイン）を共通接続させ、この共通接続点と第２主電極（たとえばソース）との間の電路に生じるダイオード特性（２乗特性）を利用する。ダイオード素子ＤとトランジスタＴｒ１０とを同じ導電型でかつ同じ大きさとするならば、後述する両者の閾値電圧をほぼ揃えることができる。

なお、本書で言うダイオード特性とは、一般的によく知られたダイオード特性の他に、ＭＯＳ型トランジスタでよく知られている２乗特性も含むものである。

光電変換素子ＰＤとダイオード素子Ｄは第１制御ラインＬ１０と第２制御ラインＬ２０との間に互いに逆方向にかつ直列に接続される。ダイオード素子Ｄには順方向にバイアスが供給されるように第１制御ラインＬ１０及び第２制御ラインＬ２０に所定の制御電圧が各別に供給される。第１制御ラインＬ１０及び第２制御ラインＬ２０に供給される第１制御電圧Ｖｅ１０及び第２制御電圧Ｖｅ２０はたとえば、それぞれＶｅ１０＝０Ｖ、Ｖｅ２０＝０．９Ｖといった具合に、Ｖｅ１０＜Ｖｅ２０の関係が成立するよう各制御電圧が設定されている。さらに詳しく述べると、ダイオード素子Ｄが順方向にバイアスされるとき、その閾値電圧をＶｔとするとＶｅ１０≦（Ｖｅ２０−Ｖｔ）の関係が成立するよう設定される。これによって光電変換素子ＰＤを逆バイアス状態で作動させることができる。

光電変換回路３００のノードＮｄ１０には第１キャパシタＣ１の第１端子が接続され、その第２端子は接地電位ＧＮＤに接続される。またノードＮｄ１０には、トランジスタＴｒ１０の第１主電極が接続される。トランジスタＴｒ１０の第２主電極はノードＮｄ２０に接続され、ノードＮｄ２０には第２キャパシタＣ２の第１端子が、その第２端子は接地電位ＧＮＤにそれぞれ接続される。トランジスタＴｒ１０の制御電極Ｇ１０には所定のバイアス（転送）電圧が、ノードＮｄ２０にはさらにトランジスタＴｒ２０の第１主電極及びトランジスタＴｒ３０の制御電極が共通に接続される。第２キャパシタＣ２の第２端子は接地電位ＧＮＤに接続され、トランジスタＴｒ２０の第２主電極及びトランジスタＴｒ３０の第１主電極は電源電圧に共通接続される。またトランジスタＴｒ３０の第２主電極には、制御電極に読み出し信号Ｖ４０が供給されるトランジスタＴｒ４０の第１主電極が接続され、トランジスタＴｒ４０の第２主電極は信号出力ラインＹｎ４０に接続される。

第２の実施形態においては、トランジスタＴｒ１０、Ｔｒ２０、Ｔｒ３０、及びＴｒ４０をＮチャンネル型としているが、これらのトランジスタのチャンネル型は随時変更することができる。たとえば、これらのトランジスタの少なくとも１つをＰチャンネル型に置き換えることも可能である。

トランジスタＴｒ１０はノードＮｄ１０とノードＮｄ２０の電位の大小関係により、一方のノード側から他方のノード側に向かって電荷を転送する役割を担ういわゆる転送トランジスタとして働く。たとえば、ノードＮｄ１０の電位がノードＮｄ２０のそれよりも高い場合には、ノードＮｄ１０に蓄積された電荷は光電変換素子ＰＤにより受光に応じて引き抜かれるために、光電変換素子ＰＤに向かって転送される。逆にノードＮｄ２０の電位がノードＮｄ１０のそれよりも高い場合にはノードＮｄ２０に蓄積された電荷は光電変換素子ＰＤにより受光に応じて引き抜かれるために、光電変換素子ＰＤに向かって転送される。すなわち、両ノード間で電荷の授受が行われ最終的には両ノードの電位はほぼ等しい大きさに落ち着く。

トランジスタＴｒ２０は第２キャパシタＣ２の電荷を初期状態に維持し、ノードＮｄ２０の電位を初期状態に初期化（リセット）するいわゆるリセットトランジスタとしての役割を担う。トランジスタＴｒ３０はノードＮｄ２０の電位を読み出す機能を持つバッファトランジスタとして機能する。トランジスタＴｒ４０は読み出し信号出力を信号出力ラインＹｎ４０に出力する機能を持つ。

第２制御ラインＬ２０に第２制御電圧Ｖｅ２０が供給される構成下において、ノードＮｄ１０が取り得る最小電位Ｖｎｄ１０ｍはＶｎｄ１０ｍ＝（Ｖｅ２０−Ｖｔ）となる。ここで閾値電圧Ｖｔはダイオード素子Ｄの順方向立上り電圧である。たとえば第２制御電圧Ｖｅ２０を０．９Ｖとし、閾値電圧Ｖｔを０．６Ｖとすると、最小電位Ｖｎｄ１０ｍは０．３Ｖとなる。すなわち本発明の１つの特徴はダイオード素子Ｄによって第１キャパシタＣ１に蓄積される電荷の最小電位を制御する役目を持つ。

光電変換素子ＰＤのカソードとアノード間にかかる電圧をなるべく小さい状態で使用する場合には、光電変換素子ＰＤのアノードに供給される第１制御電圧Ｖｅ１０の大きさをそのカソードに供給される電位よりも所定の大きさだけ低くなるよう設定する。光電変換素子ＰＤのカソードはそのアノードよりも所定の電圧だけ高くなり逆バイアス状態が維持される。なお、光電変換素子ＰＤを、アバランシェ増倍効果を利用して光電流増幅を行う場合には第１制御電圧Ｖｅ１０をたとえば−１０Ｖ程度に設定する。光電変換素子ＰＤをアバランシェ増倍効果で使用する場合であってもそうでない場合であっても、光電変換素子ＰＤのカソードとアノード間に供給される電圧の大きさは、第１制御電圧Ｖｅ１０と、第２制御電圧Ｖｅ２０の大きさによって決定することができる。すなわち、ダイオード素子Ｄを順方向のバイアス状態にしておくことによって、すべての光電変換素子ＰＤのカソードとアノード間に供給される電圧を所定の大きさの範囲に抑えることができるので光電変換素子ＰＤのバイアス依存性を排除することができる。なお、本書で言う光電変換素子ＰＤのバイアス依存性とは、各光電変換素子に加えられる電圧の大きさによって光電変換の感度に差が生じることを指す。光電変換素子ＰＤのバイアス依存性を排除するということは各光電変換素子の感度及び応答速度の均一化を図るということに他ならない。

転送信号Ｖ１０は時間的に遷移するのではなく、常に一定である直流電圧である。また、転送信号Ｖ１０はダイオード素子Ｄのアノードに供給される第２制御電圧Ｖｅ２０よりも大きな値に設定される。たとえば第２制御電圧Ｖｅ２０＝０．９Ｖとすると、転送信号Ｖ１０はＶ１０＝１．０Ｖとする。なお、初期化信号Ｖ２０のハイレベルは３．３Ｖとし、ローレベルは接地電位ＧＮＤとする。また、読み出し信号Ｖ４０のハイレベルも電源電圧と同じ３．３Ｖとし、ローレベルを接地電位ＧＮＤとする。

図４に示したタイミングチャート４００は、説明の便宜上及び作図の都合上模式的に示す。以下、図３及び図４を用いて回路動作を説明する。

図４において、時刻ｔ０は光電変換回路３００の電源オン時を示す。図４（ａ）に示す初期化信号Ｖ２０は、トランジスタＴｒ２０の制御電極（ゲート）Ｇ２０に供給され、時刻ｔ０すなわち電源オン時はローレベルＬになるよう設定されている。初期化信号Ｖ２０は、時刻ｔ１、ｔ４、ｔ７、及びｔ１２においてローレベルＬからハイレベルＨに遷移され、ハイレベルＨで初期化信号が有効とされ、その他の時刻では無効とされる。すなわち、初期化信号Ｖ２０がハイレベルＨのときに初期化が行われる。

図４（ｂ）に示す読み出し信号Ｖ４０はトランジスタＴｒ４０の制御電極Ｇ４０に供給され、時刻ｔ０においてはローレベルＬに維持されている。読み出し信号Ｖ４０は時刻ｔ２、ｔ３、ｔ５、ｔ６、ｔ８、ｔ１１及びｔ１３においてローレベルＬからハイレベルＨに遷移され、ハイレベルＨで読み出し信号Ｖ４０が有効とされ、その他の時刻では無効とされる。すなわち、読み出し信号Ｖ４０がハイレベルＨのときに読み出し動作が行われる。

図４（ｂ）に示す読み出し信号Ｖ４０はＶ４０ａ及びＶ４０ｂからなる。読み出し信号Ｖ４０ａは本来の読み出し動作を行うために用意され、読み出し信号Ｖ４０ｂは読み出し動作を行う前に補助操作のために用意される。すなわち、本来の読み出し動作は時刻ｔ３、ｔ６、及びｔ１１で行われ、読み出された信号は信号出力ラインＹｎ４０に出力されるが、この出力には本来の信号成分とは異なるいわゆるノイズ成分が含まれることがある。したがって本来の信号成分はノイズ成分を減算しなければならない。このノイズ成分を読み出すのが、補助的な役目を持つ読み出し信号Ｖ４０ｂである。読み出し信号Ｖ４０ｂは、初期化信号Ｖ２０のたとえば直後である時刻ｔ２、ｔ５、ｔ８、及びｔ１３に用意される。読み出し信号Ｖ４０ｂによって読み出されたノイズ成分は、信号出力ラインＹｎ４０に接続される記憶手段（図示せず）に一時記憶され、本来の読み出し信号Ｖ４０ａによって出力された信号成分から減算処理が施されて真の信号成分のみが取り出される。

図４（ｃ）は第１制御ラインＬ１０に供給される第１制御電圧Ｖｅ１０を示す。第１制御電圧Ｖｅ１０は時刻ｔ０で電源がオンされるときから電源がオフされるまでの期間、所定の直流電圧を維持する。第１制御電圧Ｖｅ１０は光電変換素子ＰＤに印加する逆バイアス電圧の大きさにもよるが第２の実施形態ではＶｅ１０＝０Ｖとしている。なお、Ｖｅ１０＝０Ｖの大きさは光電変換回路３００の接地電位ＧＮＤに等しい。

図４（ｄ）は第２制御ラインＬ２０に供給される第２制御電圧Ｖｅ２０を示す。第２制御電圧Ｖｅ２０は第１制御電圧Ｖｅ１０と同様に、時刻ｔ０で電源がオンされるときから電源がオフされるまでの期間、所定の直流電圧を維持する。第２制御電圧Ｖｅ２０は光電変換素子ＰＤのカソードに印加される最小電位を制御するために所定の大きさに設定されるが第１制御電圧Ｖｅ１０の大きさも勘案し、第１制御電圧Ｖｅ１０よりは大きなＶｅ２０＝０．９Ｖとしている。

図４（ｅ）は、トランジスタＴｒ１０の制御電極Ｇ１０に供給される転送信号Ｖ１０を示す。転送信号Ｖ１０は時刻ｔ０で電源がオンされるときから電源がオフされるまでの期間、所定の直流電圧を維持する。転送信号Ｖ１０は、トランジスタＴｒ１０の閾値電圧Ｖｔ１０、第１制御電圧Ｖｅ１０、及び第２制御電圧Ｖｅ２０によって決められるが第２の実施形態では、第２制御電圧Ｖｅ２０よりも少し高いＶ１０＝１．０Ｖに設定している。

図４（ｆ）は、ノードＮｄ１０に生成されるノード電位Ｖｎｄ１０を示す。ノード電位Ｖｎｄ１０には、第１キャパシタＣ１に蓄積される信号電荷が反映される。時刻ｔ０で電源がオンされると同時に光電変換素子ＰＤに対しての露光が開始される。露光と共に第１キャパシタＣ１には電荷が蓄積または転送され、ノード電位Ｖｎｄ１０は時間の経過と共に上昇または下降する。ノード電位Ｖｎｄ１０が電位（Ｖ１０−Ｖｔ１０）に到達すると、それ以降はほぼこの電位レベルに維持される。ここで、Ｖ１０はトランジスタＴｒ１０の制御電極Ｇ１０に供給される転送信号であり、Ｖｔ１０はトランジスタＴｒ１０の閾値電圧である。閾値電圧Ｖｔ１０の大きさはたとえば０．６Ｖである。

図４（ｆ）に示すように、ノード電位Ｖｎｄ１０は時刻ｔ１経過後、時刻ｔ９までの間、ほぼ電位（Ｖ１０−Ｖｔ１０）に維持される。すなわち、露光期間１、露光期間２、及び露光期間３からなる露光期間でのノード電位Ｖｎｄ１０はトランジスタＴｒ１０に供給される転送信号Ｖ１０と閾値電圧Ｖｔ１０によって制御されることになる。なお、露光期間を３つの期間に分けたが露光が３段階で行われるということではなく、説明の便宜上、時間の経過に添って分けている。露光期間１は電源オン直後の露光状態を、露光期間２は電源がオンされた後しばらく経過し、ノード電位Ｖｎｄ１０＝（Ｖ１０−Ｖｔ１０）となった後であって、少なくとも１回の初期化動作が行われた後の露光状態を、露光期間３は露光が充分に行われ露光が飽和する直前の露光状態をそれぞれ示している。

図４（ｆ）に示すノード電位Ｖｎｄ１０は時刻ｔ９を経過するとわずかに下降する。すなわち、露光飽和期間ｔ７〜ｔ１２に入り、露光が充分に行われた状態又は光電変換素子ＰＤに強い光が入射されるとノード電位Ｖｎｄ１０はさらに下降し始める。すなわち、露光飽和期間に入ると、ノード電位Ｖｎｄ１０は少しずつ減少し始め、ノード電位Ｖｎｄ１０は時刻ｔ１０では電位（Ｖｅ２０−Ｖｔ）の大きさに制御される。ここで、Ｖｅ２０は第２制御ラインＬ２０に供給される第２制御電圧であり、参照符号Ｖｔはダイオード素子Ｄの閾値電圧、すなわち、順方向の立上がり電圧である。すなわち、露光が飽和状態に入ると、ノード電位Ｖｎｄ１０はトランジスタＴｒ１０によって制約を受けるのではなく、ダイオード素子Ｄに供給される第２制御電圧Ｖｅ２０の制約を受けることになる。これによって、光電変換素子ＰＤのアノード・カソード間の電圧は第１制御電圧Ｖｅ１０と第２制御電圧Ｖｅ２０によって決定されるので、光電変換素子ＰＤ自体が有するバイアス依存性を排除することができる。

図４（ｇ）はノードＮｄ２０のノード電位Ｖｎｄ２０を示す。ノード電位Ｖｎｄ２０はノード電位Ｖｎｄ１０の電位変化とは異なり、ノード電位Ｖｎｄ１０およびトランジスタＴｒ１０の動作に応動する。ノード電位Ｖｎｄ２０は、ノード電位Ｖｎｄ１０が電位（Ｖ１０−Ｖｔ１０）に達する時刻ｔ１までの間はほぼ０電位または任意の電位である。ノード電位Ｖｎｄ１０が電位（Ｖ１０−Ｖｔ１０）に達すると、時刻ｔ１で初期化信号Ｖ２０がローレベルからハイレベルに立ち上げられることにより、ノードＮｄ２０の電位Ｖｎｄ２０は初期電位である電源電圧Ｖｄｄに設定される。たとえば電源電圧Ｖｄｄ＝３．３Ｖとする。その後光電変換素子ＰＤの露光に応じて徐々に下降し始め、時刻ｔ３に達すると読み出しレベルＶｎｄ２０ａまで達する。ノード電位Ｖｎｄ２０は初期化信号Ｖ２０が印加されるまで下降し始め、初期化信号Ｖ２０に同期してリセット（初期化）が繰り返される。ノード電位Ｖｎｄ２０は、露光飽和期間である時刻ｔ７〜ｔ１２ではまず、トランジスタＴｒ１０の動作点の影響を受け、電位（Ｖ１０−Ｖｔ１０）まで下降する。その後露光飽和状態が継続すると、ノードＮｄ１０の電位の影響を受け、ノード電位Ｖｎｄ１０と同じレベルまで下降する。したがって、露光飽和期間では、ノードＮｄ１０とノードＮｄ２０との間で電位の高いほうから低いほうに向かって電荷が転送され、最終的に両者のノード電位はほぼ等しくなる。ノードＮｄ２０のノード電位Ｖｎｄ２０の最小電位Ｖｎｄ２０ｍはＶｎｄ２０ｍ＝（Ｖｅ２０−Ｖｔ）となる。すなわち、光電変換素子ＰＤのカソードは、ダイオード素子Ｄのアノードに供給される第２制御電圧Ｖｅ２０とダイオード素子Ｄの閾値電圧Ｖｔの大きさによって所定の電位に制御される。

図４（ｈ）は、光電変換素子ＰＤのアノード・カソード間に印加される電圧Ｖｐｄを示す。電圧Ｖｐｄは、第１制御電圧Ｖｅ１０とトランジスタＴｒ１０に供給される転送信号Ｖ１０、トランジスタＴｒ１０の閾値電圧Ｖｔ１０、第２制御電圧Ｖｅ２０、及びダイオード素子Ｄの閾値電圧Ｖｔによって決定されることが分かる。特に露光飽和期間である時刻ｔ７〜ｔ１２においては、光電変換素子ＰＤのアノード・カソード間に印加される電圧Ｖｐｄは第２制御電圧Ｖｅ２０とダイオード素子Ｄの閾値電圧Ｖｔによって決定することができるので、光電変換素子ＰＤのバイアス依存性を排除することができる。

（第３の実施形態）
図５は本発明にかかる光電変換回路及び光電変換素子を示す。光電変換回路５００は、光電変換素子としてＣＩＧＳ系の光電変換素子を採用している。図１に示したカソードコモン方式の光電変換回路１００は、シリコン系の光電変換素子を用いたが、図５に示した光電変換回路５００は非シリコン系の光電変換素子ＰＤＣを用いている点で相違する。

光電変換素子ＰＤＣは一部に開口領域５２を有するアルミニウム遮光膜５０、コモン電極層Ｅｃ、硫化カドミウム層５８、ＣＩＧＳ層６０、金属電極層（モリブデン電極）６５、絶縁膜６６、及び回路部６８とからなる。コモン電極層ＥｃはＮ型酸化亜鉛層５４及び真性酸化亜鉛層５６とからなる。また光電変換素子ＰＤＣはビア６４を介して回路部６８と接続される。

光電変換回路５００の回路部６８は、ビア６４と、光電変換回路１００ａとを有する。光電変換回路１００ａと図１に示した光電変換回路１００との違いは光電変換素子ＰＤの有無だけであり、他の回路構成はまったく同じである。光電変換回路１００ａのノードＮｄ１はビア６４を介して光電変換素子ＰＤＣのアノード電極、すなわち、金属電極層６５に接続される。回路部６８とＣＩＧＳ系の光電変換素子ＰＤＣは絶縁膜６６を介して１つのチップ内に作り込まれる。

コモン電極層Ｅｃは第１制御ラインＬ１に接続される。第１制御ラインＬ１には第１制御電圧Ｖｅ１が供給される。金属電極層６５は、光電変換素子ＰＤＣのアノードの機能を有し、そこには、ダイオード素子Ｄを介して第２制御電圧Ｖｅ２が供給されている。したがって、光電変換素子ＰＤＣのコモン電極層Ｅｃと金属電極層６５との間にかかる電圧は常に所定の一定電圧となる。さらに、光電変換素子ＰＤＣは回路部６８の上部にたとえば二酸化シリコン膜のような絶縁膜６８を介して積層され、両者はビア６４を介して接続される。

上記構成により、シリコン系の光電変換素子を用いた構成と異なり、チップ上の光電変換素子ＰＤＣの占有面積を考慮することなくトランジスタ、キャパシタなどの半導体素子を回路部６８に自在に配置することができる。

コモン電極層Ｅｃは光に対して透過性を有する。各アルミニウム遮光膜５０間の開口領域５２を介して光が露光されると、光電変換素子ＰＤＣを形成するＮ型半導体層である硫化カドミウム層５８及びＰ型半導体層であるＣＩＧＳ層６０との間で光電流が生成される。

金属電極層６５のそれぞれは、光電変換回路５００に内蔵されるダイオード素子Ｄを介して所定の電位（Ｖｅ２＋Ｖｔ）にクランプされることになる。このことは、光電変換素子ＰＤＣ同士を極めて高抵抗で絶縁することができるということにほかならない。こうした構成は、金属電極層６５同士の間隔をできる限り小さくすることができるので光電変換素子ＰＤＣの集積度を高めることができる。

またアルミニウム遮光膜５０により、金属電極層６５の上部のみで露光が可能である。したがって露光によって生成したフォトンは電界の垂直方向成分によって直下の金属電極層６５にのみ到達する。たとえばコモン電極層Ｅｃに供給する第１制御電圧Ｖｅ１として３．３Ｖを供給し、また、ダイオード素子Ｄを介して供給される所定の第２制御電圧Ｖｅ２として２．６Ｖを供給する。上記制御電圧の供給により、コモン電極層Ｅｃ及び金属電極層６５との間にかかる電圧はダイオード素子Ｄの閾値電圧を０．６Ｖとすると、Ｖｅ１−（Ｖｅ２＋Ｖｔ）すなわち０．１Ｖの所定電圧にクランプされる。なおアバランシェ増倍効果を利用した光電流増倍を行う場合はコモン電極層Ｅｃに供給する第１制御電圧Ｖｅ１をたとえば１０Ｖ前後に設定する。

本発明は初期化、読み出し、露光、及び露光飽和時において複数の光電変換素子のカソード・アノード間に印加される電圧の大きさを所定の範囲に抑えることができる。これにより、複数の光電変換素子のバイアス依存性を排除することができる光電変換回路及び光電変換素子を提供することができるので、産業上の利用可能性は極めて高い。

また本発明にかかる光電変換回路は、ダイオード素子を常に順方向バイアスの構成下で使用することによって、第１制御ラインとダイオード素子との間に接続された複数の光電変換素子の両端子間が所定電圧にクランプされ、光電変換素子のバイアス依存性にかかわりなく、光電変換素子の動作に最適な所定の電圧で動作させることができる。したがって光電変換素子の安定動作やアバランシェ増倍効果を利用した動作を実現することができるため、たとえばカメラ等に用いる高感度の光センサなど、その産業上の利用可能性は極めて高い。

５０ アルミニウム遮光膜
５２ 開口領域
５４ Ｎ型酸化亜鉛層
５６ 真性酸化亜鉛層
５８ 硫化カドミウム層
６０ ＣＩＧＳ層
６４ ビア
６５ 金属電極層（モリブデン電極）
６６ 絶縁膜
６８ 回路部
１００、１００ａ、３００、５００ 光電変換回路
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｄ ダイオード素子
ＥＣ コモン電極層
ＧＮＤ 接地電位
Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ１０、Ｇ２０、Ｇ３０、Ｇ４０ 制御電極（ゲート）
Ｌ１、Ｌ１０ 第１制御ライン
Ｌ２、Ｌ２０ 第２制御ライン
Ｌ０ 電源電圧供給ライン
Ｎｄ１、Ｎｄ２、Ｎｄ１０、Ｎｄ２０ ノード
ＰＤ、ＰＤＣ 光電変換素子（フォトダイオード）
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ１０、Ｔｒ２０、Ｔｒ３０、Ｔｒ４０ トランジスタ
Ｙｎ４、Ｙｎ４０ 信号出力ライン

Claims (18)

1. 直流電圧である第１制御電圧が供給される第１制御ラインと、
   一端に第1固定電位が供給される第１キャパシタと、
   前記第１制御ラインと前記第1キャパシタの他端との間に接続される光電変換素子とを備え、
   前記光電変換素子は、
   記第1制御ラインに接続されるカソードと、
   前記カソードよりも低い電位が供給されるとともに前記第1キャパシタの他端に接続されるアノードとを含み、
   前記第１キャパシタの他端に接続される第１電極と、第２電極と、直流電圧である第２制御電圧が供給される制御電極とを含む第１トランジスタと、
   第2固定電位が供給される一端と、前記第１トランジスタの第２電極が接続される他端とを含む第２キャパシタと、
   前記第２キャパシタの他端に接続される第１電極と、第3固定電位に接続される第２電極と、第２制御電圧が供給される制御電極とを含む第２トランジスタと、
   前記第２キャパシタの他端と接続される制御電極と、参照電位が供給される第１電極と、第２電極とを含む第３トランジスタと、
   前記第３トランジスタの第２電極と接続される第１電極と、第３制御電圧が供給される制御電極と、第２電極とを含む第４トランジスタと、
   前記第４トランジスタの第２電極と接続される信号出力ラインとをさらに備え、
   前記第１制御電圧の電圧値a、前記第２制御電圧の電圧値b、前記第１トランジスタのスレッショルド電圧c、及び前記第3固定電位の電圧値dはd+c≦b≦a+cを満たす光電変換装置。
2. 前記第1、第3、及び第4トランジスタはPMOSFETであり、
   前記第2トランジスタはNMOSFETである請求項１に記載の光電変換装置。
3. 直流電圧である第４制御電圧が供給される第２制御ラインと、
   ダイオード素子とをさらに備え、
   前記ダイオード素子は、
   前記光電変換素子のアノードと接続されるアノードと、
   前記第2制御ラインに接続されるカソードとを含む請求項２に記載の光電変換装置。
4. 直流電圧である第１制御電圧が供給される第１制御ラインと、
   一端に第1固定電位が供給される第１キャパシタと、
   前記第１制御ラインと前記第1キャパシタの他端との間に接続される光電変換素子とを備え、
   前記光電変換素子は、
   記第1制御ラインに接続されるアノードと、
   前記アノードよりも高い電位が供給されるとともに前記第1キャパシタの他端に接続されるカソードとを含み、
   前記第１キャパシタの他端に接続される第１電極と、第２電極と、直流電圧である第２制御電圧が供給される制御電極とを含む第１トランジスタと、
   第2固定電位が供給される一端と、前記第１トランジスタの第２電極が接続される他端とを含む第２キャパシタと、
   前記第２キャパシタの他端に接続される第１電極と、第3固定電位に接続される第２電極と、第２制御電圧が供給される制御電極とを含む第２トランジスタと、
   前記第２キャパシタの他端と接続される制御電極と、電源電圧が供給される第１電極と、第２電極とを含む第３トランジスタと、
   前記第３トランジスタの第２電極と接続される第１電極と、第３制御電圧が供給される制御電極と、第２電極とを含む第４トランジスタと、
   前記第４トランジスタの第２電極と接続される信号出力ラインとをさらに備え、
   前記第１制御電圧の電圧値a、前記第２制御電圧の電圧値b、前記第１トランジスタのスレッショルド電圧c、及び前記第3固定電位の電圧値dはd-c≦b≦a-cを満たす光電変換装置。
5. 前記第1、第2、第3、及び第4トランジスタはNMOSFETであることを特徴とする請求項４に記載の光電変換装置。
6. 直流電圧である第４制御電圧が供給される第２制御ラインと、
   ダイオード素子とをさらに備え、
   前記ダイオード素子は、
   前記光電変換素子のカソードと接続されるカソードと、
   前記第2制御ラインに接続されるアノードとを含む請求項５に記載の光電変換装置。
7. 前記第１制御ラインに供給される第１制御電圧は前記第２制御ラインに供給される第４制御電圧よりも大きく設定される請求項３に記載の光電変換装置。
8. 前記第１制御ラインに供給される第１制御電圧は前記第２制御ラインに供給される第４制御電圧よりも小さく設定される請求項６に記載の光電変換装置。
9. 前記ダイオード素子のカソードに加えられる電位はそのアノードに加えられる電位よりも低くなるように前記第１制御ライン及び第２制御ラインに供給される直流電圧の大きさが設定される請求項３に記載の光電変換装置。
10. 前記光電変換素子はシリコン系である請求項１又は４に記載の光電変換装置。
11. 前記光電変換素子は非シリコン系である請求項１又は４に記載の光電変換装置。
12. 前記光電変換素子は銅、インジウム、ガリウム、セレンからなる非シリコン系である請求項１１に記載の光電変換装置。
13. 前記ダイオード素子は前記光電変換素子と同一チップ上に形成される請求項３又は６に記載の光電変換装置。
14. 前記ダイオード素子は、前記第１トランジスタと同じ導電型からなるトランジスタを用いている請求項１３に記載の光電変換装置。
15. 前記ダイオード素子は、前記第１トランジスタと同じ大きさである請求項１４に記載の光電変換装置。
16. 前記第１キャパシタ及び第２キャパシタの少なくとも１つは第１トランジスタの拡散容量で作り込まれる請求項１〜１５のいずれか１項に記載の光電変換装置。
17. 前記光電変換素子は、
    一部に開口領域を有するアルミニウム遮光膜と、
    Ｎ型酸化亜鉛層及び真性酸化亜鉛層を有するコモン電極層と、
    硫化カドミウム層と、
    ＣＩＧＳ層と、
    金属電極層と、
    絶縁層と、
    ビア層とを含み、
    前記金属電極層は前記ビア層を介して、前記第２制御ラインに接続され、前記コモン電極層は前記第１制御ラインに接続される請求項１６に記載の光電変換装置。
18. 前記第1キャパシタは前記光電変換素子又は前記第1トランジスタの寄生容量であり、前記第2キャパシタは前記第1トランジスタ、前記第2トランジスタ、及び前記第3トランジスタの寄生容量である請求項1又は4に記載の光電変換装置。